JPH0595284A - アナログ／デイジタル変換回路 - Google Patents
アナログ／デイジタル変換回路Info
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- JPH0595284A JPH0595284A JP3105654A JP10565491A JPH0595284A JP H0595284 A JPH0595284 A JP H0595284A JP 3105654 A JP3105654 A JP 3105654A JP 10565491 A JP10565491 A JP 10565491A JP H0595284 A JPH0595284 A JP H0595284A
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Abstract
(57)【要約】
【目的】 本発明は、チップのレイアウト面積を減ら
し、演算増幅器及び比較器のオフセット電圧に影響を受
けないようにしたアナログ／デイジタル変換回路を提供
することである。 【構成】 サンプリングされた信号を別途の演算増幅器
及びコンデンサーを使用することなく、スイッチング制
御により２倍に増幅させ、比較器のオフセット電圧がコ
ンデンサーに依らずに自動に相殺されるようにして、チ
ップのレイアウト面積が減少されるようにしたものであ
る。
し、演算増幅器及び比較器のオフセット電圧に影響を受
けないようにしたアナログ／デイジタル変換回路を提供
することである。 【構成】 サンプリングされた信号を別途の演算増幅器
及びコンデンサーを使用することなく、スイッチング制
御により２倍に増幅させ、比較器のオフセット電圧がコ
ンデンサーに依らずに自動に相殺されるようにして、チ
ップのレイアウト面積が減少されるようにしたものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、アルゴリズミックアナ
ログ／デイジタル変換器に係るもので、詳しくは、チッ
プのレイアウト面積を減らし、演算増幅器及び比較器の
オフセット電圧に影響を受けることなく動作し得るよう
にしたアナログ／デイジタル変換回路に関するものであ
る。
ログ／デイジタル変換器に係るもので、詳しくは、チッ
プのレイアウト面積を減らし、演算増幅器及び比較器の
オフセット電圧に影響を受けることなく動作し得るよう
にしたアナログ／デイジタル変換回路に関するものであ
る。
【０００２】
【従来の技術】従来、アルゴリズミックアナログ／デイ
ジタル変換器は、算術部とデイジタル信号処理部とに区
分され、該算術部においては、図４に示したように、信
号の流れを決定するスイッチＳＷ1 〜ＳＷ4 と、選択さ
れた信号をサンプリングしホールドするサンプリング／
ホールダーＳ／Ｈと、該サンプリング／ホールダーＳ／
Ｈで維持される電圧を２倍に増幅する演算増幅器ＯＰ1
と、該演算増幅器ＯＰ1 の出力電圧を基準電圧ＶR と比
較し制御信号を前記スイッチＳＷ1 ・ＳＷ3に出力する
比較器ＣＰ1 と、該比較器ＣＰ1 の出力信号により前記
演算増幅器ＯＰ1 の出力値をそのまま出力又は基準電圧
ＶR だけ減算し前記サンプリング／ホールダーＳ／Ｈ側
に出力する加算器１とにより構成され、前記スイッチＳ
Ｗ1 〜ＳＷ 4 はＭＯＳトランジスターで構成されてい
た。そして、このように構成された従来アナログ／デイ
ジタル変換器の作用を説明すると次のようであった。即
ち、スイッチＳＷ2 がオンすると、入力信号Ｖinがその
スイッチＳＷ2 を通ってサンプリング／ホールダーＳ／
Ｈによりサンプリング／ホールドされ、演算増幅器ＯＰ
1 を通って２倍に増幅された後、比較器ＣＰ1 で基準電
圧ＶR と比較される。このとき、演算増幅器ＯＰ1 の出
力信号が基準電圧ＶR よりも小さいか又は同様な場合は
その比較器ＣＰ1 で高電位信号が出力して該高電位信号
によりスイッチＳＷ1 が短絡される。且つ、演算増幅器
ＯＰ1 の出力信号が基準電圧ＶR よりも大きい場合はそ
の比較器ＣＰ1 で低電位信号が出力してスイッチＳＷ3
が短絡される。このようにスイッチＳＷ1 又はスイッチ
ＳＷ3 が短絡することにより、前記加算器１は前記演算
増幅器ＯＰ1 の出力値から基準電圧ＶR を引いた値又は
その演算増幅器ＯＰ1 の出力値そのままを出力し、以
後、スイッチＳＷ2 が短絡するとき、前記加算器１の出
力値が前記サンプリング／ホールダーＳ／Ｈでサンプリ
ングされ、このような動作がアナログ／デイジタル変換
器のビット数だけ継続反覆されてアナログ／デイジタル
変換が行われるようになっていた。
ジタル変換器は、算術部とデイジタル信号処理部とに区
分され、該算術部においては、図４に示したように、信
号の流れを決定するスイッチＳＷ1 〜ＳＷ4 と、選択さ
れた信号をサンプリングしホールドするサンプリング／
ホールダーＳ／Ｈと、該サンプリング／ホールダーＳ／
Ｈで維持される電圧を２倍に増幅する演算増幅器ＯＰ1
と、該演算増幅器ＯＰ1 の出力電圧を基準電圧ＶR と比
較し制御信号を前記スイッチＳＷ1 ・ＳＷ3に出力する
比較器ＣＰ1 と、該比較器ＣＰ1 の出力信号により前記
演算増幅器ＯＰ1 の出力値をそのまま出力又は基準電圧
ＶR だけ減算し前記サンプリング／ホールダーＳ／Ｈ側
に出力する加算器１とにより構成され、前記スイッチＳ
Ｗ1 〜ＳＷ 4 はＭＯＳトランジスターで構成されてい
た。そして、このように構成された従来アナログ／デイ
ジタル変換器の作用を説明すると次のようであった。即
ち、スイッチＳＷ2 がオンすると、入力信号Ｖinがその
スイッチＳＷ2 を通ってサンプリング／ホールダーＳ／
Ｈによりサンプリング／ホールドされ、演算増幅器ＯＰ
1 を通って２倍に増幅された後、比較器ＣＰ1 で基準電
圧ＶR と比較される。このとき、演算増幅器ＯＰ1 の出
力信号が基準電圧ＶR よりも小さいか又は同様な場合は
その比較器ＣＰ1 で高電位信号が出力して該高電位信号
によりスイッチＳＷ1 が短絡される。且つ、演算増幅器
ＯＰ1 の出力信号が基準電圧ＶR よりも大きい場合はそ
の比較器ＣＰ1 で低電位信号が出力してスイッチＳＷ3
が短絡される。このようにスイッチＳＷ1 又はスイッチ
ＳＷ3 が短絡することにより、前記加算器１は前記演算
増幅器ＯＰ1 の出力値から基準電圧ＶR を引いた値又は
その演算増幅器ＯＰ1 の出力値そのままを出力し、以
後、スイッチＳＷ2 が短絡するとき、前記加算器１の出
力値が前記サンプリング／ホールダーＳ／Ｈでサンプリ
ングされ、このような動作がアナログ／デイジタル変換
器のビット数だけ継続反覆されてアナログ／デイジタル
変換が行われるようになっていた。
【０００３】又、図５は図４の詳細回路図で、図面に示
したように、アナログ／デイジタル変換器の詳細な算術
動作においては、スイッチＳＷ2 ・ＳＷ4 ・ＳＷ5 ・Ｓ
Ｗ6 がオンすると、入力信号ＶinがコンデンサーＣ1 に
充電され、コンデンサーＣ6 には演算増幅器ＯＰ1 のオ
フセット電圧が充電される。以後、スイッチＳＷ3 ・Ｓ
Ｗ5 がオンすると、前記コンデンサーＣ1 に充電された
電荷がコンデンサーＣ 2 に移動しながら前記演算増幅器
ＯＰ1 の出力端子にそのコンデンサーＣ1でサンプリン
グされた電圧が現われ、演算増幅器ＯＰ1 により前記コ
ンデンサーＣ2 と同様な電圧がコンデンサーＣ3 に充電
される。次いで、スイッチＳＷ1 ・ＳＷ 4 がオンする
と、前記コンデンサーＣ2 に充電された電圧が演算増幅
器ＯＰ2 によりコンデンサーＣ4 に移動し、該コンデン
サーサーＣ4 と同様な圧力がコンデンサーＣ5 に充電さ
れ、この場合、コンデンサーＣ2 の充電電圧は全て放電
されるが、ここで使用されたコンデンサーＣ1 〜Ｃ5 の
容量関係はＣ1 ＝Ｃ2 ＝Ｃ3 ＝Ｃ4 ＝1/2 Ｃ5 である。
したように、アナログ／デイジタル変換器の詳細な算術
動作においては、スイッチＳＷ2 ・ＳＷ4 ・ＳＷ5 ・Ｓ
Ｗ6 がオンすると、入力信号ＶinがコンデンサーＣ1 に
充電され、コンデンサーＣ6 には演算増幅器ＯＰ1 のオ
フセット電圧が充電される。以後、スイッチＳＷ3 ・Ｓ
Ｗ5 がオンすると、前記コンデンサーＣ1 に充電された
電荷がコンデンサーＣ 2 に移動しながら前記演算増幅器
ＯＰ1 の出力端子にそのコンデンサーＣ1でサンプリン
グされた電圧が現われ、演算増幅器ＯＰ1 により前記コ
ンデンサーＣ2 と同様な電圧がコンデンサーＣ3 に充電
される。次いで、スイッチＳＷ1 ・ＳＷ 4 がオンする
と、前記コンデンサーＣ2 に充電された電圧が演算増幅
器ＯＰ2 によりコンデンサーＣ4 に移動し、該コンデン
サーサーＣ4 と同様な圧力がコンデンサーＣ5 に充電さ
れ、この場合、コンデンサーＣ2 の充電電圧は全て放電
されるが、ここで使用されたコンデンサーＣ1 〜Ｃ5 の
容量関係はＣ1 ＝Ｃ2 ＝Ｃ3 ＝Ｃ4 ＝1/2 Ｃ5 である。
【０００４】その後、スイッチＳＷ3 ・ＳＷ5 がオンす
ると、前記コンデンサーＣ5 に充電した電圧がコンデン
サーＣ2 に移動し、これと同時に前記コンデンサーＣ1
に充電した基準電圧ＶR は前記コンデンサーＣ2 に移動
し、よって、使用したコンデンサーの容量関係により前
記演算増幅器ＯＰ1 の出力電圧は元来コンデンサーＣ 1
にサンプリングされた電圧の２倍から基準電圧ＶR を引
いた値になり、このように出力する電圧は比較器ＣＰ1
を通って論理回路信号に変換され、このような動作が希
望するビット数だけ反覆される。
ると、前記コンデンサーＣ5 に充電した電圧がコンデン
サーＣ2 に移動し、これと同時に前記コンデンサーＣ1
に充電した基準電圧ＶR は前記コンデンサーＣ2 に移動
し、よって、使用したコンデンサーの容量関係により前
記演算増幅器ＯＰ1 の出力電圧は元来コンデンサーＣ 1
にサンプリングされた電圧の２倍から基準電圧ＶR を引
いた値になり、このように出力する電圧は比較器ＣＰ1
を通って論理回路信号に変換され、このような動作が希
望するビット数だけ反覆される。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来のアナログ／デイジタル変換回路においては、サンプ
リングされた信号を２倍に増幅させるため、３個のコン
デンサーＣ3 ・Ｃ4 ・Ｃ 5 と演算増幅器ＯＰ2 とを使用
し、比較器ＣＰ1 のオフセット電圧を相殺させるための
コンデンサーＣ6 を使用していたため、算術部分の回路
が複雑になり、チップのレイアウト面積が大きくなると
いう不都合な点があった。
来のアナログ／デイジタル変換回路においては、サンプ
リングされた信号を２倍に増幅させるため、３個のコン
デンサーＣ3 ・Ｃ4 ・Ｃ 5 と演算増幅器ＯＰ2 とを使用
し、比較器ＣＰ1 のオフセット電圧を相殺させるための
コンデンサーＣ6 を使用していたため、算術部分の回路
が複雑になり、チップのレイアウト面積が大きくなると
いう不都合な点があった。
【０００６】それで、このような問題点を解決するため
本発明者等は研究を重ねた結果、次のようなアナログ／
デイジタル変換回路を提供しようとするものである。本
発明の目的は、サンプリングされた信号を、別途の演算
増幅器及びコンデンサーを使用することなく２倍に増幅
させ、比較器のオフセット電圧がコンデンサーを使用す
ることなくスイッチング制御により相殺されるようにし
て、チップのレイアウト面積を減らし、オフセット電圧
を相殺させるため別途の技術を要しないアナログ／デイ
ジタル変換回路を提供しようとするものである。
本発明者等は研究を重ねた結果、次のようなアナログ／
デイジタル変換回路を提供しようとするものである。本
発明の目的は、サンプリングされた信号を、別途の演算
増幅器及びコンデンサーを使用することなく２倍に増幅
させ、比較器のオフセット電圧がコンデンサーを使用す
ることなくスイッチング制御により相殺されるようにし
て、チップのレイアウト面積を減らし、オフセット電圧
を相殺させるため別途の技術を要しないアナログ／デイ
ジタル変換回路を提供しようとするものである。
【０００７】
【課題を解決するための手段】このような本発明の目的
は、入力信号端子、基準信号端子及び接地を第１・第２
・第３スイッチを夫々通して演算増幅器の非反転入力端
子に接続すると共に、第４スイッチ、コンデンサー及び
第９スイッチを通して接地に接続し、前記コンデンサー
の両方側端を第６・第８スイッチを夫々通して又他のコ
ンデンサー及び前記演算増幅器の反転入力端子に共通接
続し、第５・第７スイッチを夫々通して前記演算増幅器
の出力端子に共通接続すると共に該演算増幅器の反転入
力端子及び出力端子間に第１０スイッチを接続し、その
演算増幅器の出力端子を比較器の非反転入力端子に接続
してその出力端子をシフトレジスターの入力端子に接続
し、該レジスターの最下位ビット信号、開始信号及びク
ロック信号を制御信号発生器から受けて前記第１乃至第
１０スイッチのオン／オフを制御するようにアナログ／
デイジタル変換回路を構成することにより達成される。
は、入力信号端子、基準信号端子及び接地を第１・第２
・第３スイッチを夫々通して演算増幅器の非反転入力端
子に接続すると共に、第４スイッチ、コンデンサー及び
第９スイッチを通して接地に接続し、前記コンデンサー
の両方側端を第６・第８スイッチを夫々通して又他のコ
ンデンサー及び前記演算増幅器の反転入力端子に共通接
続し、第５・第７スイッチを夫々通して前記演算増幅器
の出力端子に共通接続すると共に該演算増幅器の反転入
力端子及び出力端子間に第１０スイッチを接続し、その
演算増幅器の出力端子を比較器の非反転入力端子に接続
してその出力端子をシフトレジスターの入力端子に接続
し、該レジスターの最下位ビット信号、開始信号及びク
ロック信号を制御信号発生器から受けて前記第１乃至第
１０スイッチのオン／オフを制御するようにアナログ／
デイジタル変換回路を構成することにより達成される。
【０００８】
【実施例】以下、本発明の実施例に対し図面を用いて詳
細に説明する。図１は本発明に係るアナログ／デイジタ
ル変換回路を示した図面である。図面に示したように、
入力端子Ｖin、基準信号端子ＶR を第１・第２スイッチ
ＳＷ11・ＳＷ12を夫々通して演算増幅器ＯＰ11の非反転
入力端子に共通接続すると共にその接続点を第３スイッ
チＳＷ13を通して接地に接続し、第４スイッチＳＷ14・
コンデンサーＣ11及び第９スイッチＳＷ19を通して接地
に接続する。前記コンデンサーＣ11の両方側端を第６・
第８スイッチＳＷ16・ＳＷ18を夫々通してコンデンサー
Ｃ12及び前記演算増幅器ＯＰ11の反転入力端子に共通接
続し、該演算増幅器ＯＰ11の出力端子を反転入力端子の
接地された比較器ＣＰ11の非反転入力端子に接続すると
共に該接続点を第１０スイッチＳＷ20を通して前記コン
デンサーＣ12及び前記演算増幅器ＯＰ11の反転入力端子
に接続する。且つ、第５・第７スイッチＳＷ15・ＳＷ17
を夫々通して前記コンデンサーＣ11の両方側端に接続
し、前記比較器ＣＰ11の出力端子をシフトレジスター１
１の入力端子Ｄinに接続し、該シフトレジスター１１の
最下位ビット出力信号Ｄｏ、開始信号ＳＴ及びクロック
信号ＣＬＫを受ける制御信号発生器１２で前記第１〜第
１０スイッチＳＷ11〜ＳＷ20をオン／オフ制御するため
のスイッチング信号ＳＳ1 〜ＳＳ10を出力すると共に前
記シフトレジスター１１のラッチを制御するラッチ信号
ＬＡを出力するように本発明に係るアナログ／デイジタ
ル変換回路が構成されている。
細に説明する。図１は本発明に係るアナログ／デイジタ
ル変換回路を示した図面である。図面に示したように、
入力端子Ｖin、基準信号端子ＶR を第１・第２スイッチ
ＳＷ11・ＳＷ12を夫々通して演算増幅器ＯＰ11の非反転
入力端子に共通接続すると共にその接続点を第３スイッ
チＳＷ13を通して接地に接続し、第４スイッチＳＷ14・
コンデンサーＣ11及び第９スイッチＳＷ19を通して接地
に接続する。前記コンデンサーＣ11の両方側端を第６・
第８スイッチＳＷ16・ＳＷ18を夫々通してコンデンサー
Ｃ12及び前記演算増幅器ＯＰ11の反転入力端子に共通接
続し、該演算増幅器ＯＰ11の出力端子を反転入力端子の
接地された比較器ＣＰ11の非反転入力端子に接続すると
共に該接続点を第１０スイッチＳＷ20を通して前記コン
デンサーＣ12及び前記演算増幅器ＯＰ11の反転入力端子
に接続する。且つ、第５・第７スイッチＳＷ15・ＳＷ17
を夫々通して前記コンデンサーＣ11の両方側端に接続
し、前記比較器ＣＰ11の出力端子をシフトレジスター１
１の入力端子Ｄinに接続し、該シフトレジスター１１の
最下位ビット出力信号Ｄｏ、開始信号ＳＴ及びクロック
信号ＣＬＫを受ける制御信号発生器１２で前記第１〜第
１０スイッチＳＷ11〜ＳＷ20をオン／オフ制御するため
のスイッチング信号ＳＳ1 〜ＳＳ10を出力すると共に前
記シフトレジスター１１のラッチを制御するラッチ信号
ＬＡを出力するように本発明に係るアナログ／デイジタ
ル変換回路が構成されている。
【０００９】このように構成された本発明に係るアナロ
グ／デイジタル変換回路の作用を説明すると次のようで
ある。図１〜図３に示したように、本発明の動作過程
は、入力信号Ｖin及び基準信号ＶR のサンプリング動作
と、基準信号とサンプリング信号との比較動作と、比較
器ＣＰ11の出力値に対する減算又は維持動作と、減算又
は維持された信号を複写する動作と、複写した信号を２
倍に増幅させる動作との五つの動作に分類される。
グ／デイジタル変換回路の作用を説明すると次のようで
ある。図１〜図３に示したように、本発明の動作過程
は、入力信号Ｖin及び基準信号ＶR のサンプリング動作
と、基準信号とサンプリング信号との比較動作と、比較
器ＣＰ11の出力値に対する減算又は維持動作と、減算又
は維持された信号を複写する動作と、複写した信号を２
倍に増幅させる動作との五つの動作に分類される。
【００１０】制御信号発生器１２においては、図２
（Ａ）に示したような、クロック信号ＣＬＫ、図２
（Ｂ）に示したような開始信号ＳＴ及びシフトレジスタ
ー１１の最下位ビット出力信号Ｄｏが入力され、図２
（Ｃ）に示したようなラッチ信号ＬＡ及び図２（Ｄ）〜
（Ｍ）に示したようなスイッチング信号ＳＳ1 〜ＳＳ10
が出力されるようになっている。先ず、前記制御信号発
生器１２に図２（Ｂ）に示した開始信号ＳＴが入力する
と、該制御信号発生器１２でクロック信号ＣＬＫの初め
の週期の間、図２（Ｄ）・（Ｇ）・（Ｌ）に示した高電
位スイッチング信号ＳＳ1 ・ＳＳ4 ・ＳＳ9 が出力して
第１・第４・第９スイッチＳＷ11・ＳＷ14・ＳＷ19を短
絡させる。従って、このとき、入力信号Ｖinは第１・第
４スイッチＳＷ11・ＳＷ14を通ってコンデンサーＣ11に
充電してサンプリングされ、以後、前記クロック信号Ｃ
ＬＫの次の週期においては図２（Ｅ）・（Ｌ）・（Ｍ）
に示した高電位のスイッチング信号ＳＳ2 ・ＳＳ9 ・Ｓ
Ｓ10が出力して第２・第９・第１０スイッチＳＷ12・Ｓ
Ｗ19・ＳＷ20を短絡させる。よって、基準電圧ＶR が第
２スイッチＳＷ12、演算増幅器ＯＰ11及び第１０スイッ
チＳＷ20を通ってコンデンサーＣ12に充電されるが、こ
の場合、前記演算増幅器ＯＰ11のオフセット電圧Ｖosが
存在すればそのコンデンサーＣ12の充電電圧Ｖｃ12＝Ｖ
R −Ｖosとなり、ここで使用される基準電圧ＶR の大き
さはアナログ／デイジタル変換の最大入力値の1/2 倍で
ある。
（Ａ）に示したような、クロック信号ＣＬＫ、図２
（Ｂ）に示したような開始信号ＳＴ及びシフトレジスタ
ー１１の最下位ビット出力信号Ｄｏが入力され、図２
（Ｃ）に示したようなラッチ信号ＬＡ及び図２（Ｄ）〜
（Ｍ）に示したようなスイッチング信号ＳＳ1 〜ＳＳ10
が出力されるようになっている。先ず、前記制御信号発
生器１２に図２（Ｂ）に示した開始信号ＳＴが入力する
と、該制御信号発生器１２でクロック信号ＣＬＫの初め
の週期の間、図２（Ｄ）・（Ｇ）・（Ｌ）に示した高電
位スイッチング信号ＳＳ1 ・ＳＳ4 ・ＳＳ9 が出力して
第１・第４・第９スイッチＳＷ11・ＳＷ14・ＳＷ19を短
絡させる。従って、このとき、入力信号Ｖinは第１・第
４スイッチＳＷ11・ＳＷ14を通ってコンデンサーＣ11に
充電してサンプリングされ、以後、前記クロック信号Ｃ
ＬＫの次の週期においては図２（Ｅ）・（Ｌ）・（Ｍ）
に示した高電位のスイッチング信号ＳＳ2 ・ＳＳ9 ・Ｓ
Ｓ10が出力して第２・第９・第１０スイッチＳＷ12・Ｓ
Ｗ19・ＳＷ20を短絡させる。よって、基準電圧ＶR が第
２スイッチＳＷ12、演算増幅器ＯＰ11及び第１０スイッ
チＳＷ20を通ってコンデンサーＣ12に充電されるが、こ
の場合、前記演算増幅器ＯＰ11のオフセット電圧Ｖosが
存在すればそのコンデンサーＣ12の充電電圧Ｖｃ12＝Ｖ
R −Ｖosとなり、ここで使用される基準電圧ＶR の大き
さはアナログ／デイジタル変換の最大入力値の1/2 倍で
ある。
【００１１】その後、前記クロック信号ＣＬＫの次の週
期においては、信号サンプリングされた二つの信号の比
較動作が開始されるが、このとき、制御信号発生器１２
で図２（Ｇ）・（Ｌ）に示した高電位のスイッチング信
号ＳＳ4 ・ＳＳ9 が出力して第４・第９・スイッチＳＷ
14・ＳＷ19を短絡させ、よって、前記コンデンサーＣ 11
の充電電圧が第４スイッチＳＷ14を通って演算増幅器Ｏ
Ｐ11の非反転入力端子に印加するため該演算増幅器ＯＰ
11の出力端子には前記コンデンサーＣ11・Ｃ12の充電電
圧の差異値Ｖｃ11−Ｖｃ12−Ｖos＝Ｖｃ11−ＶR にその
演算増幅器ＯＰ 11の利得を乗じた値が出力される。前式
のように、二つの充電電圧Ｖｃ11・Ｖｃ 12の比較時に、
演算増幅器ＯＰ11のオフセット電圧Ｖosは互いに相殺し
て現われず、この場合、比較器ＣＰ11の非反転入力端子
に印加する電圧が充分高いため該比較器ＣＰ11のオフセ
ット影響を無視することができるし、ここで、アナログ
／デイジタル変換器のビット数と入力信号最高値のレベ
ルとに従い前記比較器ＣＰ 11を使用しないこともでき
る。
期においては、信号サンプリングされた二つの信号の比
較動作が開始されるが、このとき、制御信号発生器１２
で図２（Ｇ）・（Ｌ）に示した高電位のスイッチング信
号ＳＳ4 ・ＳＳ9 が出力して第４・第９・スイッチＳＷ
14・ＳＷ19を短絡させ、よって、前記コンデンサーＣ 11
の充電電圧が第４スイッチＳＷ14を通って演算増幅器Ｏ
Ｐ11の非反転入力端子に印加するため該演算増幅器ＯＰ
11の出力端子には前記コンデンサーＣ11・Ｃ12の充電電
圧の差異値Ｖｃ11−Ｖｃ12−Ｖos＝Ｖｃ11−ＶR にその
演算増幅器ＯＰ 11の利得を乗じた値が出力される。前式
のように、二つの充電電圧Ｖｃ11・Ｖｃ 12の比較時に、
演算増幅器ＯＰ11のオフセット電圧Ｖosは互いに相殺し
て現われず、この場合、比較器ＣＰ11の非反転入力端子
に印加する電圧が充分高いため該比較器ＣＰ11のオフセ
ット影響を無視することができるし、ここで、アナログ
／デイジタル変換器のビット数と入力信号最高値のレベ
ルとに従い前記比較器ＣＰ 11を使用しないこともでき
る。
【００１２】このように、比較器ＣＰ11で出力する信号
はシフトレジスター１１の入力端子ＤＩＮに印加される
が、このとき、クロック信号ＣＬＫの下降エッジで図２
（Ｃ）に示したラッチ信号ＬＡにより前記シフトレジス
ター１１の入力端子ＤＩＮに印加する信号がその最下位
ビットＤｏにラッチされながら該最下位ビットのデータ
が上位ビットに移動される。
はシフトレジスター１１の入力端子ＤＩＮに印加される
が、このとき、クロック信号ＣＬＫの下降エッジで図２
（Ｃ）に示したラッチ信号ＬＡにより前記シフトレジス
ター１１の入力端子ＤＩＮに印加する信号がその最下位
ビットＤｏにラッチされながら該最下位ビットのデータ
が上位ビットに移動される。
【００１３】その後、前記クロック信号ＣＬＫの次の週
期においては減算／維持動作が開始されるが、前記シフ
トレジスター１１の最下位ビットＤｏにラッチされた信
号が高電位であれば減算動作が行われ、低電位であれば
維持動作が行われる。即ち、最下位ビットＤｏが高電位
の場合は、制御信号発生器１２で図２（Ｆ）・（Ｈ）・
（Ｋ）に示した高電位のスイッチング信号ＳＳ3 ・ＳＳ
5 ・ＳＳ8 が出力して第３・第５・第８スイッチＳＷ13
・ＳＷ15・ＳＷ18が短絡するためコンデンサーＣ12に充
電した電圧がスイッチＳＷ18を通っでコンデンサーＣ11
に移動され、このとき、該コンデンサーＣ11の容量とコ
ンデンサーＣ12の容量値を同様にすれば、コンデンサー
Ｃ11の充電電圧はＶc11 −ＶR となり、オフセット電圧
の影響は無くなる。且つ、前記シフトレジスター１１の
最下位ビットＤｏが低電位の場合は、前記基準信号とサ
ンプリング信号との比較動作と同様な状態が維持され
る。
期においては減算／維持動作が開始されるが、前記シフ
トレジスター１１の最下位ビットＤｏにラッチされた信
号が高電位であれば減算動作が行われ、低電位であれば
維持動作が行われる。即ち、最下位ビットＤｏが高電位
の場合は、制御信号発生器１２で図２（Ｆ）・（Ｈ）・
（Ｋ）に示した高電位のスイッチング信号ＳＳ3 ・ＳＳ
5 ・ＳＳ8 が出力して第３・第５・第８スイッチＳＷ13
・ＳＷ15・ＳＷ18が短絡するためコンデンサーＣ12に充
電した電圧がスイッチＳＷ18を通っでコンデンサーＣ11
に移動され、このとき、該コンデンサーＣ11の容量とコ
ンデンサーＣ12の容量値を同様にすれば、コンデンサー
Ｃ11の充電電圧はＶc11 −ＶR となり、オフセット電圧
の影響は無くなる。且つ、前記シフトレジスター１１の
最下位ビットＤｏが低電位の場合は、前記基準信号とサ
ンプリング信号との比較動作と同様な状態が維持され
る。
【００１４】以後、前記クロック信号ＣＬＫの次の週期
では、減算又は維持された信号を複写する動作が行われ
るが、前記制御信号発生器１２で図２で（Ｇ）・（Ｌ）
・（Ｍ）に示した高電位のスイッチング信号ＳＳ4 ・Ｓ
Ｓ9 ・ＳＳ10が出力して第４・第９・第１０スイッチＳ
Ｗ14・ＳＷ19・ＳＷ20が短絡されるため、コンデンサー
Ｃ11の充電電圧は第４スイッチＳＷ14を通った後、演算
増幅器ＯＰ11及び第１０スイッチＳＷ20を通ってコンデ
ンサーＣ12に移動して複写され、このとき、そのコンデ
ンサーＣ12の充電電圧はＶc11 −Ｖosとなる。
では、減算又は維持された信号を複写する動作が行われ
るが、前記制御信号発生器１２で図２で（Ｇ）・（Ｌ）
・（Ｍ）に示した高電位のスイッチング信号ＳＳ4 ・Ｓ
Ｓ9 ・ＳＳ10が出力して第４・第９・第１０スイッチＳ
Ｗ14・ＳＷ19・ＳＷ20が短絡されるため、コンデンサー
Ｃ11の充電電圧は第４スイッチＳＷ14を通った後、演算
増幅器ＯＰ11及び第１０スイッチＳＷ20を通ってコンデ
ンサーＣ12に移動して複写され、このとき、そのコンデ
ンサーＣ12の充電電圧はＶc11 −Ｖosとなる。
【００１５】その後、前記クロック信号ＣＬＫの次の週
期においては、２倍の増幅動作が行われるが、前記制御
信号発生器１２で図４（Ｆ）・（Ｉ）・（Ｊ）に示した
高電位のスイッチング信号ＳＳ3 ・ＳＳ6 ・ＳＳ7 が出
力して第３・第６・第７スイッチＳＷ13・ＳＷ16・ＳＷ
17が短絡され、よって、コンデンサーＣ12の充電電圧は
第６スイッチＳＷ16を通ってコンデンサーＣ11に移動さ
れながらそのコンデンサーＣ11電圧は以前の電圧の２倍
となる。即ち、Ｖc11 ＋（Ｖc12 ＋Ｖos）＝Ｖc11 ＋
（Ｖc11 −Ｖos＋Ｖos）＝２Ｖc11 となり、この式に示
されたように、演算増幅器ＯＰ11のオフセット電圧は互
いに相殺されて現われない。以後、次のデイデタルビッ
トデータ値を求めるため前述した五つの動作が、希望す
るアナログ／デイジタル変換が完了されるまで、継続反
覆される。前記の第１〜第１０スイッチＳＷ11〜ＳＷ20
は、勿論、ＭＯＳトランジスターで構成されている。
期においては、２倍の増幅動作が行われるが、前記制御
信号発生器１２で図４（Ｆ）・（Ｉ）・（Ｊ）に示した
高電位のスイッチング信号ＳＳ3 ・ＳＳ6 ・ＳＳ7 が出
力して第３・第６・第７スイッチＳＷ13・ＳＷ16・ＳＷ
17が短絡され、よって、コンデンサーＣ12の充電電圧は
第６スイッチＳＷ16を通ってコンデンサーＣ11に移動さ
れながらそのコンデンサーＣ11電圧は以前の電圧の２倍
となる。即ち、Ｖc11 ＋（Ｖc12 ＋Ｖos）＝Ｖc11 ＋
（Ｖc11 −Ｖos＋Ｖos）＝２Ｖc11 となり、この式に示
されたように、演算増幅器ＯＰ11のオフセット電圧は互
いに相殺されて現われない。以後、次のデイデタルビッ
トデータ値を求めるため前述した五つの動作が、希望す
るアナログ／デイジタル変換が完了されるまで、継続反
覆される。前記の第１〜第１０スイッチＳＷ11〜ＳＷ20
は、勿論、ＭＯＳトランジスターで構成されている。
【００１６】
【発明の効果】以上、説明したように、本発明に係るア
ナログ／デイジタル変換回路においては、アナログ／デ
イジタル変換器の構成素子であるコンデンサー及び演算
増幅器の個数を減らしてチップのレイアウト面積を減少
し得る効果がある。又、スイッチング制御を利用し演算
増幅器のオフセット電圧を自動に相殺させ得るので、従
来のオフセット電圧相殺技術を別途に要しなくなる利点
がある。
ナログ／デイジタル変換回路においては、アナログ／デ
イジタル変換器の構成素子であるコンデンサー及び演算
増幅器の個数を減らしてチップのレイアウト面積を減少
し得る効果がある。又、スイッチング制御を利用し演算
増幅器のオフセット電圧を自動に相殺させ得るので、従
来のオフセット電圧相殺技術を別途に要しなくなる利点
がある。
【図１】本発明に係るアナログ／デイジタル変換回路で
ある。
ある。
【図２】図２（Ａ）〜（Ｍ）は図１に示した回路図の各
部波形図である。
部波形図である。
【図３】本発明に係る信号フローチャートである。
【図４】従来のアナログ／デイジタル変換器の概略図で
ある。
ある。
【図５】図４に示した変換器の詳細回路図である。
１１ シフトレジスター １２ 制御信号発生器 ＯＰ11 演算増幅器 ＣＰ11 比較器 Ｃ11〜Ｃ12 コンデンサー Ｄｏ 最下位ビット信号 ＣＬＫ クロック信号 ＳＷ11〜ＳＷ20 第１〜第１０スイッチ ＳＴ 開始信号 Ｖin 入力信号 ＶR 基準信号
Claims (6)
- 【請求項１】 入力信号端子（Ｖin) 、基準信号端子
（ＶR ）及び接地を第１・第２・第３スイッチ（Ｓ
Ｗ11）・（ＳＷ12）・（ＳＷ13）を夫々通して演算増幅
器（ＯＰ11）の非反転入力端子に接続すると共にその接
続点を第４スイッチ（ＳＷ14）・コンデンサー（Ｃ11）
及び第９スイッチ（ＳＷ19）を通って接地に接続し、前
記演算増幅器（ＯＰ11）の出力端子をスイッチ（Ｓ
Ｗ20）を通ってその反転入力端子及びコンデンサー（Ｃ
12）に接続すると共に第５・第７スイッチ（ＳＷ15）
（ＳＷ17）を夫々通して前記コンデンサー（Ｃ11）の両
方側端に接続し、その両方側接続点を第６・第８スイッ
チ（ＳＷ16）（ＳＷ18）を夫々通して前記演算増幅器
（ＯＰ11）の反転入力端子に接続し、該演算増幅器（Ｏ
Ｐ11）の出力端子を反転入力端子が接地された比較器
（ＣＰ11）の非反転入力端子に接続して該比較器（ＣＰ
11）の出力端子をシフトレジスター（１１）の入力端子
（Ｄin）に接続し、該シフトレジスター（１１）の最下
位ビット信号（Ｄｏ）、開始信号（ＳＴ）及びクロック
信号（ＣＬＫ）の印加を受ける制御信号発生器（１２）
のスイッチング信号（ＳＳ1 〜ＳＳ10）で前記第１〜第
１０スイッチ（ＳＷ11〜ＳＷ20）を制御し、入力信号及
び基準信号のサンプリング、サンプリングされた二つの
信号の比較、前記比較器（ＣＰ11）の出力値による減算
／維持、該減算／維持した信号の複写及び複写信号の増
幅を行い得るように構成されたアナログ／デイジタル変
換回路。 - 【請求項２】 前記制御信号発生器（１２）のスイッチ
ング信号（ＳＳ1 ・ＳＳ4 ・ＳＳ9 ）で第１・第４・第
９スイッチ（ＳＷ11・ＳＷ14・ＳＷ19）を短絡させ入力
信号をサンプリングした後、スイッチング信号（ＳＳ2
・ＳＳ9 ・ＳＳ10）で第２・第９・第１０スイッチ（Ｓ
Ｗ12・ＳＷ19・ＳＷ20）を短絡させて基準信号をサンプ
リングするように構成された請求項（１）記載のアナロ
グ／デイジタル変換回路。 - 【請求項３】 前記制御信号発生器（１２）のスイッチ
ング信号（ＳＳ4 ・ＳＳ9 ）で第４・第９スイッチ（Ｓ
Ｗ14・ＳＷ19）を短絡させサンプリングした二つの信号
が比較されるように構成された請求項（１）記載のアナ
ログ／デイジタル変換回路。 - 【請求項４】 前記サンプリングされた二つの信号の比
較結果において、入力信号が大きい場合は制御信号発生
器（１２）のスイッチング信号（ＳＳ3 ・ＳＳ5 ・ＳＳ
8 ）で第３・第５・第８スイッチ（ＳＷ13・ＳＷ15・Ｓ
Ｗ18）を短絡させて減算動作を行い、反対の場合はその
状態をそのまま維持するように構成された請求項（１）
記載のアナログ／デイジタル変換回路。 - 【請求項５】 前記制御信号発生器（１２）のスイッチ
ング信号（ＳＳ4 ・ＳＳ9 ・ＳＳ10）で第４・第９・第
１０スイッチ（ＳＷ14・ＳＷ19・ＳＷ20）を短絡させ、
前記減算／維持した信号を複写するように構成された請
求項（１）記載のアナログ／デイジタル変換回路。 - 【請求項６】 前記制御信号発生器（１２）のスイッチ
ング信号（ＳＳ3 ・ＳＳ6 ・ＳＳ7 ）で第３・第６・第
７スイッチ（ＳＷ13・ＳＷ16・ＳＷ17）を短絡させ、前
記複写した信号のレベルを定数倍に増幅するように構成
された請求項（１）記載のアナログ／デイジタル変換回
路。
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|---|---|---|---|
| KR1019900006768A KR930007719B1 (ko) | 1990-05-12 | 1990-05-12 | 아날로그/디지탈 변환회로 |
| KR6768/1990 | 1990-05-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595284A true JPH0595284A (ja) | 1993-04-16 |
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Family
ID=19298965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105654A Expired - Fee Related JP3031738B2 (ja) | 1990-05-12 | 1991-05-10 | アナログ／ディジタル変換回路 |
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| DE (1) | DE4115484A1 (ja) |
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|---|---|---|---|---|
| US5212486A (en) * | 1991-12-26 | 1993-05-18 | At&T Bell Laboratories | Cyclic analog-to-digital converter |
| US5363102A (en) * | 1993-03-26 | 1994-11-08 | Analog Devices, Inc. | Offset-insensitive switched-capacitor gain stage |
| US6194946B1 (en) | 1998-05-07 | 2001-02-27 | Burr-Brown Corporation | Method and circuit for compensating the non-linearity of capacitors |
| WO2000023977A1 (fr) * | 1998-10-16 | 2000-04-27 | Seiko Epson Corporation | Circuit d'attaque de dispositif electro-optique, procede d'attaque, convertisseur analogique/numerique, attaqueur de signaux, panneau electro-optique, ecran de projection, et dispositif electronique |
| US7260369B2 (en) * | 2005-08-03 | 2007-08-21 | Kamilo Feher | Location finder, tracker, communication and remote control system |
| DE10117382B4 (de) | 2001-04-06 | 2006-04-06 | Infineon Technologies Ag | Schaltungsanordnung und Sensorvorrichtung |
| US6545627B1 (en) * | 2001-12-19 | 2003-04-08 | Intel Corporation | Method and apparatus to perform an analog to digital conversion |
| DE602005011965D1 (de) | 2004-06-10 | 2009-02-05 | Nxp Bv | Verfahren zum zyklischen umsetzen eines analogsignals in ein mehrbit-digitalausgangssignal und umsetzer zur durchführung des verfahrens |
| US7091896B2 (en) * | 2004-10-18 | 2006-08-15 | Linear Technology Corp. | Analog signal sampling system and method having reduced average differential input current |
| JP5321739B2 (ja) * | 2010-05-14 | 2013-10-23 | トヨタ自動車株式会社 | サンプルホールド回路及びａ／ｄ変換装置 |
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|---|---|---|---|---|
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| US4119960A (en) * | 1977-02-11 | 1978-10-10 | Siliconix Incorporated | Method and apparatus for sampling and holding an analog input voltage which eliminates offset voltage error |
| US4143362A (en) * | 1977-05-27 | 1979-03-06 | Motorola, Inc. | High resolution auto-zero circuit for analog-to-digital converter |
| FR2440121B1 (fr) * | 1978-10-27 | 1985-06-28 | Labo Cent Telecommunicat | Convertisseur analogique-numerique |
| JPS59156019A (ja) * | 1983-02-25 | 1984-09-05 | Yokogawa Hokushin Electric Corp | インタフエ−ス回路 |
| US4529965A (en) * | 1983-05-03 | 1985-07-16 | Racal Data Communications | Switched-capacitor circuit analog-to-digital converter |
| JPS6256022A (ja) * | 1985-09-02 | 1987-03-11 | Fujitsu Ltd | 電子回路 |
| JPS6256023A (ja) * | 1985-09-02 | 1987-03-11 | Fujitsu Ltd | Ａ／ｄ変換器 |
| US4691190A (en) * | 1986-01-27 | 1987-09-01 | General Datacomm, Inc. | Analog-digital converter |
| GB8821279D0 (en) * | 1988-09-12 | 1988-10-12 | Gen Electric Co Plc | Analogue to digital convertors |
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- 1990-05-12 KR KR1019900006768A patent/KR930007719B1/ko not_active IP Right Cessation
-
1991
- 1991-05-10 US US07/698,675 patent/US5107266A/en not_active Expired - Lifetime
- 1991-05-10 JP JP3105654A patent/JP3031738B2/ja not_active Expired - Fee Related
- 1991-05-10 FR FR9105686A patent/FR2662033B1/fr not_active Expired - Lifetime
- 1991-05-11 DE DE4115484A patent/DE4115484A1/de active Granted
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| DE4115484A1 (de) | 1991-11-21 |
| US5107266A (en) | 1992-04-21 |
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