JPS6139726A - デイジタル／アナログ変換回路 - Google Patents
デイジタル／アナログ変換回路Info
- Publication number
- JPS6139726A JPS6139726A JP16049984A JP16049984A JPS6139726A JP S6139726 A JPS6139726 A JP S6139726A JP 16049984 A JP16049984 A JP 16049984A JP 16049984 A JP16049984 A JP 16049984A JP S6139726 A JPS6139726 A JP S6139726A
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- JP
- Japan
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- voltage
- capacitor
- output
- operational amplifier
- power supply
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（癒業上の利用分野）”
本発明は出力が平衡型でなされるディジタル／アナログ
変換器（Ｄ／Ａ変換器）Ｋ関するものであ石、
′ （従来技術とその問題点） ′従来デ
ィジタル量をテナログ量に変換する場合よい場合がほと
んどで−ったため、非平衡晶力のＤ／Ａ変換器が専ら層
案握れてきた。例えば竺２図に極゛性＋４ビ・）（ＤＤ
／Ａ変換器の例を示す。 □本回路は、リセット状態
のとき８１１〜８１４のスイッチをＶ と接続り、８１
５を導通させることにより蓄電器ｃ’、２Ｃ，４Ｃ，８
Ｃに演算増幅器のオフセット電圧を貯えΣ。Ｄ／Ａ変換
を行うメ゛き゛にはＳ１５を開放し、変換するディジタ
ルコード示正のときはＳ゛１１〜８１４のうちそのコー
ドに対応したスイッチを−ｖＲｅｆ゛に接続する。また
、ディジタルコードが負のときは８１１〜８１４のうち
そこコードに対応し壺スイッチを＋ｖＲｅｆＫ−続する
□。
変換器（Ｄ／Ａ変換器）Ｋ関するものであ石、
′ （従来技術とその問題点） ′従来デ
ィジタル量をテナログ量に変換する場合よい場合がほと
んどで−ったため、非平衡晶力のＤ／Ａ変換器が専ら層
案握れてきた。例えば竺２図に極゛性＋４ビ・）（ＤＤ
／Ａ変換器の例を示す。 □本回路は、リセット状態
のとき８１１〜８１４のスイッチをＶ と接続り、８１
５を導通させることにより蓄電器ｃ’、２Ｃ，４Ｃ，８
Ｃに演算増幅器のオフセット電圧を貯えΣ。Ｄ／Ａ変換
を行うメ゛き゛にはＳ１５を開放し、変換するディジタ
ルコード示正のときはＳ゛１１〜８１４のうちそのコー
ドに対応したスイッチを−ｖＲｅｆ゛に接続する。また
、ディジタルコードが負のときは８１１〜８１４のうち
そこコードに対応し壺スイッチを＋ｖＲｅｆＫ−続する
□。
例えばコードが正で１００１の場合にはＳｌｌと８１４
を−ＶＲ８ｆに接続する。すると出力として■Ｒｅｆ×
（Ｃ十８０）／１６Ｃ＝９／□６×■Ｒｅｆの電圧が出
力として得られる。
を−ＶＲ８ｆに接続する。すると出力として■Ｒｅｆ×
（Ｃ十８０）／１６Ｃ＝９／□６×■Ｒｅｆの電圧が出
力として得られる。
本回路は精度もよく、簡単に集積回路上に実現できるが
、演算増幅器に電源雑音が混入すると出力電圧にも雑音
を含んで出力される。また容量アレイに伴う寄生容量を
介した雑音も出力される。
、演算増幅器に電源雑音が混入すると出力電圧にも雑音
を含んで出力される。また容量アレイに伴う寄生容量を
介した雑音も出力される。
かかるＤ／Ａ変換器だけで集積回路を構成する場合には
ある程度対策を構することが可能である。しかし、近年
のようにＤ／Ａ変換器が集積回路のごく一部であるよう
になると対策に限界があるため、Ｄ／Ａ変換器出力に含
まれる雑音が大きく、Ｓ／Ｎ比を向上させることは困雌
である。さらに集積回路規模の増大と共に電源電圧を小
さくする必要があるため、取り扱込うる電圧も小さくな
ってきて因る。第２図の回路では正負のリファレンス電
圧が必要である。更に出力電圧範囲も演算増幅器の動作
範囲であり、この動作範囲をＡとしたとき、取シ扱える
正弦波の振幅はＡ／２であるため、従来ＭＯ８型集積回
路で用いられてきた±５ｖ電源が、最近のＶＬＳＩの電
源である５ｖ単一電源に１で小さくなると、取り扱える
電圧範囲を減らさなければならなくなる。一方集積回路
の雑音は規模が増大したとき増加する傾向があるため、
更にＳ／Ｎは劣化してしまう欠点を有している。
ある程度対策を構することが可能である。しかし、近年
のようにＤ／Ａ変換器が集積回路のごく一部であるよう
になると対策に限界があるため、Ｄ／Ａ変換器出力に含
まれる雑音が大きく、Ｓ／Ｎ比を向上させることは困雌
である。さらに集積回路規模の増大と共に電源電圧を小
さくする必要があるため、取り扱込うる電圧も小さくな
ってきて因る。第２図の回路では正負のリファレンス電
圧が必要である。更に出力電圧範囲も演算増幅器の動作
範囲であり、この動作範囲をＡとしたとき、取シ扱える
正弦波の振幅はＡ／２であるため、従来ＭＯ８型集積回
路で用いられてきた±５ｖ電源が、最近のＶＬＳＩの電
源である５ｖ単一電源に１で小さくなると、取り扱える
電圧範囲を減らさなければならなくなる。一方集積回路
の雑音は規模が増大したとき増加する傾向があるため、
更にＳ／Ｎは劣化してしまう欠点を有している。
（発明の目的）
本発明はかかる従来回路の欠点である電源等からの雑音
の信号への混入を除き、しかも低電圧電源を用いて、高
電圧電源を用する場合と同等のアナログ振幅を出力でき
るＤ／Ａ変換器を提供することを目的とする。
の信号への混入を除き、しかも低電圧電源を用いて、高
電圧電源を用する場合と同等のアナログ振幅を出力でき
るＤ／Ａ変換器を提供することを目的とする。
（発明の構成）
本発明は、一端が共通接続され隣り合う蓄電器の容量が
２倍の関係を有する複数の蓄電器により構成される蓄電
器アレイを２組有し、入力されるディジタルコードによ
り制御されて前記蓄電器アレイの他端の電圧を上昇ある
いは減少させる手段と、前記蓄電器アレイに接続される
平衡型演算増幅器の２組の入力および出力の間にそれぞ
れ蓄電器が接続されしかもこの蓄電器と並列にスイッチ
素子が接続され、前記演算増幅器の２つの入力の各々と
前記２組の蓄電器アレイの共通接続された端子の各々の
間をそれぞれ結びかつその接続関係が出力電圧の正負に
より逆の対となるスイッチ２組によ〕構成されることを
特徴とするディジタル／アナログ変換回路にある。
２倍の関係を有する複数の蓄電器により構成される蓄電
器アレイを２組有し、入力されるディジタルコードによ
り制御されて前記蓄電器アレイの他端の電圧を上昇ある
いは減少させる手段と、前記蓄電器アレイに接続される
平衡型演算増幅器の２組の入力および出力の間にそれぞ
れ蓄電器が接続されしかもこの蓄電器と並列にスイッチ
素子が接続され、前記演算増幅器の２つの入力の各々と
前記２組の蓄電器アレイの共通接続された端子の各々の
間をそれぞれ結びかつその接続関係が出力電圧の正負に
より逆の対となるスイッチ２組によ〕構成されることを
特徴とするディジタル／アナログ変換回路にある。
（発明の原理）
本発明はＤ／Ａ変換されたアナログ信号を平衡型の信号
として出力するように構成することにより、電源線等か
ら混入する雑音を信号線に対して同相雑音として除去で
きるようにし、かつ信号単幅が１／２になっても等制約
に非平衡の場合よシ２倍大きい信号として出力するとと
Ｋよシ□信号電圧の増加をはかシ、更に蓄電器アレイに
ょるＤ／Ａ変換器に印加するパルス電圧の変化する方向
および演算増幅器との接続関係を変化させることにより
単一のリファレンス電圧だけで正負２つのリファレンス
電圧を持つのと等しい！果−生み出すことにより低電圧
で最大のアナログ電圧を取り扱うことを可能にしたもの
である。
として出力するように構成することにより、電源線等か
ら混入する雑音を信号線に対して同相雑音として除去で
きるようにし、かつ信号単幅が１／２になっても等制約
に非平衡の場合よシ２倍大きい信号として出力するとと
Ｋよシ□信号電圧の増加をはかシ、更に蓄電器アレイに
ょるＤ／Ａ変換器に印加するパルス電圧の変化する方向
および演算増幅器との接続関係を変化させることにより
単一のリファレンス電圧だけで正負２つのリファレンス
電圧を持つのと等しい！果−生み出すことにより低電圧
で最大のアナログ電圧を取り扱うことを可能にしたもの
である。
（実施例）
次に本発明の実施例について第１図を参照して説明する
。第１図は符号＋４ビツトの場合を示したものである。
。第１図は符号＋４ビツトの場合を示したものである。
一端が共通接続され単位容量をＣとし念ときＣ，２Ｃ，
４Ｃ，８Ｃの容量を持つ蓄電器アレイＡおよびＢの２組
と、入力されるデータによりＳＰＩ〜ＳＰ４およびＳＮ
Ｉ〜ＳＮ４のスイッチを切シ換える−とにより前記蓄電
器ア′イの他端の電圧をリファレンス電圧■Ｒ８ｆから
接地電圧ｖｏＮＤ又−はその逆に変化させる制御手段と
、平衡型演算増幅器と、この平衡型演算増幅器の２組の
入力および出力節点３と出力Ａおよび節１点４と出方Ｂ
の間にそれぞれ接続される前記単位容量の１６倍の容量
を有する蓄電器２個と、この蓄電器とは並列に接続され
るＭＯＳ）ランジスタ等からなるスイッチ素子Ｓ３およ
びＳ４と、前記平衡型演算増幅器の２つの入力３，４の
各々と前記２つの蓄電器アレイの共通接続された端子１
，２の各々の間をそれぞれ結び、かつその接続関係が出
力電圧の正負により逆の対となるスイッチ８１．８２の
２組により構成されてｂる。
４Ｃ，８Ｃの容量を持つ蓄電器アレイＡおよびＢの２組
と、入力されるデータによりＳＰＩ〜ＳＰ４およびＳＮ
Ｉ〜ＳＮ４のスイッチを切シ換える−とにより前記蓄電
器ア′イの他端の電圧をリファレンス電圧■Ｒ８ｆから
接地電圧ｖｏＮＤ又−はその逆に変化させる制御手段と
、平衡型演算増幅器と、この平衡型演算増幅器の２組の
入力および出力節点３と出力Ａおよび節１点４と出方Ｂ
の間にそれぞれ接続される前記単位容量の１６倍の容量
を有する蓄電器２個と、この蓄電器とは並列に接続され
るＭＯＳ）ランジスタ等からなるスイッチ素子Ｓ３およ
びＳ４と、前記平衡型演算増幅器の２つの入力３，４の
各々と前記２つの蓄電器アレイの共通接続された端子１
，２の各々の間をそれぞれ結び、かつその接続関係が出
力電圧の正負により逆の対となるスイッチ８１．８２の
２組により構成されてｂる。
次に本回路の駆動方法を説明する。本回路の駆動は、リ
セットを行うｔＷ期とＤ／Ａ変換を行う周期の２つに分
けられている。
セットを行うｔＷ期とＤ／Ａ変換を行う周期の２つに分
けられている。
まずリセットを行う周期ではＳ３およびＳ４は閉じられ
ている。また蓄電器アレイＡのスイッチはリファレンス
電圧ＶＲ８ｆが接地電圧Ｖ９ＮＤより高い場合にはリフ
ァレンス成圧側に接続される。蓄電器アレイＢのスイッ
チは接地側に接続される。
ている。また蓄電器アレイＡのスイッチはリファレンス
電圧ＶＲ８ｆが接地電圧Ｖ９ＮＤより高い場合にはリフ
ァレンス成圧側に接続される。蓄電器アレイＢのスイッ
チは接地側に接続される。
さらにＤ／Ａ変換を行うデータが正である場合にはＳｌ
は蓄電器アレイＡと接続され、Ｓ２は蓄電器アレイＢと
接続される。負の場合には逆にＳｌはＢＫ、８２はＡに
それぞれ接続される。こうすることによυ、平衡型演算
増幅器のオフセット電圧は接点１および２の電位として
貯えられる。
は蓄電器アレイＡと接続され、Ｓ２は蓄電器アレイＢと
接続される。負の場合には逆にＳｌはＢＫ、８２はＡに
それぞれ接続される。こうすることによυ、平衡型演算
増幅器のオフセット電圧は接点１および２の電位として
貯えられる。
次にＤ／Ａ変換を行うＫはＳ３およびＳ４を開き、入力
データに対応したスイッチをリセット周期とは逆の節点
に切り換える。するとこの電圧変化はそのスイッチが接
続されている蓄電器を介して接点１の電位を降下させ、
接点２の電位を上昇させる。平衡型演算増幅器の入力と
出力は１６Ｃなる蓄電器を介して結ばれているため、入
力端は仮想接地の状態にあるため、出力は前記変化を打
ち消す電圧分だけ変化する。これが平衡型出力として出
力される０例えば入力コードが正で１０１０の場合、、
ＳＦ３とｓ Ｐ ４−ｍ５接地側に倒され、ＳＮ２とＳ
Ｎ４がリファレンス側に倒される。すると出力Ａには（
２Ｃ＋ ８ Ｃ） ・ｖｎｅｆ／１６ Ｃ−１０ｖｎｅ
ｆ／ １６の電圧が出力され、出力Ｂには−（２Ｃ＋８
Ｃ）・Ｖ ／１６−−１０ＶＲｅｆ／１６ （Ｄ電圧
が出力される。
データに対応したスイッチをリセット周期とは逆の節点
に切り換える。するとこの電圧変化はそのスイッチが接
続されている蓄電器を介して接点１の電位を降下させ、
接点２の電位を上昇させる。平衡型演算増幅器の入力と
出力は１６Ｃなる蓄電器を介して結ばれているため、入
力端は仮想接地の状態にあるため、出力は前記変化を打
ち消す電圧分だけ変化する。これが平衡型出力として出
力される０例えば入力コードが正で１０１０の場合、、
ＳＦ３とｓ Ｐ ４−ｍ５接地側に倒され、ＳＮ２とＳ
Ｎ４がリファレンス側に倒される。すると出力Ａには（
２Ｃ＋ ８ Ｃ） ・ｖｎｅｆ／１６ Ｃ−１０ｖｎｅ
ｆ／ １６の電圧が出力され、出力Ｂには−（２Ｃ＋８
Ｃ）・Ｖ ／１６−−１０ＶＲｅｆ／１６ （Ｄ電圧
が出力される。
ｅｆ
したがって電圧差として２０ｖＲｏｆ／１６が得られる
。入力コードが負：ｔｏｔｏの場合には人には１０ ｖ
Ｒａｆ’／ １６が出力されＢにはＩＯＶ ／１６が
出力される。から電圧差として−２０Ｖｎｅｆ ／ １
６が得られる。−′ 、 本発明に周込る平衡型演算増幅器は例えばアイイー
イーイー・ジャーナルオプソリッドステートサーキット
（Ｉ ＥＥＥ Ｊｏｕｎａｌ ｏｆ ３ｏ１ｉｄ−５ｔ
ａｔｅＣｉｒｅｕｉｔ） １９８３年２月号の５８頁に
記載されたものや、同１９８３年１２月号の６６１頁に
記載されたもの等多数公知の回路を用いることができる
。
。入力コードが負：ｔｏｔｏの場合には人には１０ ｖ
Ｒａｆ’／ １６が出力されＢにはＩＯＶ ／１６が
出力される。から電圧差として−２０Ｖｎｅｆ ／ １
６が得られる。−′ 、 本発明に周込る平衡型演算増幅器は例えばアイイー
イーイー・ジャーナルオプソリッドステートサーキット
（Ｉ ＥＥＥ Ｊｏｕｎａｌ ｏｆ ３ｏ１ｉｄ−５ｔ
ａｔｅＣｉｒｅｕｉｔ） １９８３年２月号の５８頁に
記載されたものや、同１９８３年１２月号の６６１頁に
記載されたもの等多数公知の回路を用いることができる
。
本実施例では符号＋４ビツトの場合を示したが符号＋５
ビツトや符号＋６ビツト等でも轟然実現できる。
ビツトや符号＋６ビツト等でも轟然実現できる。
（発明の効果）
このように出力として例えば出力Ｂを基準に考えると、
演算増幅器の動作範囲の２倍の電圧まで取り扱うことが
できるため、雑音が一定であれば２倍の信号対雑音電圧
比を得ることができる。さらに寄生容量等で混入する雑
音は出７Ｊ人および出力Ｂに等しく混入するため、電圧
差には影響を与えないため、Ｄ／Ａ変換器をＶＬＳＩ内
に構成するとき重大な問題となる電源雑音が信号に混入
することを完全に防止できる。またリファレンス電圧も
１つでよいため、従来のように正負のリファレンス電圧
を発生させるときに注意を要する正負のリファレンス電
圧のマツチングに苦労することからも開放されるという
大きな利点を有してｂる。
演算増幅器の動作範囲の２倍の電圧まで取り扱うことが
できるため、雑音が一定であれば２倍の信号対雑音電圧
比を得ることができる。さらに寄生容量等で混入する雑
音は出７Ｊ人および出力Ｂに等しく混入するため、電圧
差には影響を与えないため、Ｄ／Ａ変換器をＶＬＳＩ内
に構成するとき重大な問題となる電源雑音が信号に混入
することを完全に防止できる。またリファレンス電圧も
１つでよいため、従来のように正負のリファレンス電圧
を発生させるときに注意を要する正負のリファレンス電
圧のマツチングに苦労することからも開放されるという
大きな利点を有してｂる。
また、平衡型出力は電話通信のように平衡型で送受され
る通信システムに対して、よシ望ましい信号源となると
ｂう大きな利点も有している。
る通信システムに対して、よシ望ましい信号源となると
ｂう大きな利点も有している。
□、。
第１図は本発明について符号＋４ビツトのＤ／Ａ変換器
を実現する基本となる回路の図である。 第２図は従来の非平衡Ｄ／Ａ変換回路の図。
を実現する基本となる回路の図である。 第２図は従来の非平衡Ｄ／Ａ変換回路の図。
Claims (1)
- 一端が共通接続され隣り合う蓄電器の容量が２倍の関係
を有する複数の蓄電器により構成される蓄電器アレイを
２組有し、入力されるディジタルコードにより制御され
て前記蓄電器アレイの他端の電圧を上昇あるいは低下さ
せる手段と、前記蓄電器アレイに接続される平衡型演算
増幅器とを備え、この平衡型演算増幅器の２組の入力お
よび出力の間にそれぞれ蓄電器が接続されしかもこの蓄
電器と並列にスイッチ素子が接続され、前記演算増幅器
の２つの入力の各々と前記２組の蓄電器アレイの共通接
続された端子の各々の間をそれぞれ結びかつその接続関
係が出力電圧の正負により逆の対となるスイッチ２組に
より構成されることを特徴とするディジタル／アナログ
変換回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59160499A JPH071870B2 (ja) | 1984-07-31 | 1984-07-31 | ディジタル／アナログ変換回路 |
| EP85109401A EP0170224B1 (en) | 1984-07-31 | 1985-07-26 | Digital-to-analog converter |
| DE8585109401T DE3582528D1 (de) | 1984-07-31 | 1985-07-26 | Digital-analog-wandler. |
| US06/760,429 US4661802A (en) | 1984-07-31 | 1985-07-30 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59160499A JPH071870B2 (ja) | 1984-07-31 | 1984-07-31 | ディジタル／アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6139726A true JPS6139726A (ja) | 1986-02-25 |
| JPH071870B2 JPH071870B2 (ja) | 1995-01-11 |
Family
ID=15716255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59160499A Expired - Lifetime JPH071870B2 (ja) | 1984-07-31 | 1984-07-31 | ディジタル／アナログ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4661802A (ja) |
| EP (1) | EP0170224B1 (ja) |
| JP (1) | JPH071870B2 (ja) |
| DE (1) | DE3582528D1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6322652U (ja) * | 1986-07-24 | 1988-02-15 | ||
| JPS6322651U (ja) * | 1986-07-24 | 1988-02-15 | ||
| JPS6447128A (en) * | 1987-02-24 | 1989-02-21 | Brooktree Corp | Digital-analog converter |
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| NL8700982A (nl) * | 1987-04-27 | 1988-11-16 | Philips Nv | Digitaal-analoog omzetter. |
| US4831377A (en) * | 1987-04-30 | 1989-05-16 | Hewlett-Packard Company | Method and apparatus for reduced settling time in a filter for a DC voltage |
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| FR2642921B1 (fr) * | 1989-02-07 | 1991-05-17 | Texas Instruments France | Chaine de conversion numerique-analogique incluant un modulateur numerique a plusieurs niveaux de quantification, associe a un convertisseur numerique-analogique |
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