JPH02246424A - Adコンバータ - Google Patents
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- JPH02246424A JPH02246424A JP6730789A JP6730789A JPH02246424A JP H02246424 A JPH02246424 A JP H02246424A JP 6730789 A JP6730789 A JP 6730789A JP 6730789 A JP6730789 A JP 6730789A JP H02246424 A JPH02246424 A JP H02246424A
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- 230000010354 integration Effects 0.000 abstract description 8
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明は集積回路化された比較型ADコンバータに関
する。
する。
(ロ)従来の技術
第3図は従来の6ビツト分解能の比較型ADコンバータ
の部分等価回路図であり、デコーダ(図示しない)、C
MOSインバータ、トランスミッションゲート、ラダー
抵抗等から構成されるDA変換部の一部を示す。
の部分等価回路図であり、デコーダ(図示しない)、C
MOSインバータ、トランスミッションゲート、ラダー
抵抗等から構成されるDA変換部の一部を示す。
6ビツト分解能の比較型ADコンバータは基準電圧の6
4分の1ステツプの電圧を必要とし、これを抵抗値が等
しいラダー抵抗Rを64単位置列接続し、一端をVSi
線に、他端をV r e f線に接続した分圧回路から
得ている。
4分の1ステツプの電圧を必要とし、これを抵抗値が等
しいラダー抵抗Rを64単位置列接続し、一端をVSi
線に、他端をV r e f線に接続した分圧回路から
得ている。
DA変換される6ビツトのデータA−Fの下位の4ビッ
トデータA−Dは図示しないデコーダにより4−16変
換され、4ビットデータA−Dに対応するデコード出力
(A、)〜(Ass)の何れかをローレベルとする。ま
た、6ビツトのデータA〜Fの上位の2ビットデータE
、Fも図示しないデコーダにより2−4変換され、2ビ
ットデータE、Fに対応するデコード出力(B、)〜(
B、)の何れかをローレベルとする。
トデータA−Dは図示しないデコーダにより4−16変
換され、4ビットデータA−Dに対応するデコード出力
(A、)〜(Ass)の何れかをローレベルとする。ま
た、6ビツトのデータA〜Fの上位の2ビットデータE
、Fも図示しないデコーダにより2−4変換され、2ビ
ットデータE、Fに対応するデコード出力(B、)〜(
B、)の何れかをローレベルとする。
そこで、下位の4ビットデータA−Dによりデコート出
力(A、)がローレベルとなると、CMOSインバータ
(13,)がハイレベルを出力し、このハイレベル出力
とローレベルのデコード出力(Ao)が入力されるトラ
ンスミッションゲート(14,)がオンする。一方、上
位の2ビットデータE、Fによりデコード出力(Bl)
がローレベルとなると、CMOSインバータ(151)
がハイレベルを出力し、このハイレベル出力とローレベ
ルのデコート出力(B、)を入力するトランスミッショ
ンゲート(is*)〜(16+i)が同時にオンする。
力(A、)がローレベルとなると、CMOSインバータ
(13,)がハイレベルを出力し、このハイレベル出力
とローレベルのデコード出力(Ao)が入力されるトラ
ンスミッションゲート(14,)がオンする。一方、上
位の2ビットデータE、Fによりデコード出力(Bl)
がローレベルとなると、CMOSインバータ(151)
がハイレベルを出力し、このハイレベル出力とローレベ
ルのデコート出力(B、)を入力するトランスミッショ
ンゲート(is*)〜(16+i)が同時にオンする。
したがって、分圧電圧出力(17)には6ビツトのデー
タA−Fに対応するa点の分圧電圧がトランスミッショ
ンゲート(ts*) 、 (t4g>を介して出力され
る。
タA−Fに対応するa点の分圧電圧がトランスミッショ
ンゲート(ts*) 、 (t4g>を介して出力され
る。
上記のように構成される従来の比較型ADコンバータで
は、ラダー抵抗の直近に複数のトランスミッションゲー
トが形成きれているため、その第2ゲート電極電位(基
板電位)を設定するVDゎおよびVSS線をラダー抵抗
回路の各行毎に必要とすると共にパターンが複雑になり
、集積度を上げられない欠点を有している。また、ラダ
ー抵抗回路はトランスミッションゲートが形成されるス
ペース分を余分に形成しなければならず集積度を上げら
れない欠点を有している。さらにまた、トランスミッシ
ョンゲートの列を選択するポリシリコンにより形成きれ
るデコード出力線が長くなり、その抵抗と寄生容量とに
よって動作速度が低下する欠点を有している。
は、ラダー抵抗の直近に複数のトランスミッションゲー
トが形成きれているため、その第2ゲート電極電位(基
板電位)を設定するVDゎおよびVSS線をラダー抵抗
回路の各行毎に必要とすると共にパターンが複雑になり
、集積度を上げられない欠点を有している。また、ラダ
ー抵抗回路はトランスミッションゲートが形成されるス
ペース分を余分に形成しなければならず集積度を上げら
れない欠点を有している。さらにまた、トランスミッシ
ョンゲートの列を選択するポリシリコンにより形成きれ
るデコード出力線が長くなり、その抵抗と寄生容量とに
よって動作速度が低下する欠点を有している。
(ハ)発明が解決しようとする課題
この発明は上記した点に鑑みてなされたものであって、
高集積化が可能であり、動作速度が早く、かつ外部雑音
に強い比較型ADコンバータを提供することにある。
高集積化が可能であり、動作速度が早く、かつ外部雑音
に強い比較型ADコンバータを提供することにある。
(ニ)課題を解決するための手段
この発明は、ラダー抵抗が形成される第1の領域と、デ
コーダが形成される第2の領域と、デコーダ出力により
制御され、ラダー抵抗の分圧電圧を選択出力する選択S
Wが形成される第3の領域からなり、第3の領域は第1
および第2の領域の中間の独立する位置に形成される点
を特徴とする。
コーダが形成される第2の領域と、デコーダ出力により
制御され、ラダー抵抗の分圧電圧を選択出力する選択S
Wが形成される第3の領域からなり、第3の領域は第1
および第2の領域の中間の独立する位置に形成される点
を特徴とする。
(ホ)作用
上記構成は、ポリシリコンにより形成されるゲート配線
を短くすることにより高速動作を可能とし、同一の導伝
型のチャンネルを有するMOSFETをまとめて形成す
ることにより高集積化を可能とし、選択SWの第2ゲー
ト電極電位を設定するVDDおよびVSS線を抵抗マト
リクスの各行毎に必要とせず、ラダー抵抗回路自体を小
面積とすることにより高集積化を可能とし、さらに設計
を容易にするよう作用する。
を短くすることにより高速動作を可能とし、同一の導伝
型のチャンネルを有するMOSFETをまとめて形成す
ることにより高集積化を可能とし、選択SWの第2ゲー
ト電極電位を設定するVDDおよびVSS線を抵抗マト
リクスの各行毎に必要とせず、ラダー抵抗回路自体を小
面積とすることにより高集積化を可能とし、さらに設計
を容易にするよう作用する。
(へ)実施例
以下、図面を参照してこの発明の一実施例を説明する。
第1図は6ビツト分解能の比較型ADフンバータの部分
パターン図であり、デコーダ、CMOSインバータ、選
択SW1ラダー抵抗等から構成されるDA変換部の単位
回路が示されている。なお、図中の細線はメタル配線で
あり、他はポリシリコン配線である。
パターン図であり、デコーダ、CMOSインバータ、選
択SW1ラダー抵抗等から構成されるDA変換部の単位
回路が示されている。なお、図中の細線はメタル配線で
あり、他はポリシリコン配線である。
デコーダ(1)は8個のNチャンネルMOS F ET
(IA) 、 (IA”)〜(ID) 、 (ID”
)が(IAのドレイン) −(IAのチャンネル) −
(IAのソース、IA8のドレイン) −(IA”のチ
ャンネル) −CIA”のソース、・・・・・・・・・
・・・という要領でVSS線とデコート出力線(2)間
に直列に形成されており、それぞれのチャンネルの上部
には6ビツトデータA−Fの下位4ビットデータA−D
と、図示しないインバータによりそれぞれ反転した4ビ
ツトデータA1〜D1がゲート信号としてポリシリコン
配線により入力されている。
(IA) 、 (IA”)〜(ID) 、 (ID”
)が(IAのドレイン) −(IAのチャンネル) −
(IAのソース、IA8のドレイン) −(IA”のチ
ャンネル) −CIA”のソース、・・・・・・・・・
・・・という要領でVSS線とデコート出力線(2)間
に直列に形成されており、それぞれのチャンネルの上部
には6ビツトデータA−Fの下位4ビットデータA−D
と、図示しないインバータによりそれぞれ反転した4ビ
ツトデータA1〜D1がゲート信号としてポリシリコン
配線により入力されている。
したがって、所定のMOSFETのチャンネルをオン状
態にマスクルておくことによって、4ビットデータA−
Dと反転4ビツトデータA*〜D*の状態に応じて8個
のNチャンネルMO8FE T CIA) 、 (IA
”)〜(ID) 、 (ID”)が同時にオンし、デコ
ード出力線(2)をVSS線に接続する。なお、本例で
は8個の直列NチャンネルMO3FETからなる単位回
路が16単位並列に形成されることになる。
態にマスクルておくことによって、4ビットデータA−
Dと反転4ビツトデータA*〜D*の状態に応じて8個
のNチャンネルMO8FE T CIA) 、 (IA
”)〜(ID) 、 (ID”)が同時にオンし、デコ
ード出力線(2)をVSS線に接続する。なお、本例で
は8個の直列NチャンネルMO3FETからなる単位回
路が16単位並列に形成されることになる。
プリチャージトランジスタ(3)は前記デコーダ(1)
によりアドレスが確定するまでデコード出力を阻止する
ものであって、PチャンネルMO3FETにより形成さ
れ、そのドレイン(31)とソース(32)はそれぞれ
ポリシリコン配線されるデコード出力線(2)とVDD
線に接続されており、ゲート(33)はクロックφ、に
接続されている。デコーダ(1)を構成するMOSFE
Tとチャンネルの導伝型が異なること、およびCMOS
インバータ(4)、(5)のゲート配線を長くしないと
いう理由により図の位置に形成されている。
によりアドレスが確定するまでデコード出力を阻止する
ものであって、PチャンネルMO3FETにより形成さ
れ、そのドレイン(31)とソース(32)はそれぞれ
ポリシリコン配線されるデコード出力線(2)とVDD
線に接続されており、ゲート(33)はクロックφ、に
接続されている。デコーダ(1)を構成するMOSFE
Tとチャンネルの導伝型が異なること、およびCMOS
インバータ(4)、(5)のゲート配線を長くしないと
いう理由により図の位置に形成されている。
デコーダ(1)のデコード出力線(2)はCMOSイン
バータ(4)を構成するPチャンネルMOS F ET
(41)とNチャンネルMOS F E T(42)c
7)ゲート(413) 、 (423)にプリチャージ
トランジスタ(3)のドレイン(31)へのポリシリコ
ン配線を利用して共通入力され、それぞれのドレイン(
411) 、 (421)はメタル配線により共通接続
され、さらにポリシリコン配線により後段のCMOSイ
ンバータ(5)および選択5W(6)〜(9)に入力さ
れている。
バータ(4)を構成するPチャンネルMOS F ET
(41)とNチャンネルMOS F E T(42)c
7)ゲート(413) 、 (423)にプリチャージ
トランジスタ(3)のドレイン(31)へのポリシリコ
ン配線を利用して共通入力され、それぞれのドレイン(
411) 、 (421)はメタル配線により共通接続
され、さらにポリシリコン配線により後段のCMOSイ
ンバータ(5)および選択5W(6)〜(9)に入力さ
れている。
CMOSインバータ(5)はPチャンネルMO8FET
(51)とNチャンネルMO8FET(52)から構成
されており、それぞれのドレイン(511) 、 (5
21)はメタル配線により共通接続され、さらにポリシ
リコン配線により選択5W(6) 、 (7)に入力さ
れている。
(51)とNチャンネルMO8FET(52)から構成
されており、それぞれのドレイン(511) 、 (5
21)はメタル配線により共通接続され、さらにポリシ
リコン配線により選択5W(6) 、 (7)に入力さ
れている。
選択5W(6)はPチャンネルMOS F ET(61
)とNチャンネルMO8FET(62)からなるトラン
スミッションゲートであり、それぞれのゲート(613
) 、 (623)には前記したCMOSインバータ(
5)。
)とNチャンネルMO8FET(62)からなるトラン
スミッションゲートであり、それぞれのゲート(613
) 、 (623)には前記したCMOSインバータ(
5)。
(4)の出力がポリシリコン配線され、ドレイン(61
1) 、 (621)は後記するラダー抵抗回路の分圧
点Cにメタル配線により接続され、ソース(612)
、 (622)は分圧電圧出力線(IOA>に接続され
ている0選択5W(7)の構造は前記選択5W(6)と
同一であり、ドレイン(711) 、 (721)がラ
ダー抵抗回路の分圧点dにメタル配線により接続され、
ソース(712) 、 (722)が分圧電圧出力線(
IOB)に接続される点のみが異なる。
1) 、 (621)は後記するラダー抵抗回路の分圧
点Cにメタル配線により接続され、ソース(612)
、 (622)は分圧電圧出力線(IOA>に接続され
ている0選択5W(7)の構造は前記選択5W(6)と
同一であり、ドレイン(711) 、 (721)がラ
ダー抵抗回路の分圧点dにメタル配線により接続され、
ソース(712) 、 (722)が分圧電圧出力線(
IOB)に接続される点のみが異なる。
また、選択S W(8) 、 (9)はNチャンネルM
O5FETにより構成され、それぞれのドレイン(81
) 、 <91)はラダー抵抗回路の分圧点す、a点に
メタル配線により接続され、ソース(82) 、 (9
2>はそれぞれ分圧電圧出力線(1oc) 、 (IO
C)に接続されている。
O5FETにより構成され、それぞれのドレイン(81
) 、 <91)はラダー抵抗回路の分圧点す、a点に
メタル配線により接続され、ソース(82) 、 (9
2>はそれぞれ分圧電圧出力線(1oc) 、 (IO
C)に接続されている。
本例では、ラダー抵抗回路(11)は16×4のマトリ
クスとなり、ポリシリコンにより形成される同一抵抗値
の単位抵抗(R,、)〜(R−ti)、・・・・・・・
・・(R,。)〜(R,1,>(図にはそのうちの(R
,、)〜(R,、)が示されている)の直列回路として
形成され、−端はVSS線に、他端はVl、、線に接続
きれる。
クスとなり、ポリシリコンにより形成される同一抵抗値
の単位抵抗(R,、)〜(R−ti)、・・・・・・・
・・(R,。)〜(R,1,>(図にはそのうちの(R
,、)〜(R,、)が示されている)の直列回路として
形成され、−端はVSS線に、他端はVl、、線に接続
きれる。
続いて、第2図を参照して実施例の動作を説明する。
当初、デコーダ(1)の16木のデコード出力線(2)
はプリチャージトランジスタ(3)によりハイレベルに
されているため、デコード出力線(2)を入力するCM
OSインバータ(4)はローレベルを出力し、CMOS
インバータ(4)の出力をさらに反転するCMOSイン
バータ(5)はハイレベルを出力している。そこで、C
MOSインバータ(4)のローレベル出力を入力する選
択5W(6)〜(9)のNチャンネルMOS F ET
(62) 、 (72) 、 (8) 、 (9)およ
びCMOSインバータ(5)のハイレベル出力を入力す
る選択5W(6) 、 (7)のPfwンネルMO5F
E T (61) 、 (71)がオフすることにな
り、選択5W(6)〜(9)は全てオフし、ラダー抵抗
回路(11)の分圧電圧は阻止されて分圧電圧出力線(
IOA)〜(10D)に出力されない。
はプリチャージトランジスタ(3)によりハイレベルに
されているため、デコード出力線(2)を入力するCM
OSインバータ(4)はローレベルを出力し、CMOS
インバータ(4)の出力をさらに反転するCMOSイン
バータ(5)はハイレベルを出力している。そこで、C
MOSインバータ(4)のローレベル出力を入力する選
択5W(6)〜(9)のNチャンネルMOS F ET
(62) 、 (72) 、 (8) 、 (9)およ
びCMOSインバータ(5)のハイレベル出力を入力す
る選択5W(6) 、 (7)のPfwンネルMO5F
E T (61) 、 (71)がオフすることにな
り、選択5W(6)〜(9)は全てオフし、ラダー抵抗
回路(11)の分圧電圧は阻止されて分圧電圧出力線(
IOA)〜(10D)に出力されない。
6ビツトのデータA−Fの下位の4ビットデータA−D
と図示しないインバータによりそれぞれ反転した4ビツ
トデータA9〜D9より4−16変換するデコーダ(1
)は4ビットデータA−Dの状態に応じて16組の直列
MO3FETを択一的にオンさせ、特定のデコード出力
線(2)をVSSに接続する。そこで、所定のタイミン
グのクロックφ。
と図示しないインバータによりそれぞれ反転した4ビツ
トデータA9〜D9より4−16変換するデコーダ(1
)は4ビットデータA−Dの状態に応じて16組の直列
MO3FETを択一的にオンさせ、特定のデコード出力
線(2)をVSSに接続する。そこで、所定のタイミン
グのクロックφ。
によりプリチャージトランジスタ(3)がオフすると、
デコード出力線(2)がローレベルとなって、CMOS
インバータ(4)がハイレベルを出力する。また、CM
OSインバータ(4)の出力を反転するCMOSインバ
ータ(5)はローレベルを出力する。
デコード出力線(2)がローレベルとなって、CMOS
インバータ(4)がハイレベルを出力する。また、CM
OSインバータ(4)の出力を反転するCMOSインバ
ータ(5)はローレベルを出力する。
CMOSインバータ(4)のハイレベル出力は選択5W
(6)〜(9)のNチャンネルMO3FET(62)
、 (72) 、 (8) 、 (9)をオンにし、C
MOSインバータ(5)のローレベル出力は選択5W(
6) 、 (7)のPチャンネルM OS F E T
(61) 、 (71)をオンにする。そこで、選択5
W(6)〜(9)が全てオンし、ラダー抵抗回路(11
)のa点〜d点の分圧電圧が分圧電圧出力線(IOD)
、 (IOC) 、 (IOA) 、 (IOB)に
同時に出力きれる。
(6)〜(9)のNチャンネルMO3FET(62)
、 (72) 、 (8) 、 (9)をオンにし、C
MOSインバータ(5)のローレベル出力は選択5W(
6) 、 (7)のPチャンネルM OS F E T
(61) 、 (71)をオンにする。そこで、選択5
W(6)〜(9)が全てオンし、ラダー抵抗回路(11
)のa点〜d点の分圧電圧が分圧電圧出力線(IOD)
、 (IOC) 、 (IOA) 、 (IOB)に
同時に出力きれる。
この時、6ビツトのデータA−Fの上位の2ビットデー
タE、Fは図示しないデコーダにより2−4変換されて
おり、そのデコード出力により分圧電圧出力線(IOD
) 、 (IOC) 、 <l0A) 、 (IOB)
の何れかを選択することによって、6ピツトのデータA
−Fに対応する分圧電圧が得られる。
タE、Fは図示しないデコーダにより2−4変換されて
おり、そのデコード出力により分圧電圧出力線(IOD
) 、 (IOC) 、 <l0A) 、 (IOB)
の何れかを選択することによって、6ピツトのデータA
−Fに対応する分圧電圧が得られる。
(ト)発明の効果
以上述べたようにこの発明によれば、
(1)ポリシリコンによるゲート配線を短くすることが
できるため、寄生容量および配線抵抗に起因する遅延が
少ない。
できるため、寄生容量および配線抵抗に起因する遅延が
少ない。
(2)同一の導伝型のチャンネルを有するMOSFET
をまとめて形成したため、基板電位設定のための配線が
最小限で足りる。
をまとめて形成したため、基板電位設定のための配線が
最小限で足りる。
(3)選択SWの第2ゲート電極電位を設定する■。お
よびV ss線を各行毎に必要とせず、高集積化が可能
になる。
よびV ss線を各行毎に必要とせず、高集積化が可能
になる。
(4)ラダー抵抗回路内部に選択SWが形成されないた
め、ラダー抵抗回路自体を小面積とすることができる。
め、ラダー抵抗回路自体を小面積とすることができる。
(5)ラダー抵抗回路、選択SW1インバータ、デコー
ダを分離してレイアウトできるため、大容量化に容易に
対処できる。
ダを分離してレイアウトできるため、大容量化に容易に
対処できる。
(6)基板バイアスをセル内で取ることができるため外
部雑音に強い。
部雑音に強い。
という顕著な効果を奏する比較型ADコンバータを提供
することができる。
することができる。
第1図はこの発明の一実施例の構造を説明する部分パタ
ーン図、第2図はこの発明の一実施例の部分等価回路図
、第3図は従来例の部分等価回路図である。 (1)・・・デコーダ、 (IA) 、 (IA”)〜
(ID) 、 (ID”)・・・直列NチャンネルMO
3FET、 (2)・・・デコード出力L (3)
・・・プリチャージトランジスタ、 (4) 、 (
5)・・・CMOSインバータ、 (6)〜(9)・・
・選択SW、 (IOA)〜(IOC)・・・分圧電
圧出力線、 〈11)・・・ラダー抵抗回路、 (R,
、)〜(R,、)・・・ポリシリコン抵抗。 第3図 16゜ 16゜
ーン図、第2図はこの発明の一実施例の部分等価回路図
、第3図は従来例の部分等価回路図である。 (1)・・・デコーダ、 (IA) 、 (IA”)〜
(ID) 、 (ID”)・・・直列NチャンネルMO
3FET、 (2)・・・デコード出力L (3)
・・・プリチャージトランジスタ、 (4) 、 (
5)・・・CMOSインバータ、 (6)〜(9)・・
・選択SW、 (IOA)〜(IOC)・・・分圧電
圧出力線、 〈11)・・・ラダー抵抗回路、 (R,
、)〜(R,、)・・・ポリシリコン抵抗。 第3図 16゜ 16゜
Claims (3)
- (1)ラダー抵抗が形成される第1の領域と、デコーダ
が形成される第2の領域と、デコーダ出力により制御さ
れ、ラダー抵抗の分圧電圧を選択出力する選択SWが形
成される第3の領域からなり、第3の領域は第1および
第2の領域の中間の独立する位置に形成される点を特徴
とするADコンバータ。 - (2)前記第3領域の複数の選択SWを基板電位設定線
に対して平行な位置に形成する点を特徴とする請求項1
記載のADコンバータ。 - (3)デコーダの各デコード出力を制御するプリチャー
ジトランジスタを前記第3の領域の同一導伝型領域に形
成する点を特徴とする請求項1記載のADコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1067307A JP2642735B2 (ja) | 1989-03-17 | 1989-03-17 | Adコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1067307A JP2642735B2 (ja) | 1989-03-17 | 1989-03-17 | Adコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02246424A true JPH02246424A (ja) | 1990-10-02 |
JP2642735B2 JP2642735B2 (ja) | 1997-08-20 |
Family
ID=13341227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1067307A Expired - Lifetime JP2642735B2 (ja) | 1989-03-17 | 1989-03-17 | Adコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2642735B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008077031A (ja) * | 2006-09-22 | 2008-04-03 | Samsung Sdi Co Ltd | 駆動回路及びこれを利用した有機電界発光表示装置 |
JP2008122895A (ja) * | 2006-11-09 | 2008-05-29 | Samsung Sdi Co Ltd | 駆動回路及びこれを利用した有機電界発光表示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2642735B2 (ja) | 1997-08-20 |
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