JPH02246424A

JPH02246424A - Ａｄコンバータ

Info

Publication number: JPH02246424A
Application number: JP6730789A
Authority: JP
Inventors: Haruji Yamazaki; 山崎　治二
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1989-03-17
Filing date: 1989-03-17
Publication date: 1990-10-02
Anticipated expiration: 2012-08-20
Also published as: JP2642735B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は集積回路化された比較型ＡＤコンバータに関
する。

（ロ）従来の技術第３図は従来の６ビツト分解能の比較型ＡＤコンバータ
の部分等価回路図であり、デコーダ（図示しない）、Ｃ
ＭＯＳインバータ、トランスミッションゲート、ラダー
抵抗等から構成されるＤＡ変換部の一部を示す。

６ビツト分解能の比較型ＡＤコンバータは基準電圧の６
４分の１ステツプの電圧を必要とし、これを抵抗値が等
しいラダー抵抗Ｒを６４単位置列接続し、一端をＶＳｉ
線に、他端をＶ　ｒ　ｅ　ｆ線に接続した分圧回路から
得ている。

ＤＡ変換される６ビツトのデータＡ−Ｆの下位の４ビッ
トデータＡ−Ｄは図示しないデコーダにより４−１６変
換され、４ビットデータＡ−Ｄに対応するデコード出力
（Ａ、）〜（Ａｓｓ）の何れかをローレベルとする。ま
た、６ビツトのデータＡ〜Ｆの上位の２ビットデータＥ
、Ｆも図示しないデコーダにより２−４変換され、２ビ
ットデータＥ、Ｆに対応するデコード出力（Ｂ、）〜（
Ｂ、）の何れかをローレベルとする。

そこで、下位の４ビットデータＡ−Ｄによりデコート出
力（Ａ、）がローレベルとなると、ＣＭＯＳインバータ
（１３，）がハイレベルを出力し、このハイレベル出力
とローレベルのデコード出力（Ａｏ）が入力されるトラ
ンスミッションゲート（１４，）がオンする。一方、上
位の２ビットデータＥ、Ｆによりデコード出力（Ｂｌ）
がローレベルとなると、ＣＭＯＳインバータ（１５１）
がハイレベルを出力し、このハイレベル出力とローレベ
ルのデコート出力（Ｂ、）を入力するトランスミッショ
ンゲート（ｉｓ＊）〜（１６＋ｉ）が同時にオンする。

したがって、分圧電圧出力（１７）には６ビツトのデー
タＡ−Ｆに対応するａ点の分圧電圧がトランスミッショ
ンゲート（ｔｓ＊）　、　（ｔ４ｇ＞を介して出力され
る。

上記のように構成される従来の比較型ＡＤコンバータで
は、ラダー抵抗の直近に複数のトランスミッションゲー
トが形成きれているため、その第２ゲート電極電位（基
板電位）を設定するＶＤゎおよびＶＳＳ線をラダー抵抗
回路の各行毎に必要とすると共にパターンが複雑になり
、集積度を上げられない欠点を有している。また、ラダ
ー抵抗回路はトランスミッションゲートが形成されるス
ペース分を余分に形成しなければならず集積度を上げら
れない欠点を有している。さらにまた、トランスミッシ
ョンゲートの列を選択するポリシリコンにより形成きれ
るデコード出力線が長くなり、その抵抗と寄生容量とに
よって動作速度が低下する欠点を有している。

（ハ）発明が解決しようとする課題この発明は上記した点に鑑みてなされたものであって、
高集積化が可能であり、動作速度が早く、かつ外部雑音
に強い比較型ＡＤコンバータを提供することにある。

（ニ）課題を解決するための手段この発明は、ラダー抵抗が形成される第１の領域と、デ
コーダが形成される第２の領域と、デコーダ出力により
制御され、ラダー抵抗の分圧電圧を選択出力する選択Ｓ
Ｗが形成される第３の領域からなり、第３の領域は第１
および第２の領域の中間の独立する位置に形成される点
を特徴とする。

（ホ）作用上記構成は、ポリシリコンにより形成されるゲート配線
を短くすることにより高速動作を可能とし、同一の導伝
型のチャンネルを有するＭＯＳＦＥＴをまとめて形成す
ることにより高集積化を可能とし、選択ＳＷの第２ゲー
ト電極電位を設定するＶＤＤおよびＶＳＳ線を抵抗マト
リクスの各行毎に必要とせず、ラダー抵抗回路自体を小
面積とすることにより高集積化を可能とし、さらに設計
を容易にするよう作用する。

（へ）実施例以下、図面を参照してこの発明の一実施例を説明する。

第１図は６ビツト分解能の比較型ＡＤフンバータの部分
パターン図であり、デコーダ、ＣＭＯＳインバータ、選
択ＳＷ１ラダー抵抗等から構成されるＤＡ変換部の単位
回路が示されている。なお、図中の細線はメタル配線で
あり、他はポリシリコン配線である。

デコーダ（１）は８個のＮチャンネルＭＯＳ　Ｆ　ＥＴ
　（ＩＡ）　、　（ＩＡ”）〜（ＩＤ）　、　（ＩＤ”
）が（ＩＡのドレイン）　−（ＩＡのチャンネル）　−
（ＩＡのソース、ＩＡ８のドレイン）　−（ＩＡ”のチ
ャンネル）　−ＣＩＡ”のソース、・・・・・・・・・
・・・という要領でＶＳＳ線とデコート出力線（２）間
に直列に形成されており、それぞれのチャンネルの上部
には６ビツトデータＡ−Ｆの下位４ビットデータＡ−Ｄ
と、図示しないインバータによりそれぞれ反転した４ビ
ツトデータＡ１〜Ｄ１がゲート信号としてポリシリコン
配線により入力されている。

したがって、所定のＭＯＳＦＥＴのチャンネルをオン状
態にマスクルておくことによって、４ビットデータＡ−
Ｄと反転４ビツトデータＡ＊〜Ｄ＊の状態に応じて８個
のＮチャンネルＭＯ８ＦＥ　Ｔ　ＣＩＡ）　、　（ＩＡ
”）〜（ＩＤ）　、　（ＩＤ”）が同時にオンし、デコ
ード出力線（２）をＶＳＳ線に接続する。なお、本例で
は８個の直列ＮチャンネルＭＯ３ＦＥＴからなる単位回
路が１６単位並列に形成されることになる。

プリチャージトランジスタ（３）は前記デコーダ（１）
によりアドレスが確定するまでデコード出力を阻止する
ものであって、ＰチャンネルＭＯ３ＦＥＴにより形成さ
れ、そのドレイン（３１）とソース（３２）はそれぞれ
ポリシリコン配線されるデコード出力線（２）とＶＤＤ
線に接続されており、ゲート（３３）はクロックφ、に
接続されている。デコーダ（１）を構成するＭＯＳＦＥ
Ｔとチャンネルの導伝型が異なること、およびＣＭＯＳ
インバータ（４）、（５）のゲート配線を長くしないと
いう理由により図の位置に形成されている。

デコーダ（１）のデコード出力線（２）はＣＭＯＳイン
バータ（４）を構成するＰチャンネルＭＯＳ　Ｆ　ＥＴ
（４１）とＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ（４２）ｃ
７）ゲート（４１３）　、　（４２３）にプリチャージ
トランジスタ（３）のドレイン（３１）へのポリシリコ
ン配線を利用して共通入力され、それぞれのドレイン（
４１１）　、　（４２１）はメタル配線により共通接続
され、さらにポリシリコン配線により後段のＣＭＯＳイ
ンバータ（５）および選択５Ｗ（６）〜（９）に入力さ
れている。

ＣＭＯＳインバータ（５）はＰチャンネルＭＯ８ＦＥＴ
（５１）とＮチャンネルＭＯ８ＦＥＴ（５２）から構成
されており、それぞれのドレイン（５１１）　、　（５
２１）はメタル配線により共通接続され、さらにポリシ
リコン配線により選択５Ｗ（６）　、　（７）に入力さ
れている。

選択５Ｗ（６）はＰチャンネルＭＯＳ　Ｆ　ＥＴ（６１
）とＮチャンネルＭＯ８ＦＥＴ（６２）からなるトラン
スミッションゲートであり、それぞれのゲート（６１３
）　、　（６２３）には前記したＣＭＯＳインバータ（
５）。

（４）の出力がポリシリコン配線され、ドレイン（６１
１）　、　（６２１）は後記するラダー抵抗回路の分圧
点Ｃにメタル配線により接続され、ソース（６１２）　
、　（６２２）は分圧電圧出力線（ＩＯＡ＞に接続され
ている０選択５Ｗ（７）の構造は前記選択５Ｗ（６）と
同一であり、ドレイン（７１１）　、　（７２１）がラ
ダー抵抗回路の分圧点ｄにメタル配線により接続され、
ソース（７１２）　、　（７２２）が分圧電圧出力線（
ＩＯＢ）に接続される点のみが異なる。

また、選択Ｓ　Ｗ（８）　、　（９）はＮチャンネルＭ
Ｏ５ＦＥＴにより構成され、それぞれのドレイン（８１
）　、　＜９１）はラダー抵抗回路の分圧点す、ａ点に
メタル配線により接続され、ソース（８２）　、　（９
２＞はそれぞれ分圧電圧出力線（１ｏｃ）　、　（ＩＯ
Ｃ）に接続されている。

本例では、ラダー抵抗回路（１１）は１６×４のマトリ
クスとなり、ポリシリコンにより形成される同一抵抗値
の単位抵抗（Ｒ，、）〜（Ｒ−ｔｉ）、・・・・・・・
・・（Ｒ，。）〜（Ｒ，１，＞（図にはそのうちの（Ｒ
，、）〜（Ｒ，、）が示されている）の直列回路として
形成され、−端はＶＳＳ線に、他端はＶｌ、、線に接続
きれる。

続いて、第２図を参照して実施例の動作を説明する。

当初、デコーダ（１）の１６木のデコード出力線（２）
はプリチャージトランジスタ（３）によりハイレベルに
されているため、デコード出力線（２）を入力するＣＭ
ＯＳインバータ（４）はローレベルを出力し、ＣＭＯＳ
インバータ（４）の出力をさらに反転するＣＭＯＳイン
バータ（５）はハイレベルを出力している。そこで、Ｃ
ＭＯＳインバータ（４）のローレベル出力を入力する選
択５Ｗ（６）〜（９）のＮチャンネルＭＯＳ　Ｆ　ＥＴ
（６２）　、　（７２）　、　（８）　、　（９）およ
びＣＭＯＳインバータ（５）のハイレベル出力を入力す
る選択５Ｗ（６）　、　（７）のＰｆｗンネルＭＯ５Ｆ
　Ｅ　Ｔ　（６１）　、　（７１）がオフすることにな
り、選択５Ｗ（６）〜（９）は全てオフし、ラダー抵抗
回路（１１）の分圧電圧は阻止されて分圧電圧出力線（
ＩＯＡ）〜（１０Ｄ）に出力されない。

６ビツトのデータＡ−Ｆの下位の４ビットデータＡ−Ｄ
と図示しないインバータによりそれぞれ反転した４ビツ
トデータＡ９〜Ｄ９より４−１６変換するデコーダ（１
）は４ビットデータＡ−Ｄの状態に応じて１６組の直列
ＭＯ３ＦＥＴを択一的にオンさせ、特定のデコード出力
線（２）をＶＳＳに接続する。そこで、所定のタイミン
グのクロックφ。

によりプリチャージトランジスタ（３）がオフすると、
デコード出力線（２）がローレベルとなって、ＣＭＯＳ
インバータ（４）がハイレベルを出力する。また、ＣＭ
ＯＳインバータ（４）の出力を反転するＣＭＯＳインバ
ータ（５）はローレベルを出力する。

ＣＭＯＳインバータ（４）のハイレベル出力は選択５Ｗ
（６）〜（９）のＮチャンネルＭＯ３ＦＥＴ（６２）　
、　（７２）　、　（８）　、　（９）をオンにし、Ｃ
ＭＯＳインバータ（５）のローレベル出力は選択５Ｗ（
６）　、　（７）のＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ
（６１）　、　（７１）をオンにする。そこで、選択５
Ｗ（６）〜（９）が全てオンし、ラダー抵抗回路（１１
）のａ点〜ｄ点の分圧電圧が分圧電圧出力線（ＩＯＤ）
　、　（ＩＯＣ）　、　（ＩＯＡ）　、　（ＩＯＢ）に
同時に出力きれる。

この時、６ビツトのデータＡ−Ｆの上位の２ビットデー
タＥ、Ｆは図示しないデコーダにより２−４変換されて
おり、そのデコード出力により分圧電圧出力線（ＩＯＤ
）　、　（ＩＯＣ）　、　＜ｌ０Ａ）　、　（ＩＯＢ）
の何れかを選択することによって、６ピツトのデータＡ
−Ｆに対応する分圧電圧が得られる。

（ト）発明の効果以上述べたようにこの発明によれば、（１）ポリシリコンによるゲート配線を短くすることが
できるため、寄生容量および配線抵抗に起因する遅延が
少ない。

（２）同一の導伝型のチャンネルを有するＭＯＳＦＥＴ
をまとめて形成したため、基板電位設定のための配線が
最小限で足りる。

（３）選択ＳＷの第２ゲート電極電位を設定する■。お
よびＶ　ｓｓ線を各行毎に必要とせず、高集積化が可能
になる。

（４）ラダー抵抗回路内部に選択ＳＷが形成されないた
め、ラダー抵抗回路自体を小面積とすることができる。

（５）ラダー抵抗回路、選択ＳＷ１インバータ、デコー
ダを分離してレイアウトできるため、大容量化に容易に
対処できる。

（６）基板バイアスをセル内で取ることができるため外
部雑音に強い。

という顕著な効果を奏する比較型ＡＤコンバータを提供
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構造を説明する部分パタ
ーン図、第２図はこの発明の一実施例の部分等価回路図
、第３図は従来例の部分等価回路図である。（１）・・・デコーダ、　（ＩＡ）　、　（ＩＡ”）〜
（ＩＤ）　、　（ＩＤ”）・・・直列ＮチャンネルＭＯ
３ＦＥＴ、　　（２）・・・デコード出力Ｌ　　（３）
・・・プリチャージトランジスタ、　　（４）　、　（
５）・・・ＣＭＯＳインバータ、　（６）〜（９）・・
・選択ＳＷ、　　（ＩＯＡ）〜（ＩＯＣ）・・・分圧電
圧出力線、　〈１１）・・・ラダー抵抗回路、　（Ｒ，
、）〜（Ｒ，、）・・・ポリシリコン抵抗。第３図１６゜１６゜

Claims

【特許請求の範囲】

（１）ラダー抵抗が形成される第１の領域と、デコーダ
が形成される第２の領域と、デコーダ出力により制御さ
れ、ラダー抵抗の分圧電圧を選択出力する選択ＳＷが形
成される第３の領域からなり、第３の領域は第１および
第２の領域の中間の独立する位置に形成される点を特徴
とするＡＤコンバータ。
（２）前記第３領域の複数の選択ＳＷを基板電位設定線
に対して平行な位置に形成する点を特徴とする請求項１
記載のＡＤコンバータ。
（３）デコーダの各デコード出力を制御するプリチャー
ジトランジスタを前記第３の領域の同一導伝型領域に形
成する点を特徴とする請求項１記載のＡＤコンバータ。