JPH0346591Y2 - - Google Patents
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- Publication number
- JPH0346591Y2 JPH0346591Y2 JP1986075532U JP7553286U JPH0346591Y2 JP H0346591 Y2 JPH0346591 Y2 JP H0346591Y2 JP 1986075532 U JP1986075532 U JP 1986075532U JP 7553286 U JP7553286 U JP 7553286U JP H0346591 Y2 JPH0346591 Y2 JP H0346591Y2
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- JP
- Japan
- Prior art keywords
- delay
- inverter
- circuit
- inverter circuit
- input
- Prior art date
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- Expired
Links
- 230000005540 biological transmission Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は半導体集積回路に於て多用される遅延
回路に関する。
回路に関する。
(ロ) 従来の技術
従来、半導体基板上に形成される遅延回路は例
えば第２図、第３図のようにインバータとノアゲ
ートの組合わせて形成される。このような回路は
例えば超LSIシステム入門（培風館）第261頁乃
至第263頁に記されていて、パルスが“Ｌ”から
“Ｈ”に立ち上がるとき遅延が掛けられ、“Ｈ”か
ら“Ｌ”に立ち下がるときは遅延がされない。即
ち、こうした回路ではインバータの入力容量を
C1，NOR回路の入力容量をC2、インバータの伝
達抵抗をR1、NOR回路の伝達抵抗をR2とした場
合１段当りR1C1÷R2C2となる。R1≒R2、C1≒C2
とすると遅延量は2R1C1となる。
えば第２図、第３図のようにインバータとノアゲ
ートの組合わせて形成される。このような回路は
例えば超LSIシステム入門（培風館）第261頁乃
至第263頁に記されていて、パルスが“Ｌ”から
“Ｈ”に立ち上がるとき遅延が掛けられ、“Ｈ”か
ら“Ｌ”に立ち下がるときは遅延がされない。即
ち、こうした回路ではインバータの入力容量を
C1，NOR回路の入力容量をC2、インバータの伝
達抵抗をR1、NOR回路の伝達抵抗をR2とした場
合１段当りR1C1÷R2C2となる。R1≒R2、C1≒C2
とすると遅延量は2R1C1となる。
(ハ) 考案が解決しようとする問題点
ところがノアゲートが少くとも４つのトランジ
スタが必要であるため、インバータとノアゲート
で形成される一段当りの素子数がCMOSで構成
した場合６個必要となり、半導体集積回路で構成
すると、その面積が大きくなつて、集積度が悪く
なる。
スタが必要であるため、インバータとノアゲート
で形成される一段当りの素子数がCMOSで構成
した場合６個必要となり、半導体集積回路で構成
すると、その面積が大きくなつて、集積度が悪く
なる。
(ニ) 問題点を解決するための手段
本考案はこのような点に鑑みて為されたもので
あつて、インバータ回路と、トランスフアゲート
を交互に接続している。
あつて、インバータ回路と、トランスフアゲート
を交互に接続している。
(ホ) 作用
インバータとトランスフアゲートを用いている
ので遅延回路一段当たりの素子数が少くなり半導
体基板上に形成される遅延回路部の面積が小さく
なり集積度が向上する。
ので遅延回路一段当たりの素子数が少くなり半導
体基板上に形成される遅延回路部の面積が小さく
なり集積度が向上する。
(ヘ) 実施例
第１図は本考案遅延回路の一実施例を示し、
１，１……は遅延用インバータ、２，２……は各
遅延用インバータ１，１……間にトランスフアゲ
ートとして設けられた遅延用MOSFET、３，３
……は各遅延用MOSFET２，２……の出力側を
接地電位VSSまたは電源電位VDDに接続する接続
用MOSFETである。ここで、奇数段の遅延用イ
ンバータ１の出力側に接続される遅延用
MOSFET２はＰ−チヤンネル型、偶数段の遅延
用インバータ１の出力側に接続される遅延用
MOSFET２はＮ−チヤンネル型となつていると
共に、各遅延用MOSFET２，２……の出力側に
接続される接続用MOSFET３，３……は遅延用
MOSFET２，２……と逆のチヤンネル型となつ
ている。そして、奇数段の遅延用インバータ１の
出力側の遅延用MOSFET２及び接続用
MOSFET３のゲートには入力信号が与えられ、
偶数段の遅延用インバータ１の出力側の遅延用
MOSFET２及び接続用MOSFET３のゲートに
は入力信号を制御用インバータ４で反転した反転
信号が与えられる。
１，１……は遅延用インバータ、２，２……は各
遅延用インバータ１，１……間にトランスフアゲ
ートとして設けられた遅延用MOSFET、３，３
……は各遅延用MOSFET２，２……の出力側を
接地電位VSSまたは電源電位VDDに接続する接続
用MOSFETである。ここで、奇数段の遅延用イ
ンバータ１の出力側に接続される遅延用
MOSFET２はＰ−チヤンネル型、偶数段の遅延
用インバータ１の出力側に接続される遅延用
MOSFET２はＮ−チヤンネル型となつていると
共に、各遅延用MOSFET２，２……の出力側に
接続される接続用MOSFET３，３……は遅延用
MOSFET２，２……と逆のチヤンネル型となつ
ている。そして、奇数段の遅延用インバータ１の
出力側の遅延用MOSFET２及び接続用
MOSFET３のゲートには入力信号が与えられ、
偶数段の遅延用インバータ１の出力側の遅延用
MOSFET２及び接続用MOSFET３のゲートに
は入力信号を制御用インバータ４で反転した反転
信号が与えられる。
このような遅延回路において、入力信号が
“Ｌ”（VSSレベル）から“Ｈ”（VDDレベル）に立
ち上がるとき、各遅延用インバータ１，１……の
出力が反転するのに先行して各接続用MOSFET
３，３……がオンするため、偶数段の遅延用イン
バータ１の入力にVSSが与えられ、奇数段の遅延
用インバータ１の入力にVDDが与えられることに
なる。このとき、各遅延用MOSFET２，２……
がオフすることから、遅延用インバータ１，１…
…が偶数段接続される遅延回路の場合、最終段の
遅延用インバータ１から得られる出力信号は第４
図に示すように、複数の遅延用インバータ１，１
……とは無関係に１段の遅延用インバータ１によ
る遅延期間Ｔ１の後に、“Ｌ”から“Ｈ”に立ち
上がる。これに対し、入力信号が“Ｈ”から
“Ｌ”に立ち下がると、遅延用MOSFET２，２
……がオンすると共に接続用MOSFET３，３…
…がオフするため、各遅延用インバータ１，１…
…の出力が入力側から順次反転し、最終段の遅延
用インバータ１から得られる出力信号は第４図に
示すように、各遅延用インバータ１，１……及び
遅延用MOSFET２，２……による遅延期間Ｔ２
の後に“Ｈ”から“Ｌ”に立ち下がる。
“Ｌ”（VSSレベル）から“Ｈ”（VDDレベル）に立
ち上がるとき、各遅延用インバータ１，１……の
出力が反転するのに先行して各接続用MOSFET
３，３……がオンするため、偶数段の遅延用イン
バータ１の入力にVSSが与えられ、奇数段の遅延
用インバータ１の入力にVDDが与えられることに
なる。このとき、各遅延用MOSFET２，２……
がオフすることから、遅延用インバータ１，１…
…が偶数段接続される遅延回路の場合、最終段の
遅延用インバータ１から得られる出力信号は第４
図に示すように、複数の遅延用インバータ１，１
……とは無関係に１段の遅延用インバータ１によ
る遅延期間Ｔ１の後に、“Ｌ”から“Ｈ”に立ち
上がる。これに対し、入力信号が“Ｈ”から
“Ｌ”に立ち下がると、遅延用MOSFET２，２
……がオンすると共に接続用MOSFET３，３…
…がオフするため、各遅延用インバータ１，１…
…の出力が入力側から順次反転し、最終段の遅延
用インバータ１から得られる出力信号は第４図に
示すように、各遅延用インバータ１，１……及び
遅延用MOSFET２，２……による遅延期間Ｔ２
の後に“Ｈ”から“Ｌ”に立ち下がる。
このような遅延回路ではインバータ及び２つの
MOSFETで一段分の遅延回路が形成される。
MOSFETで一段分の遅延回路が形成される。
尚、このような遅延回路でＰ−チヤンネルトラ
ンスフアゲートの伝達抵抗rp，Ｎ−chトランス
フアゲートの伝達抵抗rn、インバータの伝達抵抗
R1、インバータの入力容量C1とした場合、１段
あたりの遅延時間は１／２（（rp＋Ｒ）＋（rn＋Ｒ）） Ｃとなる。rn≒rp≒R1とした場合１段当りの遅
延は2R1C1となる。また本実施例はトランスフア
ゲートのＰ−チヤンネル、Ｎ−チヤンネルの組合
せ、インバータをNANDもしくはNORなどに変
更することも可能である。
ンスフアゲートの伝達抵抗rp，Ｎ−chトランス
フアゲートの伝達抵抗rn、インバータの伝達抵抗
R1、インバータの入力容量C1とした場合、１段
あたりの遅延時間は１／２（（rp＋Ｒ）＋（rn＋Ｒ）） Ｃとなる。rn≒rp≒R1とした場合１段当りの遅
延は2R1C1となる。また本実施例はトランスフア
ゲートのＰ−チヤンネル、Ｎ−チヤンネルの組合
せ、インバータをNANDもしくはNORなどに変
更することも可能である。
(ト) 考案の効果
以上述べた如く本考案遅延回路はインバータ回
路とトランスフアゲートを交互に接続しているの
で遅延回路一段当たりの素子数が少くなり半導体
基板上に形成される遅延回路部の面積が小さくな
り、こうした遅延回路を用いた集積回路の集積度
が向上する。
路とトランスフアゲートを交互に接続しているの
で遅延回路一段当たりの素子数が少くなり半導体
基板上に形成される遅延回路部の面積が小さくな
り、こうした遅延回路を用いた集積回路の集積度
が向上する。
第１図は本考案遅延回路の回路図、第２図、第
３図は従来の遅延回路の回路図、第４図は入力信
号及び出力信号の波形図である。 １，１……遅延用インバータ回路、２，２……
遅延用MOSFET、３，３……接続用MOSFET、
４……制御用インバータ。
３図は従来の遅延回路の回路図、第４図は入力信
号及び出力信号の波形図である。 １，１……遅延用インバータ回路、２，２……
遅延用MOSFET、３，３……接続用MOSFET、
４……制御用インバータ。
Claims (1)
- 複数のインバータ回路が直列に接続され、初段
のインバータ回路の入力に与えられる入力信号に
対して最終段のインバータ回路から出力信号を得
る遅延回路において、上記インバータ回路が第１
のMOSFETを介して直列に接続され、上記イン
バータ回路の入力側に第２のMOSFETが接続さ
れると共に、奇数段の上記インバータ回路の出力
側の第１及び第２のMOSFETのゲートに入力信
号が与えられ、偶数段の上記インバータ回路の出
力側の第１及び第２のMOSFETのゲートには入
力信号の反転信号が与えられ、奇数段の上記イン
バータ回路の出力側及び入力側にそれぞれ接続さ
れる上記第１及び第２のMOSFETはＰ−チヤン
ネル型を成し、偶数段の上記インバータ回路の出
力側及び入力側にそれぞれ接続される上記第１及
び第２のMOSFETはＮ−チヤンネル型を成すこ
とを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986075532U JPH0346591Y2 (ja) | 1986-05-20 | 1986-05-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986075532U JPH0346591Y2 (ja) | 1986-05-20 | 1986-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188823U JPS62188823U (ja) | 1987-12-01 |
| JPH0346591Y2 true JPH0346591Y2 (ja) | 1991-10-02 |
Family
ID=30921761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986075532U Expired JPH0346591Y2 (ja) | 1986-05-20 | 1986-05-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346591Y2 (ja) |
-
1986
- 1986-05-20 JP JP1986075532U patent/JPH0346591Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62188823U (ja) | 1987-12-01 |
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