JPS6053489B2 - 論理回路 - Google Patents
論理回路Info
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- JPS6053489B2 JPS6053489B2 JP52063329A JP6332977A JPS6053489B2 JP S6053489 B2 JPS6053489 B2 JP S6053489B2 JP 52063329 A JP52063329 A JP 52063329A JP 6332977 A JP6332977 A JP 6332977A JP S6053489 B2 JPS6053489 B2 JP S6053489B2
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- circuit
- lines
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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Description
【発明の詳細な説明】
本発明はＰＬＡ（ＰｒｏｇｒａｍａｂｌｅＬｏｇｉｃＡ
ｒｒａｙ）などの論理回路に関する。
ｒｒａｙ）などの論理回路に関する。
一般に、組合せ論理回路における全ての論理式が論理積
（ＡＮＤ）項と論理和（ＯＲ）項とからなる加法標準形
に展開できることを利用して、必要とする論理式をマト
リクス構成のＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）
によつて構成するいわゆるＰＬＡ構成が知られている。
（ＡＮＤ）項と論理和（ＯＲ）項とからなる加法標準形
に展開できることを利用して、必要とする論理式をマト
リクス構成のＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）
によつて構成するいわゆるＰＬＡ構成が知られている。
このＰＬＡはＡＮＤ項（論理積回路群）を構成するＲＯ
ＭとＯＲ項（論理和回路群）を構成するＲＯＭとにより
構成されるが、入力パターンが複数になるとＡＮＤ項を
構成するための素子数及び出力線数が増加する。このよ
うなＲＯＭのための素子及び配線の増加により、ＲＯＭ
を半導体ペレットに形成する場合、半導体ペレット上に
おけるＲＯＭのための占有面積が大きくなる。例えば、
第１図に示すカルノー図表を満足する論理出力を得るた
めのＰＬＡの構成法は次のとおりである。
ＭとＯＲ項（論理和回路群）を構成するＲＯＭとにより
構成されるが、入力パターンが複数になるとＡＮＤ項を
構成するための素子数及び出力線数が増加する。このよ
うなＲＯＭのための素子及び配線の増加により、ＲＯＭ
を半導体ペレットに形成する場合、半導体ペレット上に
おけるＲＯＭのための占有面積が大きくなる。例えば、
第１図に示すカルノー図表を満足する論理出力を得るた
めのＰＬＡの構成法は次のとおりである。
第１図のカルノー図表におけるも〜ａ３、ａＯ−−ａ３
はそれぞれＰＬＡへの入力コード信号を示し、Ａ〜Ｃは
それぞれ決まつた論理出力を示す。
はそれぞれＰＬＡへの入力コード信号を示し、Ａ〜Ｃは
それぞれ決まつた論理出力を示す。
上記出力を満足するために、ＡＮＤ項は次の各式（１ド
（３）のＮＤ信号を全て出力する。Ａ＝ａ｜・〜・ａｌ
゜へ （１） Ｂ■ａ３、ａ２、ａｌ・ ａｏ（２） ｃ：ａ３・ ａ２・ ａ１＋ａａ、ａＯ＋ａ３・勾・
ａｌ（３）（第１図の斜線部が上記Ｃの領域である。
（３）のＮＤ信号を全て出力する。Ａ＝ａ｜・〜・ａｌ
゜へ （１） Ｂ■ａ３、ａ２、ａｌ・ ａｏ（２） ｃ：ａ３・ ａ２・ ａ１＋ａａ、ａＯ＋ａ３・勾・
ａｌ（３）（第１図の斜線部が上記Ｃの領域である。
）上記各式から明らかなようにＡＮＤ項の出力は５個と
なる。したがつて、これをＰＬＡに構成す″ると第２図
のような回路になる。第２図は論理入力が印加されるＭ
Ｗ項３と、このＮル項の出力を入力とするＯＲ項４とか
らなる。
なる。したがつて、これをＰＬＡに構成す″ると第２図
のような回路になる。第２図は論理入力が印加されるＭ
Ｗ項３と、このＮル項の出力を入力とするＯＲ項４とか
らなる。
すなわち、Ｎｉ項３は、論理入力も〜ａ、、ａｏ〜ａ３
が印加されるライン１１〜１８と、このＡＮＤ項の；出
力＃０〜＃４を取り出すライン１０〜１、ａからなり、
上記田〜（３）式のような組合せ出力を得るために所定
の各ラインにはＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）が接続されている。例えば、ライン１１と
ライン１９は、第２Ｃ図の２で示すようにＦＥＴＭのド
レインに負荷ＦＥＴＭＯｌが接続されたライン１９を、
そのゲートに入力信号もを受けるライン１１を接続する
。また、０Ｒ項４には制御出力を取り出すためのライン
１１４〜１１９と上記ＡＮＤ項の出力を伝達するライン
１９〜１１３とからなり、所定の制御出力を得るために
各ラインに適宜にＦＥＴが接続されている。例えば、ラ
イン１１４とライン１９は、第２Ｂ図の１で示すように
ＦＥＴＭのドレインに負荷ＦＥＴＭＯ５が接続されたラ
イン１１，を、そのゲートにライン１９を接続すること
により構成される。このようにして、０Ｒ項４の出力ラ
インからは所定の論理組合せ出力Ａ−′Ｃ，Ａ＋Ｂ，ｌ
３〒Ｕ，Ａ＋Ｂ＋Ｃが得られる。上述したように、上記
（３）式に示したようなＣ出力を得るのに３本のＡＮＤ
項出力が必要となる。
が印加されるライン１１〜１８と、このＡＮＤ項の；出
力＃０〜＃４を取り出すライン１０〜１、ａからなり、
上記田〜（３）式のような組合せ出力を得るために所定
の各ラインにはＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）が接続されている。例えば、ライン１１と
ライン１９は、第２Ｃ図の２で示すようにＦＥＴＭのド
レインに負荷ＦＥＴＭＯｌが接続されたライン１９を、
そのゲートに入力信号もを受けるライン１１を接続する
。また、０Ｒ項４には制御出力を取り出すためのライン
１１４〜１１９と上記ＡＮＤ項の出力を伝達するライン
１９〜１１３とからなり、所定の制御出力を得るために
各ラインに適宜にＦＥＴが接続されている。例えば、ラ
イン１１４とライン１９は、第２Ｂ図の１で示すように
ＦＥＴＭのドレインに負荷ＦＥＴＭＯ５が接続されたラ
イン１１，を、そのゲートにライン１９を接続すること
により構成される。このようにして、０Ｒ項４の出力ラ
インからは所定の論理組合せ出力Ａ−′Ｃ，Ａ＋Ｂ，ｌ
３〒Ｕ，Ａ＋Ｂ＋Ｃが得られる。上述したように、上記
（３）式に示したようなＣ出力を得るのに３本のＡＮＤ
項出力が必要となる。
更に複雑なグループ分けをすればする程ＡＮＤ項の出力
は増大することとなりＰＬＡの占有面積が増えてしまう
。ちなみに、８ビットマイクロコンピュータにおいては
、例えばＡＮＤ項の出力数が２００〜４００にもなり、
半導体集積回路装置における回路の集積度の面で問題が
生じている。したがつて、本発明の目的とするところは
ＰＬＡの占有面積を小さくすることができる構成方法を
提供することにある。
は増大することとなりＰＬＡの占有面積が増えてしまう
。ちなみに、８ビットマイクロコンピュータにおいては
、例えばＡＮＤ項の出力数が２００〜４００にもなり、
半導体集積回路装置における回路の集積度の面で問題が
生じている。したがつて、本発明の目的とするところは
ＰＬＡの占有面積を小さくすることができる構成方法を
提供することにある。
上記目的を達成するための本発明の一実施例は、ＡＮＤ
回路群に論理入力を印加し、その出力を０Ｒ回路群に印
加し、もつて論理組合せ出力を得るＰＬＡにおいて、上
記ＡＮＤ回路群の出力部一に、あるＡＮＤ回路出力を他
の，ＡＮＤ回路の出力によつて禁止せしめる機能を付加
することによつてＰＬＡの占有面積を減少させたことを
特徴とするものである。
回路群に論理入力を印加し、その出力を０Ｒ回路群に印
加し、もつて論理組合せ出力を得るＰＬＡにおいて、上
記ＡＮＤ回路群の出力部一に、あるＡＮＤ回路出力を他
の，ＡＮＤ回路の出力によつて禁止せしめる機能を付加
することによつてＰＬＡの占有面積を減少させたことを
特徴とするものである。
以下実施例にそつて図面を参照し本発明を具体！的に説
明する。
明する。
第３図は本発明のＰＬＡの一実施例を示す回路図である
。
。
同図はＡＮＤ項３と０Ｒ項４とによつてＰｌＡを構成し
たものである。ＡＮＤ項３は、論理入力ら〜Ａ３，心〜
心が印加さ１れる８本のライン１１〜１８と、このＡＮ
Ｄ項の出力＃０〜＃２を送出する３本のライン１，〜１
１１を有するマトリックス構造のＲＯＭから構成されて
いる。
たものである。ＡＮＤ項３は、論理入力ら〜Ａ３，心〜
心が印加さ１れる８本のライン１１〜１８と、このＡＮ
Ｄ項の出力＃０〜＃２を送出する３本のライン１，〜１
１１を有するマトリックス構造のＲＯＭから構成されて
いる。
このＲＯＭの出力は禁止回路に入力される。禁止回路は
上記ＲＯＭの出力＃０と＃１から伸びる２本の入力ライ
ン１８，］ｂを受けるゲート素子によつて構成されてい
る。禁止回路は図面から明らかなように、マトリクス構
成からなる実質的なＲＯＭからなる。上記マトリクス構
成のＲＯＭにおいて入力ニが印加されるライン１８はＦ
ＥＴを介して出力ライン１９〜１１１に、入力心が印加
されるライン１６はＦＥＴを介して出力ライン１，に、
入力？が印加されるライン１５はＦＥＴを介して出力１
１０に、入力ニ１が印加されるライン１４はＦＥＴを介
して出力ライン１９に、さらに入力もが印加されるライ
ン１１はＦＥＴを介して出力ライン１９及び１１。にそ
れぞれ接続されている。上記禁止回路の一方のライン１
１はＦＥＴ５を介して出力ライン１１１に接続され、ま
た、他・方のライン１ｂはＦＥＴ６を介して出力ライン
１１に接続されている。このような構成のＦＥＴ５，６
を設けることにより、出力ライン１１１の出力を他の力
ライン１，，１１０の出力によつて禁止せしめるような
機能る持たせることができる。０Ｒ項４は上記ＡＮＤ項
の出力を伝達するライン１９〜１１，、及び制御出力ラ
イン１１４〜１１，を有するマトリクス構造のＲＯＭか
ら構成されており、その制御出力ライン１１４はＦＥＴ
を介してＡＮＤ出力ライン１９に、制御出力ライン１１
，はＦＥＴを介してＡＮＤ出力ライン１１０に、制御出
力ライン１１６はＦＥＴを介してＡＮＤ出力ライン１１
１に、制御出力ライン１１，はＦＥＴを介してＡＮＤ出
力ライン１，，１１。
上記ＲＯＭの出力＃０と＃１から伸びる２本の入力ライ
ン１８，］ｂを受けるゲート素子によつて構成されてい
る。禁止回路は図面から明らかなように、マトリクス構
成からなる実質的なＲＯＭからなる。上記マトリクス構
成のＲＯＭにおいて入力ニが印加されるライン１８はＦ
ＥＴを介して出力ライン１９〜１１１に、入力心が印加
されるライン１６はＦＥＴを介して出力ライン１，に、
入力？が印加されるライン１５はＦＥＴを介して出力１
１０に、入力ニ１が印加されるライン１４はＦＥＴを介
して出力ライン１９に、さらに入力もが印加されるライ
ン１１はＦＥＴを介して出力ライン１９及び１１。にそ
れぞれ接続されている。上記禁止回路の一方のライン１
１はＦＥＴ５を介して出力ライン１１１に接続され、ま
た、他・方のライン１ｂはＦＥＴ６を介して出力ライン
１１に接続されている。このような構成のＦＥＴ５，６
を設けることにより、出力ライン１１１の出力を他の力
ライン１，，１１０の出力によつて禁止せしめるような
機能る持たせることができる。０Ｒ項４は上記ＡＮＤ項
の出力を伝達するライン１９〜１１，、及び制御出力ラ
イン１１４〜１１，を有するマトリクス構造のＲＯＭか
ら構成されており、その制御出力ライン１１４はＦＥＴ
を介してＡＮＤ出力ライン１９に、制御出力ライン１１
，はＦＥＴを介してＡＮＤ出力ライン１１０に、制御出
力ライン１１６はＦＥＴを介してＡＮＤ出力ライン１１
１に、制御出力ライン１１，はＦＥＴを介してＡＮＤ出
力ライン１，，１１。
に、制御出力ライン１１８はＦＥＴを介してＡＮＤ出力
ライン１１。，１１１に、制御出力ライン１１，はＦＥ
Ｔを介してＡＮＤ出力ライン１，〜１１１にそれぞれ接
続されている。上記構成によつて従来回路図第２Ａ図と
同様の制御出力が得られる理由は次の通りである。すな
わち、，ＡＮＤ項３の出力＃０からは上記第１図のカル
ノー図で説明した（１）式の出力（Ａ＝Ａ３・？・ａ１
・心）が得られ、ＡＮＤ項の出力＃１からは前述（２）
式の出力（Ｂ＝Ａ３・？・？・心）が得られる。そして
、ＡＮＤ項の出力＃２からは次式（４）が得られる。＃
２＝Ａ３（Ａ３●？●ａ１●＝＋Ａ３嘴；●？●刃（４
）上記（４）式は第１図のカルノー図のＣ領域を求める
式をド・モルガンの定理を用いて合成することによつて
得られたものと同じである。
ライン１１。，１１１に、制御出力ライン１１，はＦＥ
Ｔを介してＡＮＤ出力ライン１，〜１１１にそれぞれ接
続されている。上記構成によつて従来回路図第２Ａ図と
同様の制御出力が得られる理由は次の通りである。すな
わち、，ＡＮＤ項３の出力＃０からは上記第１図のカル
ノー図で説明した（１）式の出力（Ａ＝Ａ３・？・ａ１
・心）が得られ、ＡＮＤ項の出力＃１からは前述（２）
式の出力（Ｂ＝Ａ３・？・？・心）が得られる。そして
、ＡＮＤ項の出力＃２からは次式（４）が得られる。＃
２＝Ａ３（Ａ３●？●ａ１●＝＋Ａ３嘴；●？●刃（４
）上記（４）式は第１図のカルノー図のＣ領域を求める
式をド・モルガンの定理を用いて合成することによつて
得られたものと同じである。
すなわち前述（３）式は次式（５）となる。ｃ＝Ａ，・
〜●？＋Ａ，・へ＋Ａ，●心●ａ１一６Ｊ〔 （６■〔
− μ２ − μｍ− ご町ひ ！ ご１Ｓ１−１
−１Ｊノ １Ｖ１よつて、制御出力
ライン１１，からは八出力が、ラインＬｌ５からはｎ出
力が、ライン１１６からは向出力が、ライン１１，から
はＡ＋Ｂ出力が、ライン１１，からはＢ＋Ｃ出力が、そ
してライン１１９からはＡ“十Ｂ＋Ｃ出力が得られるも
のとなる。
〜●？＋Ａ，・へ＋Ａ，●心●ａ１一６Ｊ〔 （６■〔
− μ２ − μｍ− ご町ひ ！ ご１Ｓ１−１
−１Ｊノ １Ｖ１よつて、制御出力
ライン１１，からは八出力が、ラインＬｌ５からはｎ出
力が、ライン１１６からは向出力が、ライン１１，から
はＡ＋Ｂ出力が、ライン１１，からはＢ＋Ｃ出力が、そ
してライン１１９からはＡ“十Ｂ＋Ｃ出力が得られるも
のとなる。
第４図は、上記第３図の回路図における接続部を詳細に
示した具体的回路図である。
示した具体的回路図である。
同図に示すように、，ＡＮＤ項３をＮチャンネルＦＥＴ
Ｍｌ〜Ｍ９および負荷ＭＯＳＦＥ′ＩＭＯｌないしＭ。
３を用いた実質的なＮＡＮＤ回路を構成するマトリクス
により構成され、禁止回路はＮチャンネルＦＥＴＭ２。
Ｍｌ〜Ｍ９および負荷ＭＯＳＦＥ′ＩＭＯｌないしＭ。
３を用いた実質的なＮＡＮＤ回路を構成するマトリクス
により構成され、禁止回路はＮチャンネルＦＥＴＭ２。
，Ｍ２ｌを用いて構成されている。，ＡＮＤ項３のため
の入力ライン１１，１３，１５，１，には論理入力も〜
Ａ３を印加し、ライン１２，１，，１６，１８にはイン
バータＧ１〜Ｇ４によつて得られる論理入力心〜心を印
加するようにしている。また、０Ｒ項４はＮチャンネル
ＦＥＴＭｌ。〜Ｍｌ９及び負荷ＭＯＳＦＥＴＭＯ４ない
しＭＯ９を用いた実質的なＮＡＮＤ回路によつて構成さ
れている。なお、電源■Ｃｃは正電位を用いるものとし
、また、電源側に接続されているＦＥＴＭＯｌ〜Ｍ。９
は負荷用ＦＥＴである。
の入力ライン１１，１３，１５，１，には論理入力も〜
Ａ３を印加し、ライン１２，１，，１６，１８にはイン
バータＧ１〜Ｇ４によつて得られる論理入力心〜心を印
加するようにしている。また、０Ｒ項４はＮチャンネル
ＦＥＴＭｌ。〜Ｍｌ９及び負荷ＭＯＳＦＥＴＭＯ４ない
しＭＯ９を用いた実質的なＮＡＮＤ回路によつて構成さ
れている。なお、電源■Ｃｃは正電位を用いるものとし
、また、電源側に接続されているＦＥＴＭＯｌ〜Ｍ。９
は負荷用ＦＥＴである。
第４図はＥ／Ｅ（エンハンスメントドライブＭＯＳＦＥ
Ｔとエンハンスメント負荷ＭＯＳＦＥＴ）ＭＯＳでの構
成図であるがＥ／Ｄ（エンハンスメントドライブＭＯＳ
ＦＥＴとデプレツシヨン負荷ＭＯＳＦＥＴ）ＭＯＳの場
合、この負荷ＭＯＳをデプレション型ＭＯＳにすること
で容易に実現できる。
Ｔとエンハンスメント負荷ＭＯＳＦＥＴ）ＭＯＳでの構
成図であるがＥ／Ｄ（エンハンスメントドライブＭＯＳ
ＦＥＴとデプレツシヨン負荷ＭＯＳＦＥＴ）ＭＯＳの場
合、この負荷ＭＯＳをデプレション型ＭＯＳにすること
で容易に実現できる。
更にＰチャンネル型ＭＯＳの場合も容易に類推できる。
以上の説明から明らかなように本発明によれば、ＡＮＤ
項の出力ラインを減少させることができるとともに、極
めて容易に構成し得るものであるから半導体集積回路装
置におけるＰＬＡの占有面積を小さくすることができる
。
以上の説明から明らかなように本発明によれば、ＡＮＤ
項の出力ラインを減少させることができるとともに、極
めて容易に構成し得るものであるから半導体集積回路装
置におけるＰＬＡの占有面積を小さくすることができる
。
したがつて、かかるＰｌＡをマイクロコン等の制御段に
用いるものとすれば集積度の向上が図れるものとなる。
本発明は上記実施例に限定されるものではなく、組合せ
の複雑な論回路に広く利用できるものである。
用いるものとすれば集積度の向上が図れるものとなる。
本発明は上記実施例に限定されるものではなく、組合せ
の複雑な論回路に広く利用できるものである。
第１図は所定の論理組合せ出力を得るためのカルノー図
、第２Ａ乃至Ｃ図は従来法を用いて上記・出力を得るよ
うに構成されたＰＬＡの回路図、第３図は本発明のＰＬ
Ａの回路図、第４図はその具体的実施例を示す回路図で
ある。 ３・・・・・・ＡＮＤ項、４・・・・・・０Ｒ項、Ｍ，
Ｍｌ〜Ｍ２ｌ・・・・・ＦＥＴ．．ＭＤｌ〜ＭＤ９・・
・・・・ＦＥＴ．．Ｇｌ〜Ｇ４・・・・・・イン門バー
タ。
、第２Ａ乃至Ｃ図は従来法を用いて上記・出力を得るよ
うに構成されたＰＬＡの回路図、第３図は本発明のＰＬ
Ａの回路図、第４図はその具体的実施例を示す回路図で
ある。 ３・・・・・・ＡＮＤ項、４・・・・・・０Ｒ項、Ｍ，
Ｍｌ〜Ｍ２ｌ・・・・・ＦＥＴ．．ＭＤｌ〜ＭＤ９・・
・・・・ＦＥＴ．．Ｇｌ〜Ｇ４・・・・・・イン門バー
タ。
Claims (1)
- 【特許請求の範囲】 １ （ａ）複数の入力ラインと、複数の出力ラインと、
所定の入力ラインと、所定の出力ラインとの交点に設け
られたゲート素子とを有するＡＮＤ回路群と （ｂ）複数の入力ラインと、複数の出力ラインと、所定
の入力ラインと所定の出力ラインとの交点に設けられた
ゲート素子とを有し、上記ＡＮＤ回路群からの複数の出
力を受けるＯＲ回路群とを含む論理回路であつて、上記
ＡＮＤ回路群には、上記ゲート素子と同様な構成のゲー
ト素子により構成され、上記ＡＮＤ回路群のうちの少な
くとも１つのＡＮＤ回路の出力により他のＡＮＤ回路の
出力を禁止する回路が設けられていることを特徴とする
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52063329A JPS6053489B2 (ja) | 1977-06-01 | 1977-06-01 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52063329A JPS6053489B2 (ja) | 1977-06-01 | 1977-06-01 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53148935A JPS53148935A (en) | 1978-12-26 |
| JPS6053489B2 true JPS6053489B2 (ja) | 1985-11-26 |
Family
ID=13226094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52063329A Expired JPS6053489B2 (ja) | 1977-06-01 | 1977-06-01 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053489B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540794B2 (ja) * | 1985-03-04 | 1996-10-09 | 株式会社日立製作所 | プログラマブルロジツクアレイ回路 |
| JPS61287098A (ja) * | 1985-06-14 | 1986-12-17 | Nec Corp | 記憶回路 |
| KR100871631B1 (ko) | 2006-10-04 | 2008-12-03 | 이익현 | 이동식 분사장치 |
-
1977
- 1977-06-01 JP JP52063329A patent/JPS6053489B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53148935A (en) | 1978-12-26 |
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