SU1149399A1 - Формирователь с трем состо ни ми на выходе - Google Patents

Формирователь с трем состо ни ми на выходе Download PDF

Info

Publication number
SU1149399A1
SU1149399A1 SU833539293A SU3539293A SU1149399A1 SU 1149399 A1 SU1149399 A1 SU 1149399A1 SU 833539293 A SU833539293 A SU 833539293A SU 3539293 A SU3539293 A SU 3539293A SU 1149399 A1 SU1149399 A1 SU 1149399A1
Authority
SU
USSR - Soviet Union
Prior art keywords
transistors
transistor
output
input
channel
Prior art date
Application number
SU833539293A
Other languages
English (en)
Inventor
Анатолий Иванович Радугин
Владимир Анатольевич Галенко
Борис Исаакович Каплан
Николай Иванович Отюцкий
Original Assignee
Предприятие П/Я А-3361
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3361 filed Critical Предприятие П/Я А-3361
Priority to SU833539293A priority Critical patent/SU1149399A1/ru
Application granted granted Critical
Publication of SU1149399A1 publication Critical patent/SU1149399A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

ФОРМИРОВАТЕЛЬ С ТРЕМЯ СОСТОЯНИЯМИ НА ВЫХОДЕ, содержащий КМДПИнвертор, вход которого подключен к первому входу формировател , два блокирующих п-канальных МДП-транзистора , истоки которых соединены с общей шиной, а затворы подключены к второму (блокирующему) входу формировател , выходной бипол рный п-р-п-транзистор , база которого соединена с6 стоком первого блокирующего транзистора, а коллектор подключен к шине питани , выходной п-канальный МДП-транзистор, затвор которого соединен со стоком второго блокирующего транзистора, исток подключен к общей шине, а сток соединен с эмиттером выходного бипол рного п-р-п-транзистора и выходом формировател , отличающийс  тем, что, с целью повышени  быстродействи , в него введены две пары КМДПтранзисторов , состо щих из р- и п-канальных транзисторов, причем стоки первой пары КМДП-транзисторов подключены к базе бипол рного транзистора, а истоки - к выходу инвертора, затвор р-канального транзистора первой пары КМДП-транзисторов соединен с вторым (блокирующим) входом формировател , затвор п-канального транзистора этой же пары КМДПi транзисторов соединен с третьим входом формировател , стоки второй пары КМДП (Л транзисторов подключены к затвору выходного п-канального КМДП-транзистора, а истоки - к первому входу формировател , затворы р- и п-канальных транзисторов второй пары КМДП-транзисторов подключены соответственно к затворам р- и п-канальных транзисторов первой пары КМДП-транзисторов. 4 оо со Х)

Description

Изобретение относитс  к электронике, вычислительной технике и может быть использовано при создании больших интегральных схем на МДП приборах.
Известна преобразующа  схема с трем  выходными состо ни ми на полевых транзисторах , содержаща  входной элемент ИЛИ-НЕ, инвертор и выходной формирователь , состо щий из п ти транзисторов 1.
Известна также схема преобразовани  с трехуровневым выходным сигналом, содержаща  входные элементы ИЛИ-НЕ, И-НЕ и выходной формирователь, состо щий из четырех транзисторов 2.
Недостатками преобразующих схем  вл ютс  сложность выходных формирователей и малое быстродействие.
Наиболее близким к изобретению по технической сущности  вл етс  формирователь с трем  состо ни ми, состо щий из КМДМ-инвертора, двух логических схем, выполн ющих функцию элементов ИЛИ-НЕ и состо щих из четырех дополн ющих транзисторов кажда , выходных транзисторов - бипол рного п-р-п и п-канального полевого , причем эмиттер выходного транзистора подключен к стоку полевого выходного транзистора и к выходу устройства, база подключена к выходу первой логической схемы, на входы которой подаютс  блокирующий и входной сигналы, коллектор подключен к щине питани , исток полевого выходного транзистора подключен к общей щине, а затвор - к выходу второй логической схемы, на входы которой подаютс  блокирующий сигнал и инвертированный входной сигнал с выхода инвертора 3.
Недостатками известной схемы  вл ютс  ее сложность и малое быстродействие, так как управление выходными транзисторами осуществл етс  через два последовательно включенных р-канальных транзистора логических схем.
Цель изобретени  - упрощение схемы и повышение быстродействи .
Поставленна  цель достигаетс  тем, что в устройство, содержащее КМДП-инвертор , вход которого подключен к первому входу формировател  два блокирующих п-канальных МДП-транзистора, истоки которых соединены с общей шиной, а затворы подключены к второму (блокирующему) входу формировател , выходной бипол рный п-р-п-транзистор, база которого соединена со стоком первого блокирующего транзистора, а коллектор подключен к шине питани , выходной п-канальный МДП-транзистор , затвор которого соединен со стоком второго блокирующего транзистора, исток подключен к общей щине, а сток соединен с эмиттером выходного бипол рного п-р-п транзистора и .выходом формировател , введены две пары КМДП-транзисторов,
СОСТОЯЩИХ из р- и п-канальных транзисторов , причем стойки первой пары КМДПтранзисторов подключены к базе бипол рного транзистора, а истоки - к выходу инвертора, затвор р-канального транзистора первой пары КМДП-транзисторов соединен с вторым (блокирующим) входом формировател , затвор п-канального транзистора этой же пары КМДП-транзисторов соединен с третьим входом формировател  стоки второй пары КМДП-транзисторов подключены к затвору выходного п-канального КМДП-транзистора, а истоки - к первому входу формировател , затворы р- и п-канальных транзисторов второй пары КМДП транзисторов подключены соответственно к затворам р-и п-канальных транзисторов первой пары КМДП-транзисторов .
На чертеже представлена принципиальна  электрическа  схема формировател  с трем  состо ни ми на выходе.
Устройство содержит КМДП-инвертор 1, выполненный на транзисторах 2 и 3, причем здтворы транзисторов подключены к первому входу устройства 4, сток транзистора 2 подключен к шине 5 питани , а исток соединен со стоком транзистора 3 и  вл етс  выходом инвертора, подключенным к истокам первой пары КМДП-транзисторов 6 и 7, стоки которых объединены и подключены к стоку первого блокируюш,его транзистора 8 и к базе бипол рного п-р-птранзистора 9, коллектор которого подключен к шине 5 питани , а эмиттер соединен со стоком выходного п-канального МДП транзистора 10 и подключен к выходу устройства И. Истоки второй пары КМДПтранзисторов 12 и 13 подключены к первому входу устройства 4, а их стоки объединены и подключены к затвору выходного п-канального МДП-транзистора 10 и к стоку второго блокирующего транзистора 14, затвор которого соединен с затворами рканальных транзисторов 7 и 12, с затвором транзистора 8 и подключен к второму входу устройства 15, затворы п-канальных транзисторов б и 13 подключены к третьему входу устройства 16, истоки транзисторов 3, 8, 14, 10 подключены к общей шине, подложки транзисторов 12 н 7 подключены к шине 5 питани , а подложки транзисторов 13 и 6 подключены к общей шине.
Устройство работает следующим образом .
При подаче на второй (блокирующий) вход 15 низкого уровн  напр жени  и на третий вход 16 высокого уровн  напр жени  транзисторы 8 и 14 закрываютс , а транзисторы 6, 7, 12, 13 открываютс . Если теперь на первый вход 4 подаетс  высокий уровень напр жени , то через открытые транзисторы 12 и 13 этот сигнал
проходит на затвор транзистора 10 и последний открываетс , на- выходе инвертора устанавливаетс  низкий уровень напр жени , который через открытые транзисторы 6 и 7 проходит на базу транзистора 9, и транзистор 9 закрываетс , на выходе устройства 11 устанавливаетс  низкий уровень напр жени . Если же на первый вход 4 подаетс  низкий уровень напр жени , то на затворе транзистора 10 тоже устанавливаетс  низкий уровень напр жени , а на базе транзистора 9 - высокий уровень напр жени , транзистор 10 закрываетс , а транзистор 9 открываетс , на выходе устройства 11 устанавливаетс  высокий уровень напр жени . При подаче на второй (блокирующий) вход 15 высокого уровн  напр жени  и на третий вход 16 низкого уровн  напр жени  транзисторы 6, 7, 12 и 13 закрываютс 
а транзисторы 8 и 14 открываютс , на базе транзистора 9 и затворе транзистора 10 устанавливаютс  низкие уровни напр жени , независимо от сигнала на входе 4 транзисторы 9 и 10 закрываютс , на выходе устройства 11 устанавливаетс  третье состо ние .
Принцип работы устройства не изменитс , если каждый транзистор заменить комплементарным , а знак напр жени  питани  изменить на противоположный.
Использование изобретени  позволит повысить быстродействие по входу за счет управлени  выходными транзисторами через параллельные КМДП-транзисторы,
уменьшить площадь кристалла при интегральном исполнении за счет уменьшени  количества транзисторов при сохранении функциональных возможностей.
8
Ц|
П
JF

Claims (1)

  1. ФОРМИРОВАТЕЛЬ С ТРЕМЯ СОСТОЯНИЯМИ НА ВЫХОДЕ, содержащий КМДП-инвертор, вход которого подключен к первому входу формирователя, два блокирующих η-канальных МДП-транзистора, истоки которых соединены с общей шиной, а затворы подключены к второму (блокирующему) входу формирователя, выходной биполярный п—р—п-транзистор, база которого соединена сб стоком первого блокирующего транзистора, а коллектор подключен к шине питания, выходной η-канальный МДП-транзистор, затвор которого соединен со стоком второго блокирующего транзистора, исток подключен к общей шине, а сток соединен с эмиттером выходного биполярного h—р—п-транзистора и выходом формирователя, отличающийся тем, что, с целью повышения быстродействия, в него введены две пары КМДПтранзистор'ов, состоящих из р- и п-канальных транзисторов, причем стоки первой пары КМДП-транзисторов подключены к базе биполярного транзистора, а истоки — к выходу инвертора, затвор р-канального транзистора первой пары КМДП-транзисторов соединен с вторым (блокирующим) входом формирователя, затвор п-канального транзистора этой же пары КМДПтранзисторов соединен с третьим входом <д формирователя, стоки второй пары КМДПтранзисторов подключены к затвору выходного η-канального КМДП-транзистора, а истоки — к первому входу формирователя, затворы р- и η-канальных транзисторов второй пары КМДП-транзисторов подключены соответственно к затворам р- и η-канальных транзисторов первой пары КМДП-транзисторов.
    I >
SU833539293A 1983-01-11 1983-01-11 Формирователь с трем состо ни ми на выходе SU1149399A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833539293A SU1149399A1 (ru) 1983-01-11 1983-01-11 Формирователь с трем состо ни ми на выходе

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833539293A SU1149399A1 (ru) 1983-01-11 1983-01-11 Формирователь с трем состо ни ми на выходе

Publications (1)

Publication Number Publication Date
SU1149399A1 true SU1149399A1 (ru) 1985-04-07

Family

ID=21045189

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833539293A SU1149399A1 (ru) 1983-01-11 1983-01-11 Формирователь с трем состо ни ми на выходе

Country Status (1)

Country Link
SU (1) SU1149399A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Патент JP № 56-33896, кл. Н 03 К 19/00, 1975. 2.Патент JP № 56-7331, кл. Н 03 К 19/00, 1975. 3.Патент US № 4280065, кл. Н 03 К 19/00, 1972. *

Similar Documents

Publication Publication Date Title
JPH035692B2 (ru)
KR870001599A (ko) 메모리의 출력 버퍼 회로
US4943740A (en) Ultra fast logic
SU1149399A1 (ru) Формирователь с трем состо ни ми на выходе
JPH02166826A (ja) 半導体集積回路
US4649290A (en) Pulse generating circuit
KR880008535A (ko) 3스테이트부 상보형 mos 집적회로
SU1707757A1 (ru) Троичный дизъюнктор на МДП-транзисторах
SU743200A1 (ru) Элемент с трем состо ни ми
JPH0779150A (ja) 半導体集積回路
SU1081790A1 (ru) Дешифратор
SU1287147A1 (ru) Узел формировани переноса в сумматоре
SU1262721A1 (ru) Логический элемент на КМДП-транзисторах
JPS61237509A (ja) シユミツト・トリガ−回路
KR930014768A (ko) 상보형 금속 산화물 반도체 (cmos)-에미터 결합 논리(ecl)레벨 트랜슬레이터
SU1182665A1 (ru) Элемент с трем состо ни ми
SU725235A1 (ru) Элемент с трем состо ни ми
JPH0431630Y2 (ru)
SU919089A1 (ru) Устройство согласовани ТТЛ-элементов с МДП-элементами
KR940005872Y1 (ko) 출력버퍼
SU1734206A1 (ru) Логический элемент на МДП-транзисторах
SU1569973A1 (ru) Формирователь импульсов на МДП-транзисторах
JPH09223958A (ja) 2値4値変換回路装置
SU1615879A1 (ru) Счетчик с начальной установкой
SU1051721A1 (ru) Элемент с трем состо ни ми