KR940004431B1 - 4비트 2진 데이타의 중간값 결정회로 - Google Patents

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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

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Abstract

내용 없음.

Description

4비트 2진 데이타의 중간값 결정회로
제1도는 본 발명 4비트 2진 데이타의 중간값 결정 회로도.
제2도는 제1도에 의한 비교부의 상세회로도.
제3도는 제1도에 의한 처리 논리회로의 상세회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 차기값 데이타 레지스터 2 : 현재값 데이타 레지스터
3 : 비교부 4 : 처리논리회로부
5 : 최종값 데이타 레지스터 XOR1-XOR4 : 배타적 노아게이트
AD1-AD12 : 앤드게이트 I1-I7 : 인버터
NR1-NR7 : 노아게이트 ND1 : 낸드게이트
본 발명은 4비트 2진 데이타의 중간값 결정회로에 관한 것으로 특히 디지탈/아날로그(D/A) 변환시 충분한 데이타로 실제값 접근에 적당하도록 한 4비트 2진 데이타의 중간값 결정회로에 관한 것이다.
본 발명의 목적은 현재 데이타와 차기 데이타 사이의 중간값 결정시 실제값 접근에 적당하도록 한 데이타량 신장에 관한 것이다.
본 발명은 디지탈/아날로그 변환시 보다 많은 디지탈 정보를 제공하기 위해 현재값과 차기값을 각각 갖는 데이타 레지스터와 이것들의 각 비교를 비교하여 최초 차이가 있는 비트부터 찾아내어 하위비트로 순차적으로 비교값이 같을때까지 찾아내어 중간값을 최종값 데이타 레지스터에 현재값이 처리된 후 저장되는 4비트 2진수 데이타의 중간값을 결정하는 회로를 창안한 것으로 이하 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제1도는 본 발명 4비트 2진수 데이타의 중간값 결정회로도로서 디지탈/아날로그 변환시 보다 많은 디지탈 정보를 제공하기 위해 차기값과 현재값을 각각 갖는 차기값/현재값 데이타 레지스터(1), (2)와 , 이 차기값/현재값 데이타 레지스터(1), (2)의 비트를 각각 비교하는 비교부(3)와, 이 비교부(3) 비교출력과 현재 각 비트의 상태에 따라 처리하여 중간값을 만드는 처리논리 회로부(4)와, 이 처리 논리회로부(4)의 중간값을 입력받고 제어신호(CS)에 따라 상기 현재값 데이타 레지스터(2)의 데이타를 입력받아 저항하는 최종값 데이타 레지스터(5)로 구성한다.
여기서 비교부(3)는 제2도에 도시한 바와같이 차기값 데이타 레지스터(1)의 출력(B0~B3)은 현재값 데이타 레지스터(2)에 인가됨과 아울러 일측 입력단자로 인가되는 배타적 노아게이트(XOR1-XOR4)의 타측 입력단자로 각기 입력받아 배타적으로 노아링하도록 구성하였다.
이와같이 구성된 본 발명의 작용 및 효과를 상세히 설명하면 다음과 같다.
디지탈/아날로그(D/A) 변환을 하기 위해서는 시간축을 기준으로 변환하고자 하는 디지탈 신호가 순차적으로 입력되어야 하는데 제1도에서 입력제어신호(WE2)가 열리면 최초의 데이타를 차기값 데이타 레지스터(1)에 저장하고 입력제어신호(WE1)를 열어 그 데이타를 현재값 데이타 레지스터(2)에 보내고 다시 입력 제어신호(WE2)를 열어 차기값을 저장한다.
상기 차기값/현재값 데이타 레지스터(1), (2)의 각각의 비트(B3~B0), (A3~A0)를 비교부(3)의 배타적 노아게이트(XOR1-XOR4)를 비교하는데 그 배타적 노아게이트(XOR1-XOR4)의 출력(Y3~Y0)에서 비교값이 동일하면 각각 "1"이 되고 차이가 있는 비트는 각각 "0"이 되면 현재값 데이타(A3~A0)는 그대로 출력한다.
현재값 데이타 레지스터(2)의 현재값 데이타(A3~A0)는 비교부(3)에서 처리된 출력(Y3~Y0) 결과가 제3도에 도시한 구성을 갖는 처리 논리회로부(4)에서 처리되어 상위비트로 부터 순차적으로 I3, I2, I1, I0가 되는데 이것의 논리식은 다음과 같다.
이 되며 이때 X3, X2, X1은 각각 아래와 같다.
다시말하면, 4비트 2진수의 특성이 상위비트부터 차례로 23,22,21,20의 값을 가지며 최초 비교값이 틀린비트를 찾아내어 하위비트로 그 비교값이 같을때까지 찾아 그 중간값을 만들어 I3, I2, I1, I0로서 출력한다.
다시 제1도에서 현재값 데이타 레지스터(2)의 데이타를 최종값 데이타 레지스터(15)로 제어신호(CS)를 이용하여 전달하고 디지탈/아날로그(D/A) 변환을 하는 데이터로 사용한 후 현재값과 차기값을 비교 처리한 중간값을 최종값 데이타 레지스터(5)에 보낸다. 이때 차기값 데이타는 제어신호(WNE1)를 이용하여 번재값 데이타 레지스터(2)로 보내고 제어신호(WNE2)를 열어 데이타를 차기값 데이타 레지스터(1)에 저장한다.
이와같이 동작하는 회로에서 현재값이 AH이고, 차기값이 4H인 경우는 중간값 산출을 구하면 현재값 A3, A2, Z1, Z0가 (1010)이고, 차기값 B3, B2, B1, B0가 (0100) 이므로 비교부(3)의 배타적 노아게이트(XOR1-XOR4)를 통해 출력되는 값 Y3, Y2, Y1, Y0는 (0001)이 되고, 이 비교부(3)의 출력값(Y3-Y0)은 현재값(A3-A0)과 함께 처리 논리 회로부(4)에서 처리되어 그 출력 I3, I2, I1, I0은 (0111)을 얻으므로 그 값은 7(0×23+1×22+1×21+1×20=7) 이므로 최종적으로 중간 값은 7H가 산출된다.
이때 X1, X2, X3은 모두 0이다.
또한 현재값이 5H이고, 차기값이 3H인 경우 그 현재값 A3, A2, A1, A0은 (0101)이고, 차기값 B3, B2, B1, B0는 (0011) 이므로 비교부(3)의 배타적 노아게이트(XOR1-XOR4)를 통해 출력되는 값 Y3, Y2, Y1, Y0은 (1001)이 되고, 이 비교기(3)의 출력(Y3-Y0)은 현재값(A3-A0)과 함께 처리 논리회로부(4)에서 논리처리되어 그 논리출력 I3, I2, I1, I0은 (0100)이 되어 그 값이 4(=22)이므로 그 최종적으로 중간값은 4H가 산출된다.
이상에서 상세히 설명한 바와같이 아날로그 신호를 디지탈로 변환하여 신호처리를 하고 다시 아날로그 신호로 변환할때 양자화(Quantisation)와 표본화(Sampling)시 실제값과의 오차가 있는 것을 시간축으로 2배화 절대값으로 중간값을 제공하여 실제값과의 오차를 줄이도록 한 효과가 있다.

Claims (1)

  1. 디지탈/아날로그 변환시 보다 많은 디지탈 정보를 제공하기 위해 차기값과 현재값을 각각 갖는 차기값/현재값 데이타 레지스터(1), (2)와, 이 차기값/현재값 데이타 레지스터(1), (2)의 비트를 각각 비교하는 비교부(3)와, 이 비교부(3)의 비교출력과 현재 각 비트의 상태에 따라 처리하여 중간값을 만드는 처리 논리회로부(4)와, 이 논리회로부(4)의 중간값을 입력받고 제어신호(CS)에 따라 상기 현재값 데이타 레지스터(2)의 데이타를 입력받아 저장하는 최종값 데이타 레지스터(5)로 구성됨을 특징으로 하는 4비트 2진수 데이타의 중간값 결정회로.
KR1019910023025A 1991-12-14 1991-12-14 4비트 2진 데이타의 중간값 결정회로 KR940004431B1 (ko)

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