JPS62132427A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
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- JPS62132427A JPS62132427A JP27153985A JP27153985A JPS62132427A JP S62132427 A JPS62132427 A JP S62132427A JP 27153985 A JP27153985 A JP 27153985A JP 27153985 A JP27153985 A JP 27153985A JP S62132427 A JPS62132427 A JP S62132427A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、Ａ−Ｄ（アナログ−デジタル）変換技術さ
らには高速多ビツト型のＡ−Ｄ変換器に適用して特に有
効な技術に関するもので、例えば６ビツトの並列処理型
Ａ−Ｄ変換器を４つ用いて構成される８ビツトの高速Ａ
−Ｄ変換器に利用して有効な技術に関するものである。
らには高速多ビツト型のＡ−Ｄ変換器に適用して特に有
効な技術に関するもので、例えば６ビツトの並列処理型
Ａ−Ｄ変換器を４つ用いて構成される８ビツトの高速Ａ
−Ｄ変換器に利用して有効な技術に関するものである。
例えば、日経マグロウヒル社刊行［日経エレクトロニク
ス １９８４年３月１２日号ｎｏ、３３８ｊ１３７〜１
５５頁（解説：画像処理の普及をにらみ開発熱高まるビ
デオ信号用高速Ａ−Ｄ変換器）に記載のように、画像信
号をデジタルデータとして取り扱うような情報処理技術
の分野では、高速のＡ−Ｄ変換器が使用される。この画
像信号処理用に使用されるＡ−Ｄ変換器としては、少な
くとも８ビット程度の変換処理を行えるものが必要とさ
れている。
ス １９８４年３月１２日号ｎｏ、３３８ｊ１３７〜１
５５頁（解説：画像処理の普及をにらみ開発熱高まるビ
デオ信号用高速Ａ−Ｄ変換器）に記載のように、画像信
号をデジタルデータとして取り扱うような情報処理技術
の分野では、高速のＡ−Ｄ変換器が使用される。この画
像信号処理用に使用されるＡ−Ｄ変換器としては、少な
くとも８ビット程度の変換処理を行えるものが必要とさ
れている。
ところが、例えは並列処理型のＡ−Ｄ変換器のような高
速型のＡ−Ｄ変換器では、一般に、その変換処理ビット
数が増大するごとに、その製造が著しく困難にな９てコ
ストが級数的に増大する。
速型のＡ−Ｄ変換器では、一般に、その変換処理ビット
数が増大するごとに、その製造が著しく困難にな９てコ
ストが級数的に増大する。
例えば、６ビツトの並列処理型Ａ−Ｄ変換器は比較的低
コストに得られるが、それよりも２ビツトだけ多い８ビ
ツトのＡ−Ｄ変換器は、６ビツトのものよりも士数倍あ
るいはそれ以上に高コストになってしまう。
コストに得られるが、それよりも２ビツトだけ多い８ビ
ツトのＡ−Ｄ変換器は、６ビツトのものよりも士数倍あ
るいはそれ以上に高コストになってしまう。
そこで、本発明者らは、例えば、第６図に示すように、
比較的簡単かつ低コス）Ｋ構成できる６ビツ）Ａ−Ｄｉ
換器を４つ使って８ビットＡ−Ｄ変換益金構成する技術
を開発した。
比較的簡単かつ低コス）Ｋ構成できる６ビツ）Ａ−Ｄｉ
換器を４つ使って８ビットＡ−Ｄ変換益金構成する技術
を開発した。
第６図に示すＡ−Ｄ変換器は、４つのＡ−Ｄ変換部と１
つのエンコーダ２によって構成される。
つのエンコーダ２によって構成される。
４つのＡ−Ｄ変換部ＩＡ、ＩＢ、ＩＣ，ＩＤは、共通に
入力されるアナログ入力信号Ａｌｎｔ−複数のレベル範
囲に分割してそれぞれにＡ−Ｄ変換処理する。オーバ・
フロー（ＯＦ）ビットは、アナログ入力信号ＡｉｎがＡ
−Ｄ変換部ＩＡからＩＢ。
入力されるアナログ入力信号Ａｌｎｔ−複数のレベル範
囲に分割してそれぞれにＡ−Ｄ変換処理する。オーバ・
フロー（ＯＦ）ビットは、アナログ入力信号ＡｉｎがＡ
−Ｄ変換部ＩＡからＩＢ。
ＩＢからＩＣ，ＩＣからＩＤに切り換わったことを検出
する信号である。エンコーダ２は、その４つのＡ−Ｄ変
換部ＩＡ、ＩＢ、ＩＣ，ＩＤからそれぞれに出力される
６ビツト（ｄｏ−ｄ５）とＩＡ、ＩＢ、ＩＣのＯＦビッ
トの変換信号ＤＡ、ＤＢ、ＤＣ，ＤＤに基づいて、８ビ
ツト（ｄｏ−ｄ７）のデジタル変換出力信号Ｄｏｕｔを
組み立てて出力する。
する信号である。エンコーダ２は、その４つのＡ−Ｄ変
換部ＩＡ、ＩＢ、ＩＣ，ＩＤからそれぞれに出力される
６ビツト（ｄｏ−ｄ５）とＩＡ、ＩＢ、ＩＣのＯＦビッ
トの変換信号ＤＡ、ＤＢ、ＤＣ，ＤＤに基づいて、８ビ
ツト（ｄｏ−ｄ７）のデジタル変換出力信号Ｄｏｕｔを
組み立てて出力する。
第６図において、各Ａ−Ｄ変換部ＩＡ、ＩＢ。
ＩＣ，ＩＤはそれぞれ６ビツトの並列処理ｍＡ−Ｄ変換
器であって、それぞれに異なる入力レベル範囲のアナロ
グ傷号會分担してＡ−Ｄｆ換処理する。すなわち、第１
のＡ−Ｄ変換部ＩＡは０〜６３ｍＶまでのアナログ信号
音、第２のＡ−Ｄ変１１１１９１Ｂｔ−ｊ６４〜１２７
ｍＶまでのアナログ信号を、第３のＡ−Ｄ変換部ＩＣは
１２８〜１９１ｍＶまでのアナログ信号を、第４のＡ−
Ｄ変換部ＩＤは１９１〜２５５ｍＶＩてのアナログ信号
を、それぞれ“ｏｏｏｏｏｏ”〜“１１１１１１”（２
進値、以下同じ）までの６ビツトデジタル信号ＤＡ、
ＤＢ、ＤＣ，ＤＤＫＡ−Ｄ変換処理する。この４つの
Ａ−Ｄ変換出力信号ＤＡ、 ＤＢ、 ＤＣ，ＤＤｔｊ：
、エンコーダ２によりて論理加算などを含む符号化処理
を行うことにより、８ビツトのデジタル信号Ｄｏｕｔに
編成される。これにより、０〜２５５ｍＶまでのレベル
範囲ｔとるアナログ入力信号Ａｌｎがｏｏｏｏｏｏｏｏ
″〜”１１１１１１１１”までの量子値範囲全とる８ビ
ツトのデジタル出力信号ＤｏｕｔにＡ−Ｄ変換される。
器であって、それぞれに異なる入力レベル範囲のアナロ
グ傷号會分担してＡ−Ｄｆ換処理する。すなわち、第１
のＡ−Ｄ変換部ＩＡは０〜６３ｍＶまでのアナログ信号
音、第２のＡ−Ｄ変１１１１９１Ｂｔ−ｊ６４〜１２７
ｍＶまでのアナログ信号を、第３のＡ−Ｄ変換部ＩＣは
１２８〜１９１ｍＶまでのアナログ信号を、第４のＡ−
Ｄ変換部ＩＤは１９１〜２５５ｍＶＩてのアナログ信号
を、それぞれ“ｏｏｏｏｏｏ”〜“１１１１１１”（２
進値、以下同じ）までの６ビツトデジタル信号ＤＡ、
ＤＢ、ＤＣ，ＤＤＫＡ−Ｄ変換処理する。この４つの
Ａ−Ｄ変換出力信号ＤＡ、 ＤＢ、 ＤＣ，ＤＤｔｊ：
、エンコーダ２によりて論理加算などを含む符号化処理
を行うことにより、８ビツトのデジタル信号Ｄｏｕｔに
編成される。これにより、０〜２５５ｍＶまでのレベル
範囲ｔとるアナログ入力信号Ａｌｎがｏｏｏｏｏｏｏｏ
″〜”１１１１１１１１”までの量子値範囲全とる８ビ
ツトのデジタル出力信号ＤｏｕｔにＡ−Ｄ変換される。
以上のようにして、比較的ビット数の少ないＡ−り変換
器から比較的ビット数の多いＡ−Ｄ変換器金組み立てる
ことができる。
器から比較的ビット数の多いＡ−Ｄ変換器金組み立てる
ことができる。
しかしながら、上述したＡ−Ｄ変換器では、次のような
問題点のあることが本発明者らによって明らかとされた
。
問題点のあることが本発明者らによって明らかとされた
。
すなわち、第６図において、アナログ入力信号Ａｉｎの
変化が比較的遅い場合には、４つのＡ−Ｄ変換部ＩＡ、
ＩＢ、ＩＣ，ＩＤのいずれか一つのデジタル変換出力信
号だけが“０００００１”以上の量子値をとり、それ以
外のＡ−Ｄ＠：換部のデジタル変換出力信号の量子値は
いずれもｏｏｏｏｏｏ″に保たれる。つまり、“０００
００１”以上の量子値が同時に２つの以上のＡ−Ｄ変換
部から出力されることはない。
変化が比較的遅い場合には、４つのＡ−Ｄ変換部ＩＡ、
ＩＢ、ＩＣ，ＩＤのいずれか一つのデジタル変換出力信
号だけが“０００００１”以上の量子値をとり、それ以
外のＡ−Ｄ＠：換部のデジタル変換出力信号の量子値は
いずれもｏｏｏｏｏｏ″に保たれる。つまり、“０００
００１”以上の量子値が同時に２つの以上のＡ−Ｄ変換
部から出力されることはない。
ところが、そのアナログ入力信号Ａｉｎの変化が非常に
速くて、例えば、その入力信号Ａｌｎのレベルが１９１
ｍＶから１９２ｍＶに急激に変化すると、第３のＡ−Ｄ
変換部ＩＣのデジタル変換出力値（ＤＣ値）が′１１１
１１１”から“ｏｏｏｏｏｏ”に変わるのを待たすに第
４のＡ−Ｄ変換部ＩＤのデジタル変換出力値（ＤＤ値）
が“ｏｏｏｏｏｏ″から“０００００１”に立ち上げら
れてしまう。つまり、２つのＡ−Ｄ変換部ＩＣとＩＤか
ら同時に’０００００１”以上の量子値が出力される状
態が過渡的に生じてしまう。このような状態が生じると
、エンコーダ２からは、上記２つのＡ−Ｄ変換部ＩＣと
ＩＤから同時に出力される童子値″１１１１１１”と“
０００００１” の和に相当する量子値すなわち６３ｍ
Ｖと１ｍＶの和である６４ｍＶのアナログ値に相当する
量子値”１１１１１１１１”が瞬時的に誤りて出力され
てしまう。このように、上述したＡ−Ｄ変換器では、そ
の動作速度を速めたときに、そのデジタル出力信号Ｄｏ
ｕｔに開けつ的にエラーが生じることがある、という問
題点のあることが本発明者らによって明らかとされた。
速くて、例えば、その入力信号Ａｌｎのレベルが１９１
ｍＶから１９２ｍＶに急激に変化すると、第３のＡ−Ｄ
変換部ＩＣのデジタル変換出力値（ＤＣ値）が′１１１
１１１”から“ｏｏｏｏｏｏ”に変わるのを待たすに第
４のＡ−Ｄ変換部ＩＤのデジタル変換出力値（ＤＤ値）
が“ｏｏｏｏｏｏ″から“０００００１”に立ち上げら
れてしまう。つまり、２つのＡ−Ｄ変換部ＩＣとＩＤか
ら同時に’０００００１”以上の量子値が出力される状
態が過渡的に生じてしまう。このような状態が生じると
、エンコーダ２からは、上記２つのＡ−Ｄ変換部ＩＣと
ＩＤから同時に出力される童子値″１１１１１１”と“
０００００１” の和に相当する量子値すなわち６３ｍ
Ｖと１ｍＶの和である６４ｍＶのアナログ値に相当する
量子値”１１１１１１１１”が瞬時的に誤りて出力され
てしまう。このように、上述したＡ−Ｄ変換器では、そ
の動作速度を速めたときに、そのデジタル出力信号Ｄｏ
ｕｔに開けつ的にエラーが生じることがある、という問
題点のあることが本発明者らによって明らかとされた。
この発明の目的は、複数のＡ−Ｄ変換器によって構成さ
れた多ピッ）Ａ−Ｄ変換器が高速で動作させられるとき
に生じる前記エラーを確実に防止できるようにし、これ
によってその動作速度を高速化させられるようにしたＡ
−Ｄ変換技術を提供することにある。
れた多ピッ）Ａ−Ｄ変換器が高速で動作させられるとき
に生じる前記エラーを確実に防止できるようにし、これ
によってその動作速度を高速化させられるようにしたＡ
−Ｄ変換技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりでめる。
に説明すれば、下記のとおりでめる。
すなわち、アナログ信号を複数のレベル範囲に分割して
被数のＡ−Ｄ変換部に分担処理させる多ピットＡ−Ｄ変
換器にあって、隣合うレベル範囲ＩＡ−Ｄ変換処理する
２つのＡ−Ｄ変換部の間にて、一方のＡ−Ｄ変換部から
変換出力が発せられているときに他方のＡ−Ｄ変換部の
出力全強制的に禁止あるいは無効にする制御回路を設け
、これにより、Ａ−Ｄ変換器が高速で動作させられると
きに生じるエラーを確実に防止できるようにして、その
動作速度全高速化させられるようにする、という目的會
逓成するものである。
被数のＡ−Ｄ変換部に分担処理させる多ピットＡ−Ｄ変
換器にあって、隣合うレベル範囲ＩＡ−Ｄ変換処理する
２つのＡ−Ｄ変換部の間にて、一方のＡ−Ｄ変換部から
変換出力が発せられているときに他方のＡ−Ｄ変換部の
出力全強制的に禁止あるいは無効にする制御回路を設け
、これにより、Ａ−Ｄ変換器が高速で動作させられると
きに生じるエラーを確実に防止できるようにして、その
動作速度全高速化させられるようにする、という目的會
逓成するものである。
以下、この発明の代表的な実施例全図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分金
示す。
示す。
第１図はこの発明によるＡ−Ｄ変換器の一実施例を示す
。
。
同図に示すＡ−Ｄｉ換器は、先ず、前述したものと同様
に、４つのＡ−Ｄ変換部と１つのエンコーダ２によって
構成される。４つのＡ−Ｄ変換部ＩＡ、ＩＢ、ＩＣ，Ｉ
Ｄは、共通に入力されるアナログ入力信号Ａｉｎ’Ｔｈ
複数のレベル範囲に分割してそれぞれにＡ−Ｄ変換処理
する。エンコーダ２は、その４つのＡ−Ｄ変換部ＩＡ、
１Ｂ、 ＩＣ。
に、４つのＡ−Ｄ変換部と１つのエンコーダ２によって
構成される。４つのＡ−Ｄ変換部ＩＡ、ＩＢ、ＩＣ，Ｉ
Ｄは、共通に入力されるアナログ入力信号Ａｉｎ’Ｔｈ
複数のレベル範囲に分割してそれぞれにＡ−Ｄ変換処理
する。エンコーダ２は、その４つのＡ−Ｄ変換部ＩＡ、
１Ｂ、 ＩＣ。
１Ｄからそれぞれに出力される６ビツ）（ｄｏ〜ｄ５）
とＯＦビットの変換信号ＤＡ、 ＤＢ、 ＤＣ。
とＯＦビットの変換信号ＤＡ、 ＤＢ、 ＤＣ。
ＤＤに基づいて、８ピツト（ｄｏ−ｄ７）のデジタル変
換出力信号Ｄｏｕｔ’ｉ編成して出力する。
換出力信号Ｄｏｕｔ’ｉ編成して出力する。
さらに、第１図において、各Ａ−Ｄ変換部ＩＡ。
ＩＢ、ＩＣ，ＩＤＵそれぞれ６ビツトの並列処理型Ａ−
Ｄ変換器でありて、それぞれに異なる入力レベル範囲の
アナログ信号を分担してＡ−Ｄ変換処理する。すなわち
、第１のＡ−Ｄ変換部ＩＡは０〜６３ｍＶまでのアナロ
グ信号を、第２のＡ−Ｄ変換部ＩＢは６４〜２５ｍＶま
でのアナログ信号を、第３のＡ−Ｄ変換部ＩＣ性１２８
〜１９１ｍＶまでのアナログ信号を、第４のＡ−Ｄ変換
部ＩＢは１９１〜２５５ｍＶまでのアナログ信号を。
Ｄ変換器でありて、それぞれに異なる入力レベル範囲の
アナログ信号を分担してＡ−Ｄ変換処理する。すなわち
、第１のＡ−Ｄ変換部ＩＡは０〜６３ｍＶまでのアナロ
グ信号を、第２のＡ−Ｄ変換部ＩＢは６４〜２５ｍＶま
でのアナログ信号を、第３のＡ−Ｄ変換部ＩＣ性１２８
〜１９１ｍＶまでのアナログ信号を、第４のＡ−Ｄ変換
部ＩＢは１９１〜２５５ｍＶまでのアナログ信号を。
それぞれ“ｏｏｏｏｏｏ”〜″１１１１１１”までの６
ビツトデジタル信号ＤＡ、ＤＢ、ＤＣ，ＤＤにＡ−Ｄ変
換処理する。この４つのＡ−Ｄ変換出力信号ＤＡ、ＤＢ
、ＤＣ，ＤＤは、エンコーダ２によって論理加算などを
含む符号化処理を行うことによシ、８ピツトのデジタル
信号Ｄｏｕｔに編成される。これにより、０〜２５５ｍ
Ｖｔでのレベル範囲をとるアナログ入力信号Ａｉｎが’
ｏｏｏｏｏｏｏｏ”〜”１１１１１１１１’までの量子
値範囲をとる８ピツトのデジタル出力信号ＤｏｕｔにＡ
−Ｄ変換される。
ビツトデジタル信号ＤＡ、ＤＢ、ＤＣ，ＤＤにＡ−Ｄ変
換処理する。この４つのＡ−Ｄ変換出力信号ＤＡ、ＤＢ
、ＤＣ，ＤＤは、エンコーダ２によって論理加算などを
含む符号化処理を行うことによシ、８ピツトのデジタル
信号Ｄｏｕｔに編成される。これにより、０〜２５５ｍ
Ｖｔでのレベル範囲をとるアナログ入力信号Ａｉｎが’
ｏｏｏｏｏｏｏｏ”〜”１１１１１１１１’までの量子
値範囲をとる８ピツトのデジタル出力信号ＤｏｕｔにＡ
−Ｄ変換される。
ここで、実施例のＡ−Ｄ変換器では、上述した構成に加
えて、隣合うレベル範囲’ｋＡ−Ｄ変換処理する２つの
Ａ−Ｄ変換部ＩＡとＩＢ、ＩＢとＩＣ，ＩＣとＩＤの各
間にて、一方のＡ−Ｄ変換部から変換出力が発せられて
いるときに他方のＡ−Ｄ変換部の出力を強制的に禁止あ
るいは無効にしてｏｏｏｏｏｏ”にする制御回路が設け
られている。この制御回路として、実施例では、６ビツ
トとＯＦビットゲート回路３Ａ、３Ｂ、３Ｃと７人力論
理和回路Ｇ７．Ｇ８．Ｇ９が設けられている。
えて、隣合うレベル範囲’ｋＡ−Ｄ変換処理する２つの
Ａ−Ｄ変換部ＩＡとＩＢ、ＩＢとＩＣ，ＩＣとＩＤの各
間にて、一方のＡ−Ｄ変換部から変換出力が発せられて
いるときに他方のＡ−Ｄ変換部の出力を強制的に禁止あ
るいは無効にしてｏｏｏｏｏｏ”にする制御回路が設け
られている。この制御回路として、実施例では、６ビツ
トとＯＦビットゲート回路３Ａ、３Ｂ、３Ｃと７人力論
理和回路Ｇ７．Ｇ８．Ｇ９が設けられている。
第２図は、上記６ビツトとＯＦピットゲート回路３Ａ、
３Ｉ３，３Ｃの一つ（３Ａ）を示す。同図に示すように
、６ビツトとＯＦビットゲート回路３Ａ（３Ｂ、３Ｃ）
は、Ａ−Ｄ変換部ＩＡ（ＩＢ。
３Ｉ３，３Ｃの一つ（３Ａ）を示す。同図に示すように
、６ビツトとＯＦビットゲート回路３Ａ（３Ｂ、３Ｃ）
は、Ａ−Ｄ変換部ＩＡ（ＩＢ。
ＩＣ）のビット出力ｄｏ、ｄｉ、ｄ２．ｄ３．ｄ４、ｄ
５．ＯＦごとに設けられた６つの２人力論理積ゲートＧ
ｏ、Ｇｌ、Ｇ２．Ｇ３．Ｇ４．Ｇ５゜Ｇ６よって構成さ
れている。この６つの論理積論理回路Ｇｏ、Ｇｌ、Ｇｌ
、Ｇ２．Ｇ３．Ｇ４．Ｇ５、Ｇ６は、上記７人力論理和
回路Ｇ７． Ｇ８゜Ｇ９の論理和出力により、上位桁側
に隣接するＡ−Ｄ変換部のいずれかのビット出力ｄｏ−
ｄ５０Ｆが１″になったときに一斉に禁止状態に閉じる
ように接続されている。
５．ＯＦごとに設けられた６つの２人力論理積ゲートＧ
ｏ、Ｇｌ、Ｇ２．Ｇ３．Ｇ４．Ｇ５゜Ｇ６よって構成さ
れている。この６つの論理積論理回路Ｇｏ、Ｇｌ、Ｇｌ
、Ｇ２．Ｇ３．Ｇ４．Ｇ５、Ｇ６は、上記７人力論理和
回路Ｇ７． Ｇ８゜Ｇ９の論理和出力により、上位桁側
に隣接するＡ−Ｄ変換部のいずれかのビット出力ｄｏ−
ｄ５０Ｆが１″になったときに一斉に禁止状態に閉じる
ように接続されている。
これによシ、第４のＡ−Ｄ変換部ＩＤのデジタル出力信
号ＤＤが“０００００１”以上の量子値をとったときに
第３のＡ−ＤＫ換部ＩＣからエンコーダ２に入力される
デジタル入力信号ＤＣが、第３のＡ−Ｄ変換部ＩＣのデ
ジタル出力信号ＤＣが’０００００１”以上の量子値を
とったときに第２のＡ−Ｄ変換部ＩＤからエンコーダ２
に入力されるデジタル入力信号ＤＢが、第２のＡ−Ｄ変
換部ＩＤのデジタル出力信号ＤＢが”０００００１″以
上の量子値をとったときに第１のＡ−Ｄ変換部ＩＡから
エンコーダ２に入力されるデジタル入力信号ＤＡが、そ
れぞれ強制的に禁止あるいは無効にされて“ｏｏｏｏｏ
ｏ”″に固定されるようになっている。
号ＤＤが“０００００１”以上の量子値をとったときに
第３のＡ−ＤＫ換部ＩＣからエンコーダ２に入力される
デジタル入力信号ＤＣが、第３のＡ−Ｄ変換部ＩＣのデ
ジタル出力信号ＤＣが’０００００１”以上の量子値を
とったときに第２のＡ−Ｄ変換部ＩＤからエンコーダ２
に入力されるデジタル入力信号ＤＢが、第２のＡ−Ｄ変
換部ＩＤのデジタル出力信号ＤＢが”０００００１″以
上の量子値をとったときに第１のＡ−Ｄ変換部ＩＡから
エンコーダ２に入力されるデジタル入力信号ＤＡが、そ
れぞれ強制的に禁止あるいは無効にされて“ｏｏｏｏｏ
ｏ”″に固定されるようになっている。
次に、動作について説明する。
以上のように構成したことにより、例えば、上記アナロ
グ入力信号Ａｉｎの変化が非常に速くて、例えば、その
入力信号Ａｉｎのレベルが１９１ｍＶから１９２ｍＶに
急激に変化しても、第３のＡ−り変換部ＩＣからエンコ
ーダ２に入力されるデジタル変換出力値（ＤＣ値）Ｆｉ
、第４のＡ−Ｄ変換部ＩＤのデジタル変換出力値（ＤＤ
値）が“００００００”から“０００００１”に変わる
と同時に、強制的Ｋ“１１１１１１”から“ｏｏｏｏｏ
ｏ″にリセットされてしまう。これにより、２つのＡ−
Ｄ変換部ＩＣとＩＤから同時に″０００００１″以上の
量子値がエンコーダ２に入力されてしまうことが確実に
阻止される。この結果、Ａ−Ｄｉ換器が高速で動作させ
られるときに生じるエラーが確実に防止されて、その動
作速度の高速化が可能になる。
グ入力信号Ａｉｎの変化が非常に速くて、例えば、その
入力信号Ａｉｎのレベルが１９１ｍＶから１９２ｍＶに
急激に変化しても、第３のＡ−り変換部ＩＣからエンコ
ーダ２に入力されるデジタル変換出力値（ＤＣ値）Ｆｉ
、第４のＡ−Ｄ変換部ＩＤのデジタル変換出力値（ＤＤ
値）が“００００００”から“０００００１”に変わる
と同時に、強制的Ｋ“１１１１１１”から“ｏｏｏｏｏ
ｏ″にリセットされてしまう。これにより、２つのＡ−
Ｄ変換部ＩＣとＩＤから同時に″０００００１″以上の
量子値がエンコーダ２に入力されてしまうことが確実に
阻止される。この結果、Ａ−Ｄｉ換器が高速で動作させ
られるときに生じるエラーが確実に防止されて、その動
作速度の高速化が可能になる。
第３図はこの発明の第２実施例を示す。
上述した実施例との相違点について説明すると、同図に
示す実施例では、隣合うＡ−Ｄ変換部ＩＤとＩＣ，ＩＣ
とＩＦ５．ＩＦ５とＩＡの各間にて、上位桁側のＡ−Ｄ
変換出力信号ＤＣ，ＤＢ、ＤＡのＯＦビットだけでもっ
て、下位桁側のＡ−Ｄ変換部ＩＣ，ＩＦ５．ＩＡからエ
ンコーダ２に入力される変換出力ＤＣ，ＤＩ３．ＤＡ金
それぞれｏｏｏｏ。
示す実施例では、隣合うＡ−Ｄ変換部ＩＤとＩＣ，ＩＣ
とＩＦ５．ＩＦ５とＩＡの各間にて、上位桁側のＡ−Ｄ
変換出力信号ＤＣ，ＤＢ、ＤＡのＯＦビットだけでもっ
て、下位桁側のＡ−Ｄ変換部ＩＣ，ＩＦ５．ＩＡからエ
ンコーダ２に入力される変換出力ＤＣ，ＤＩ３．ＤＡ金
それぞれｏｏｏｏ。
Ｏ″に強制リセットするように構成されている。
このように、ＯＦビットの値だけで制御を行りても、ア
ナログ入力信号Ａｉｎが例えば６３ｍＶから６４ｍＶＪ
３るいは１２７ｍＶから１２８ｍＶｉＣ急激に変化する
ときに生じる上記エラーを防止することができる。
ナログ入力信号Ａｉｎが例えば６３ｍＶから６４ｍＶＪ
３るいは１２７ｍＶから１２８ｍＶｉＣ急激に変化する
ときに生じる上記エラーを防止することができる。
第４図はこの発明の第３実施例を示す。
同図に示す実施例では、上位桁側のＡ−Ｄ変換部ＩＤ、
ＩＣ，ＩＢにそれぞれ上記６ビツトゲート回路３Ｄ、３
Ｃ，３Ｂを設け、下位桁側のＡ−り変換出力ＤＣ，ＤＢ
、ＤＡの最上位ピットｄ５でもって上位桁側のＡ−Ｄ変
換出力ＤＤ、ＤＣ。
ＩＣ，ＩＢにそれぞれ上記６ビツトゲート回路３Ｄ、３
Ｃ，３Ｂを設け、下位桁側のＡ−り変換出力ＤＣ，ＤＢ
、ＤＡの最上位ピットｄ５でもって上位桁側のＡ−Ｄ変
換出力ＤＤ、ＤＣ。
ＤＢｔ“ｏｏｏｏｏｏ”に強制リセットするように構成
されている。これによっても、第３図に示したものとほ
ぼ同様の効果を得ることができる。
されている。これによっても、第３図に示したものとほ
ぼ同様の効果を得ることができる。
第５図はこの発明の第４実施例金示すつ同図に示す実施
例では、アナログ入力信号Ａｉｎのレベル範囲が負（−
１２８ｍＶ）から正（＋１２７ｍＶ）の範囲に跨がって
設定された場合に適用されるものであって、４つのＡ−
Ｄ変換部ＩＡ、ＩＢ、ＩＣ，ＩＤｔ−２つずつに分け、
一方（ＩＡ。
例では、アナログ入力信号Ａｉｎのレベル範囲が負（−
１２８ｍＶ）から正（＋１２７ｍＶ）の範囲に跨がって
設定された場合に適用されるものであって、４つのＡ−
Ｄ変換部ＩＡ、ＩＢ、ＩＣ，ＩＤｔ−２つずつに分け、
一方（ＩＡ。
ＩＢ）を負側（−１２８〜−１ｍＶ）に対応させ、他方
（ｔｃ、ｔＤ）？正側（０〜＋１２７ｍＶ）に対応させ
である。そして、負側および正側にてそれぞれに、一方
のＡ−Ｄ変換器変換出力（ＤＡ。
（ｔｃ、ｔＤ）？正側（０〜＋１２７ｍＶ）に対応させ
である。そして、負側および正側にてそれぞれに、一方
のＡ−Ｄ変換器変換出力（ＤＡ。
ＤＤ）が他方のＡ−Ｄ変換出力（ＤＢ、ＤＣ）をそれぞ
れ”ｏｏｏｏｏｏ”に強制リセットするように構成され
ている。
れ”ｏｏｏｏｏｏ”に強制リセットするように構成され
ている。
（１） アナログ信号を複数のレベル範囲に分割して
複数のＡ−Ｄ変換部に分担処理させる多ピッ）Ａ−ＤＫ
換器にあって、隣合うレベル範囲をＡ−Ｄ変換処理する
２つのＡ−Ｄ変換部の間にて、一方のＡ−Ｄ変換部から
変換出力が発せられているときに他方のＡ−Ｄ変換部の
出力全強制的に禁止あるいは無効にする制御回路を設け
たことにより、Ａ−Ｄｉ換器が高速で動作させられると
きに生じるエラーが確実に防止できるようになって、そ
の動作速度全高速化させることができるようになる、と
いう効果が得られる。
複数のＡ−Ｄ変換部に分担処理させる多ピッ）Ａ−ＤＫ
換器にあって、隣合うレベル範囲をＡ−Ｄ変換処理する
２つのＡ−Ｄ変換部の間にて、一方のＡ−Ｄ変換部から
変換出力が発せられているときに他方のＡ−Ｄ変換部の
出力全強制的に禁止あるいは無効にする制御回路を設け
たことにより、Ａ−Ｄｉ換器が高速で動作させられると
きに生じるエラーが確実に防止できるようになって、そ
の動作速度全高速化させることができるようになる、と
いう効果が得られる。
以上本発明者によってなされた発明全実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記アナログ
入力信号Ａｉｎのレベル範囲は任意に設定することがで
きる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記アナログ
入力信号Ａｉｎのレベル範囲は任意に設定することがで
きる。
以上、本発明者によってなされた発明をその背景となっ
た利用分野である並列処理型の多ビットＡ−Ｄｉ換器の
技術に適用した場合について説明したが、それに限定さ
れるものではなく、例えは逐次処理型のＡ−Ｄ変換器の
技術などにも適用できる。
た利用分野である並列処理型の多ビットＡ−Ｄｉ換器の
技術に適用した場合について説明したが、それに限定さ
れるものではなく、例えは逐次処理型のＡ−Ｄ変換器の
技術などにも適用できる。
第１図はこの発明によるＡ−Ｄ変換器の一実施例を示す
回路図、 第２図は制御回路の一部をなすゲート回路の構成例を示
す回路図、 第３図はこの発明によるＡ−Ｄ変換器の第２実施例を示
す回路図、 第４図はこの発明によるＡ−Ｄ変換器の第３実施例？示
す回路図、 第５図はこの発明によるＡ−Ｄｉ換器の第４実施例を示
す回路図、 第６図はこの発明に先立って検討されたＡ−Ｄ変換器の
構成例を示す回路図である。 ＩＡ、ＩＢ、ＩＣ，ＩＤ・・・並列処理型のＡ−Ｄ変換
部、２・・・６ビツトー８ビツト変換エンコーダ、３Ａ
、 ３Ｉ３． ３Ｃ，３Ｄ・・・制御回路を構成する
６ビツトゲート回路、Ｇ６．Ｇ７．Ｇ８・・・制御回路
の一部をなす６人力論理和回路、Ａｌｎ・・・アナログ
入力信号、Ｄｏｕｔ ・・・８ビツトのデジタル変換出
力信号。 第 ２ 図
回路図、 第２図は制御回路の一部をなすゲート回路の構成例を示
す回路図、 第３図はこの発明によるＡ−Ｄ変換器の第２実施例を示
す回路図、 第４図はこの発明によるＡ−Ｄ変換器の第３実施例？示
す回路図、 第５図はこの発明によるＡ−Ｄｉ換器の第４実施例を示
す回路図、 第６図はこの発明に先立って検討されたＡ−Ｄ変換器の
構成例を示す回路図である。 ＩＡ、ＩＢ、ＩＣ，ＩＤ・・・並列処理型のＡ−Ｄ変換
部、２・・・６ビツトー８ビツト変換エンコーダ、３Ａ
、 ３Ｉ３． ３Ｃ，３Ｄ・・・制御回路を構成する
６ビツトゲート回路、Ｇ６．Ｇ７．Ｇ８・・・制御回路
の一部をなす６人力論理和回路、Ａｌｎ・・・アナログ
入力信号、Ｄｏｕｔ ・・・８ビツトのデジタル変換出
力信号。 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、アナログ入力信号を複数のレベル範囲に分割してそ
れぞれにＡ−Ｄ変換処理する複数のＡ−Ｄ変換部と、こ
の複数のＡ−Ｄ変換部からの変換出力に基づいて個々の
Ａ−Ｄ変換部における変換処理ビット数よりも多いビッ
ト数のデジタル変換出力信号を組み立てるエンコーダと
を備えたＡ−Ｄ変換器であって、隣接し合うレベル範囲
をＡ−Ｄ変換処理する２つのＡ−Ｄ変換部の間にて、一
方のＡ−Ｄ変換部から変換出力が発せられているときに
他方のＡ−Ｄ変換部の出力を強制的に禁止あるいは無効
にする制御回路が設けられていることを特徴とするＡ−
Ｄ変換器。 ２、上記複数のＡ−Ｄ変換部がそれぞれ並列処理型のＡ
−Ｄ変換器であることを特徴とする特許請求の範囲第１
項記載のＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27153985A JPS62132427A (ja) | 1985-12-04 | 1985-12-04 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27153985A JPS62132427A (ja) | 1985-12-04 | 1985-12-04 | Ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132427A true JPS62132427A (ja) | 1987-06-15 |
Family
ID=17501471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27153985A Pending JPS62132427A (ja) | 1985-12-04 | 1985-12-04 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132427A (ja) |
-
1985
- 1985-12-04 JP JP27153985A patent/JPS62132427A/ja active Pending
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