JPH04298900A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH04298900A JPH04298900A JP3064241A JP6424191A JPH04298900A JP H04298900 A JPH04298900 A JP H04298900A JP 3064241 A JP3064241 A JP 3064241A JP 6424191 A JP6424191 A JP 6424191A JP H04298900 A JPH04298900 A JP H04298900A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000012360 testing method Methods 0.000 claims abstract description 63
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 8
- 230000001133 acceleration Effects 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007689 inspection Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に製造過程の製品検査において動作ストレス試験を
必要とする半導体メモリ装置に関する。
、特に製造過程の製品検査において動作ストレス試験を
必要とする半導体メモリ装置に関する。
【０００２】
【従来の技術】一般的に半導体メモリ装置は、製造過程
中に、電気的特性が規格を満足することを確認する検査
工程が必要であり、この検査工程において、実使用時の
初期不良品を除くために温度，電圧を加速条件として動
作させる動作ストレス加速試験（以下ＢＴ試験という）
を実施している。
中に、電気的特性が規格を満足することを確認する検査
工程が必要であり、この検査工程において、実使用時の
初期不良品を除くために温度，電圧を加速条件として動
作させる動作ストレス加速試験（以下ＢＴ試験という）
を実施している。
【０００３】この従来の半導体メモリ装置のＢＴ試験は
図４に示すように、半導体メモリ装置１０ａをＢＴ試験
装置２０ａの恒温槽２３内に入れ、ＢＴ試験装置２０ａ
の電源電圧発生部２１からこの半導体メモリ装置１０ａ
にテスト用の電源を供給し、ＢＴ試験装置２０ａのテス
ト信号発生部２４からこの半導体メモリ装置１０ａの対
応する各端子にテスト用の制御信号ＣＳ，アドレス信号
（Ａ０，Ａ１，…，Ａｎ），及びデータＤｉｎを供給し
て行っていた。
図４に示すように、半導体メモリ装置１０ａをＢＴ試験
装置２０ａの恒温槽２３内に入れ、ＢＴ試験装置２０ａ
の電源電圧発生部２１からこの半導体メモリ装置１０ａ
にテスト用の電源を供給し、ＢＴ試験装置２０ａのテス
ト信号発生部２４からこの半導体メモリ装置１０ａの対
応する各端子にテスト用の制御信号ＣＳ，アドレス信号
（Ａ０，Ａ１，…，Ａｎ），及びデータＤｉｎを供給し
て行っていた。
【０００４】このＢＴ試験は、ＢＴ試験装置２０ａによ
り、所定の規定時間内に半導体メモリ装置１０ａに対し
て高温の温度ストレスを加え、高い電源電圧を印加する
ことによる電圧ストレスを加えながら、制御信号ＣＳ，
アドレス信号（Ａ０，Ａ１，…，Ａｎ），及びデータＤ
ｉｎを入力して全アドレスのビットにデータ“０”の書
込み，データ“１”の書込み等を行なって内部回路１内
のメモリセルへ電圧ストレスを与えることによって行な
われる。また、このＢＴ試験は、複数個の半導体メモリ
装置１０ａに対して同時に行なわれる。
り、所定の規定時間内に半導体メモリ装置１０ａに対し
て高温の温度ストレスを加え、高い電源電圧を印加する
ことによる電圧ストレスを加えながら、制御信号ＣＳ，
アドレス信号（Ａ０，Ａ１，…，Ａｎ），及びデータＤ
ｉｎを入力して全アドレスのビットにデータ“０”の書
込み，データ“１”の書込み等を行なって内部回路１内
のメモリセルへ電圧ストレスを与えることによって行な
われる。また、このＢＴ試験は、複数個の半導体メモリ
装置１０ａに対して同時に行なわれる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、対応する各端子にＢＴ試験装置２０ａか
らの電源、テスト用の制御信号ＣＳ，アドレス信号（Ａ
０，Ａ１，…，Ａｎ），及びデータＤｉｎを受け、かつ
複数個同時にＢＴ試験を行う構成となっているので、Ｂ
Ｔ試験装置２０ａにより制御信号ＣＳ，アドレス信号（
Ａ０，Ａ１，…，Ａｎ），及びデータＤｉｎ等の多数の
信号を発生する必要があるためＢＴ試験装置２０ａの回
路構成が複雑になる上、複数個同時にＢＴ試験を行うた
めに配線面積が増大し、同時にＢＴ試験を行う半導体メ
モリ装置１０ａの数が減少するという問題点があった。 また、ＢＴ試験装置の回路構成及び配線が複雑になるた
め、ＢＴ試験装置が高価格でしかも信頼性及び汎用性が
低いという問題点があった。
メモリ装置は、対応する各端子にＢＴ試験装置２０ａか
らの電源、テスト用の制御信号ＣＳ，アドレス信号（Ａ
０，Ａ１，…，Ａｎ），及びデータＤｉｎを受け、かつ
複数個同時にＢＴ試験を行う構成となっているので、Ｂ
Ｔ試験装置２０ａにより制御信号ＣＳ，アドレス信号（
Ａ０，Ａ１，…，Ａｎ），及びデータＤｉｎ等の多数の
信号を発生する必要があるためＢＴ試験装置２０ａの回
路構成が複雑になる上、複数個同時にＢＴ試験を行うた
めに配線面積が増大し、同時にＢＴ試験を行う半導体メ
モリ装置１０ａの数が減少するという問題点があった。 また、ＢＴ試験装置の回路構成及び配線が複雑になるた
め、ＢＴ試験装置が高価格でしかも信頼性及び汎用性が
低いという問題点があった。
【０００６】本発明の目的は、ＢＴ試験装置の回路構成
を簡単にし、同時にＢＴ試験が実施できる数を増加させ
ることができ、ＢＴ試験装置の価格を低減すると共に信
頼性及び汎用性を向上させることができる半導体メモリ
装置を提供することにある。
を簡単にし、同時にＢＴ試験が実施できる数を増加させ
ることができ、ＢＴ試験装置の価格を低減すると共に信
頼性及び汎用性を向上させることができる半導体メモリ
装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、特定の端子に供給される電圧が予め設定された基
準電圧より高いとき能動レベルの電圧検知信号を出力す
る電圧検知回路と、前記電圧検知信号が能動レベルのと
き所定の周波数のクロック信号を発生するクロック発生
回路と、前記クロック信号に従ってテスト用の制御信号
，アドレス信号，及びデータを発生するテスト信号発生
回路と、外部からの制御信号，アドレス信号，及びデー
タをそれぞれ対応して入力する複数の端子と、前記電圧
検知信号が能動レベルのときは前記テスト用の制御信号
，アドレス信号，及びデータを選択して出力し、非能動
レベルのときは前記外部からの制御信号，アドレス信号
，及びデータを選択して出力する切換回路部と、この切
換回路部からの制御信号，アドレス信号，及びデータに
従って所定の処理を行う内部回路とを有している。
置は、特定の端子に供給される電圧が予め設定された基
準電圧より高いとき能動レベルの電圧検知信号を出力す
る電圧検知回路と、前記電圧検知信号が能動レベルのと
き所定の周波数のクロック信号を発生するクロック発生
回路と、前記クロック信号に従ってテスト用の制御信号
，アドレス信号，及びデータを発生するテスト信号発生
回路と、外部からの制御信号，アドレス信号，及びデー
タをそれぞれ対応して入力する複数の端子と、前記電圧
検知信号が能動レベルのときは前記テスト用の制御信号
，アドレス信号，及びデータを選択して出力し、非能動
レベルのときは前記外部からの制御信号，アドレス信号
，及びデータを選択して出力する切換回路部と、この切
換回路部からの制御信号，アドレス信号，及びデータに
従って所定の処理を行う内部回路とを有している。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示すブロック図
である。
である。
【００１０】この実施例は、ダイオード接続されたトラ
ンジスタＴ１〜Ｔｎ及び抵抗Ｒ１を備え、特定の端子に
供給される電圧ＳＶが予め設定された基準電圧より高い
とき能動レベルの電圧検知信号ＶＤを出力する電圧検知
回路２と、電圧検知信号ＶＤが能動レベルのとき所定の
周波数のクロック信号ＣＫを発生するクロック発生回路
３と、クロック信号ＣＫに従ってテスト用の制御信号Ｃ
Ｓｔ，アドレス信号（Ａ０ｔ，Ａ１ｔ，…，Ａｎｔ），
及びデータＤｉｎｔを発生するテスト信号発生回路４と
、外部からの制御信号ＣＳ，アドレス信号（Ａ０，Ａ１
，…，Ａｎ）及びデータＤｉｎをそれぞれ対応して入力
する複数の端子と、複数の切換回路５１を備え、電圧検
知信号ＶＤが能動レベルのときはテスト用の制御信号Ｃ
Ｓｔ，アドレス信号（Ａ０ｔ，Ａ１ｔ…，Ａｎｔ），及
びデータＤｉｎｔを選択して出力し、非能動レベルのと
きは外部からの制御信号ＣＳ，アドレス信号（Ａ０，Ａ
１，…，Ａｎ），及びデータＤｉｎを選択して出力する
切換回路部５と、この切換回路部５からの制御信号，ア
ドレス信号，及びデータに従って所定の処理を行う内部
回路１とを有する構成となっている。なお、電圧ＳＶが
印加される特定の端子は、内部回路１で使用していない
空き端子か、内部回路１の動作に直接関与そしない端子
を使用する。
ンジスタＴ１〜Ｔｎ及び抵抗Ｒ１を備え、特定の端子に
供給される電圧ＳＶが予め設定された基準電圧より高い
とき能動レベルの電圧検知信号ＶＤを出力する電圧検知
回路２と、電圧検知信号ＶＤが能動レベルのとき所定の
周波数のクロック信号ＣＫを発生するクロック発生回路
３と、クロック信号ＣＫに従ってテスト用の制御信号Ｃ
Ｓｔ，アドレス信号（Ａ０ｔ，Ａ１ｔ，…，Ａｎｔ），
及びデータＤｉｎｔを発生するテスト信号発生回路４と
、外部からの制御信号ＣＳ，アドレス信号（Ａ０，Ａ１
，…，Ａｎ）及びデータＤｉｎをそれぞれ対応して入力
する複数の端子と、複数の切換回路５１を備え、電圧検
知信号ＶＤが能動レベルのときはテスト用の制御信号Ｃ
Ｓｔ，アドレス信号（Ａ０ｔ，Ａ１ｔ…，Ａｎｔ），及
びデータＤｉｎｔを選択して出力し、非能動レベルのと
きは外部からの制御信号ＣＳ，アドレス信号（Ａ０，Ａ
１，…，Ａｎ），及びデータＤｉｎを選択して出力する
切換回路部５と、この切換回路部５からの制御信号，ア
ドレス信号，及びデータに従って所定の処理を行う内部
回路１とを有する構成となっている。なお、電圧ＳＶが
印加される特定の端子は、内部回路１で使用していない
空き端子か、内部回路１の動作に直接関与そしない端子
を使用する。
【００１１】次に、この実施例の動作について説明する
。
。
【００１２】電圧検知回路２は、ダイオード接続のトラ
ンジスタＴ１〜Ｔｎと抵抗Ｒ１とが直列接続され、これ
らトランジスタＴ１〜Ｔｎのしきい値電圧及びその数と
抵抗Ｒ１の値とにより、電圧検知信号ＶＤが能動レベル
となる電圧ＳＶに対する基準電圧が設定される。電圧Ｓ
ＶはＢＴ試験装置から供給される。
ンジスタＴ１〜Ｔｎと抵抗Ｒ１とが直列接続され、これ
らトランジスタＴ１〜Ｔｎのしきい値電圧及びその数と
抵抗Ｒ１の値とにより、電圧検知信号ＶＤが能動レベル
となる電圧ＳＶに対する基準電圧が設定される。電圧Ｓ
ＶはＢＴ試験装置から供給される。
【００１３】電圧検知信号ＶＤが能動レベルになると、
クロック発生回路３は活性化し、クロック信号ＣＫを発
生する。
クロック発生回路３は活性化し、クロック信号ＣＫを発
生する。
【００１４】テスト信号発生回路４は、クロック信号Ｃ
Ｋが入力されるとこのクロック信号ＣＫに従って、図２
に示すようなテスト用の制御信号ＣＳｔ，アドレス信号
（Ａ０ｔ，Ａ１ｔ，…Ａｎｔ），及びデータＤｉｎｔを
発生する。
Ｋが入力されるとこのクロック信号ＣＫに従って、図２
に示すようなテスト用の制御信号ＣＳｔ，アドレス信号
（Ａ０ｔ，Ａ１ｔ，…Ａｎｔ），及びデータＤｉｎｔを
発生する。
【００１５】切換回路部５は、電圧検知信号ＶＤが非能
動レベルのときは外部からの制御信号ＣＳ，アドレス信
号（Ａ０，Ａ１，…，Ａｎ），及びデータＤｉｎを内部
回路１へ供給して通常の動作状態とし、電圧検知信号Ｖ
Ｄが能動レベルのときはテスト用の制御信号ＣＳｔ，ア
ドレス信号（Ａ０ｔ，Ａ１ｔ，…，Ａｎｔ），及びデー
タＤｉｎｔを内部回路１へ供給してテスト動作状態とす
る。
動レベルのときは外部からの制御信号ＣＳ，アドレス信
号（Ａ０，Ａ１，…，Ａｎ），及びデータＤｉｎを内部
回路１へ供給して通常の動作状態とし、電圧検知信号Ｖ
Ｄが能動レベルのときはテスト用の制御信号ＣＳｔ，ア
ドレス信号（Ａ０ｔ，Ａ１ｔ，…，Ａｎｔ），及びデー
タＤｉｎｔを内部回路１へ供給してテスト動作状態とす
る。
【００１６】次に、この実施例による半導体メモリ装置
１０をＢＴ試験する方法について説明する。
１０をＢＴ試験する方法について説明する。
【００１７】図３はこの実施例による半導体メモリ装置
１０をＢＴ試験するときのブロック図である。
１０をＢＴ試験するときのブロック図である。
【００１８】このＢＴ試験を行うＢＴ試験装置２０は、
半導体メモリ装置１０に電源を供給するための電源発生
部２１と、半導体メモリ装置１０の電圧検知回路２の基
準電圧より高いレベルの電圧ＳＶを発生する高電圧発生
部２２と、恒温槽２３とを含んでいる。
半導体メモリ装置１０に電源を供給するための電源発生
部２１と、半導体メモリ装置１０の電圧検知回路２の基
準電圧より高いレベルの電圧ＳＶを発生する高電圧発生
部２２と、恒温槽２３とを含んでいる。
【００１９】まず、恒温槽２３内に半導体メモリ装置１
０を入れ、半導体メモリ装置の電源端子及び特定の端子
にＢＴ試験装置２０の電源電圧発生部２１及び高電圧発
生部２２を接続する。
０を入れ、半導体メモリ装置の電源端子及び特定の端子
にＢＴ試験装置２０の電源電圧発生部２１及び高電圧発
生部２２を接続する。
【００２０】ＢＴ試験装置２０が動作し高電圧発生部２
２から基準電圧より高いレベルの電圧ＳＶが発生すると
半導体メモリ装置１０の電圧検知回路２から能動レベル
の電圧検知信号ＶＤが出力される。以下前述したような
動作に従って半導体メモリ装置１０のＢＴ試験が行なわ
れる。
２から基準電圧より高いレベルの電圧ＳＶが発生すると
半導体メモリ装置１０の電圧検知回路２から能動レベル
の電圧検知信号ＶＤが出力される。以下前述したような
動作に従って半導体メモリ装置１０のＢＴ試験が行なわ
れる。
【００２１】図３に示されたように、ＢＴ試験装置２０
は、半導体メモリ装置１０に、電源と電圧ＳＶとを供給
するだけでよいので、回路構成及び配線が従来例に比べ
極めて簡単になり、同時にＢＴ試験を行うことができる
半導体メモリ装置１０の数が増え、ＢＴ試験装置２０の
価格を低減することができ、また信頼性及び汎用性を向
上させることができる。
は、半導体メモリ装置１０に、電源と電圧ＳＶとを供給
するだけでよいので、回路構成及び配線が従来例に比べ
極めて簡単になり、同時にＢＴ試験を行うことができる
半導体メモリ装置１０の数が増え、ＢＴ試験装置２０の
価格を低減することができ、また信頼性及び汎用性を向
上させることができる。
【００２２】
【発明の効果】以上説明したように本発明は、特定の端
子に基準電圧より高いレベルの電圧が印加されたとき能
動レベルとなる電圧検知信号を発生する電圧検知回路を
設け、電圧検知信号が能動レベルのときクロック信号を
発生するクロック発生回路を設け、このクロック信号に
よりテスト用の各信号を発生するテスト信号発生回路を
設け、電圧検知信号が能動レベルのときテスト用の各信
号を内部回路へ供給する構成とすることにより、ＢＴ試
験装置の回路構成が極めて簡単になるので、ＢＴ試験を
同時に行うことができる半導体メモリ装置の数を増加さ
せることができ、またＢＴ試験装置の価格の低減、信頼
性及び汎用性の向上をはかることができる効果がある。
子に基準電圧より高いレベルの電圧が印加されたとき能
動レベルとなる電圧検知信号を発生する電圧検知回路を
設け、電圧検知信号が能動レベルのときクロック信号を
発生するクロック発生回路を設け、このクロック信号に
よりテスト用の各信号を発生するテスト信号発生回路を
設け、電圧検知信号が能動レベルのときテスト用の各信
号を内部回路へ供給する構成とすることにより、ＢＴ試
験装置の回路構成が極めて簡単になるので、ＢＴ試験を
同時に行うことができる半導体メモリ装置の数を増加さ
せることができ、またＢＴ試験装置の価格の低減、信頼
性及び汎用性の向上をはかることができる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】図１に示された実施例による半導体メモリ装置
のＢＴ試験方法を説明するためのＢＴ試験装置及び半導
体メモリ装置のブロック図である。
のＢＴ試験方法を説明するためのＢＴ試験装置及び半導
体メモリ装置のブロック図である。
【図４】従来の半導体メモリ装置及びＢＴ試験装置の一
例を示すブロック図である。
例を示すブロック図である。
１ 内部回路
２ 電圧検知回路
３ クロック発生回路
４ テスト信号発生回路
５ 切換回路部
１０，１０ａ 半導体メモリ装置２０，２０ａ
ＢＴ試験装置 ２１ 電源電圧発生部 ２２ 高電圧発生部 ２３ 恒温槽 ２４ テスト信号発生部 ５１ 切換回路
ＢＴ試験装置 ２１ 電源電圧発生部 ２２ 高電圧発生部 ２３ 恒温槽 ２４ テスト信号発生部 ５１ 切換回路
Claims (1)
- 【請求項１】 特定の端子に供給される電圧が予め設
定された基準電圧より高いとき能動レベルの電圧検知信
号を出力する電圧検知回路と、前記電圧検知信号が能動
レベルのとき所定の周波数のクロック信号を発生するク
ロック発生回路と、前記クロック信号に従ってテスト用
の制御信号，アドレス信号，及びデータを発生するテス
ト信号発生回路と、外部からの制御信号，アドレス信号
，及びデータをそれぞれ対応して入力する複数の端子と
、前記電圧検知信号が能動レベルのときは前記テスト用
の制御信号，アドレス信号，及びデータを選択して出力
し、非能動レベルのときは前記外部からの制御信号，ア
ドレス信号，及びデータを選択して出力する切換回路部
と、この切換回路部からの制御信号，アドレス信号，及
びデータに従って所定の処理を行う内部回路とを有する
ことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064241A JPH04298900A (ja) | 1991-03-28 | 1991-03-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064241A JPH04298900A (ja) | 1991-03-28 | 1991-03-28 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298900A true JPH04298900A (ja) | 1992-10-22 |
Family
ID=13252453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064241A Pending JPH04298900A (ja) | 1991-03-28 | 1991-03-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04298900A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07198796A (ja) * | 1993-12-28 | 1995-08-01 | Nec Corp | 半導体集積回路装置 |
| JP2000339996A (ja) * | 1999-05-31 | 2000-12-08 | Nec Corp | 半導体記憶装置およびそのバーンインテスト方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH033200A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体記憶装置 |
-
1991
- 1991-03-28 JP JP3064241A patent/JPH04298900A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206087A (ja) * | 1989-02-03 | 1990-08-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH033200A (ja) * | 1989-05-30 | 1991-01-09 | Nec Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07198796A (ja) * | 1993-12-28 | 1995-08-01 | Nec Corp | 半導体集積回路装置 |
| JP2000339996A (ja) * | 1999-05-31 | 2000-12-08 | Nec Corp | 半導体記憶装置およびそのバーンインテスト方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |