JPH07198796A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH07198796A JPH07198796A JP5348949A JP34894993A JPH07198796A JP H07198796 A JPH07198796 A JP H07198796A JP 5348949 A JP5348949 A JP 5348949A JP 34894993 A JP34894993 A JP 34894993A JP H07198796 A JPH07198796 A JP H07198796A
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- JP
- Japan
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- input
- signal
- integrated circuit
- semiconductor integrated
- circuit device
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Abstract
(57)【要約】
【目的】 半導体積回路装置のダイナミックＢＴを、唯
１つの外部ピンからの信ＢＴ号入力により行なう。 【構成】 ＢＴボード１には唯１つのＢＴ入力４のみ及
び電源が、半導体積回路装置２に入力される。ＢＴ入力
は半導体積回路装置内部においてＢＴ入力検出回路６に
入力され、ＢＴ入力検出回路６の出力は内部クロック発
生回路７の入力に接続されている。内部クロック発生回
路７の出力は複数の内部パターン発生回路８の入力に接
続され、切換回路９を介して従来の機能部３に入力され
る。これによって１つのＢＴ入力のみで、ＢＴを行なう
ための基本的な内部信号パターンを発生させ、ダイナミ
ックＢＴの実施を容易にする。
１つの外部ピンからの信ＢＴ号入力により行なう。 【構成】 ＢＴボード１には唯１つのＢＴ入力４のみ及
び電源が、半導体積回路装置２に入力される。ＢＴ入力
は半導体積回路装置内部においてＢＴ入力検出回路６に
入力され、ＢＴ入力検出回路６の出力は内部クロック発
生回路７の入力に接続されている。内部クロック発生回
路７の出力は複数の内部パターン発生回路８の入力に接
続され、切換回路９を介して従来の機能部３に入力され
る。これによって１つのＢＴ入力のみで、ＢＴを行なう
ための基本的な内部信号パターンを発生させ、ダイナミ
ックＢＴの実施を容易にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ダイナミックバーン−インテストのための
外部入力端子の個数削減を可能とした半導体集積回路装
置に関する。
関し、特に、ダイナミックバーン−インテストのための
外部入力端子の個数削減を可能とした半導体集積回路装
置に関する。
【０００２】
【従来の技術】半導体集積回路装置のバーン−インテス
ト（ＢＴ）には、ダイナミックＢＴ及びスタティックＢ
Ｔの２種類があり、被試験装置を成す半導体集積回路装
置の種類等により双方が使い分けられている。スタティ
ックＢＴでは、集積回路装置を高温に維持し、単に所定
の高い電源電圧を印加した上で、集積回路装置の全ての
入力を一定電圧に維持することで、所定の機能を果たす
か否かについてのテストが行なわれる。
ト（ＢＴ）には、ダイナミックＢＴ及びスタティックＢ
Ｔの２種類があり、被試験装置を成す半導体集積回路装
置の種類等により双方が使い分けられている。スタティ
ックＢＴでは、集積回路装置を高温に維持し、単に所定
の高い電源電圧を印加した上で、集積回路装置の全ての
入力を一定電圧に維持することで、所定の機能を果たす
か否かについてのテストが行なわれる。
【０００３】また、ダイナミックＢＴでは、集積回路装
置を高温に維持すると共に、各信号入力端子に所定の信
号パターンを入力して、その出力信号端子に所定の出力
が得られるかどうかを調べ、所定の機能が果たされるか
否かをテストする。図３にダイナミックＢＴの例をブロ
ック図で示した。集積回路装置２は、高温槽内に配置さ
れたＢＴボード１に搭載され、集積回路装置２の各信号
入力端子に対応するＢＴ入力４が、ＢＴボード１のソケ
ットを経由して集積回路装置２に入力されている。
置を高温に維持すると共に、各信号入力端子に所定の信
号パターンを入力して、その出力信号端子に所定の出力
が得られるかどうかを調べ、所定の機能が果たされるか
否かをテストする。図３にダイナミックＢＴの例をブロ
ック図で示した。集積回路装置２は、高温槽内に配置さ
れたＢＴボード１に搭載され、集積回路装置２の各信号
入力端子に対応するＢＴ入力４が、ＢＴボード１のソケ
ットを経由して集積回路装置２に入力されている。
【０００４】ＢＴ入力４の波形を図４に例示する。同図
に示すように、ＢＴ入力波形１１は、例えば、基本クロ
ックを成す入力信号波形と、この信号に同期して種々の
パターンで生起するパルス列から成る多数の信号波形と
を含み、これらは外部のパターンジェネレータで生成さ
れる。ＢＴ入力４は、集積回路装置２がその機能を果た
すために必要な入力パターンのうち必要最小限な基本入
力パターンから成る。ダイナミックＢＴでは、かかるＢ
Ｔ入力４を受け且つ高温に維持された集積回路装置２の
出力を調べ、集積回路装置２の機能が確実に果たされる
か否かについての試験が行なわれる。
に示すように、ＢＴ入力波形１１は、例えば、基本クロ
ックを成す入力信号波形と、この信号に同期して種々の
パターンで生起するパルス列から成る多数の信号波形と
を含み、これらは外部のパターンジェネレータで生成さ
れる。ＢＴ入力４は、集積回路装置２がその機能を果た
すために必要な入力パターンのうち必要最小限な基本入
力パターンから成る。ダイナミックＢＴでは、かかるＢ
Ｔ入力４を受け且つ高温に維持された集積回路装置２の
出力を調べ、集積回路装置２の機能が確実に果たされる
か否かについての試験が行なわれる。
【０００５】
【発明が解決しようとする課題】従来の半導体積回路装
置のダイナミックＢＴでは、半導体積回路装置が多機能
になるに伴い、クロック入力をはじめとするコントロー
ル入力が複雑かつ多数になり、必要な入力パターンも複
雑かつ多数になる。従って、ＢＴボードへの入力を供給
する外部パターンジェネレータの構成が複雑となり、或
いは、その種類が多く必要となるため、ダイナミックＢ
Ｔのために多大のコストを要するという問題があった。
置のダイナミックＢＴでは、半導体積回路装置が多機能
になるに伴い、クロック入力をはじめとするコントロー
ル入力が複雑かつ多数になり、必要な入力パターンも複
雑かつ多数になる。従って、ＢＴボードへの入力を供給
する外部パターンジェネレータの構成が複雑となり、或
いは、その種類が多く必要となるため、ダイナミックＢ
Ｔのために多大のコストを要するという問題があった。
【０００６】本発明は、上記に鑑み、ダイナミックＢＴ
を行う場合に、パターンジェネレータの種類が少なくて
足り、その端子数も少なくて足りる半導体集積回路装置
を提供し、もって、半導体集積回路装置の製造のための
全体コストを削減することを目的とする。
を行う場合に、パターンジェネレータの種類が少なくて
足り、その端子数も少なくて足りる半導体集積回路装置
を提供し、もって、半導体集積回路装置の製造のための
全体コストを削減することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体積回路装置は、バーン−インテスト
のためのテスト信号の入力の有無を検出するテスト信号
検出回路と、前記テスト信号の入力有りが検出されると
所定の周波数のクロックを発生させる内部クロック発生
回路と、前記クロックに基づいて複数の信号パターンを
生成して該信号パターンに対応する出力端に出力する内
部パターン生成回路と、該内部信号生成回路の各出力端
及び各外部ピンに夫々接続される複数組の入力を有し、
前記各信号パターンと前記外部ピンからの各外部信号入
力との何れかを、前記テスト信号の入力の有無に基づい
て夫々選択する入力切換回路と、該入力切換回路で選択
された各入力を受けて作動する内部機能回路とを備える
ことを特徴とする。
に、本発明の半導体積回路装置は、バーン−インテスト
のためのテスト信号の入力の有無を検出するテスト信号
検出回路と、前記テスト信号の入力有りが検出されると
所定の周波数のクロックを発生させる内部クロック発生
回路と、前記クロックに基づいて複数の信号パターンを
生成して該信号パターンに対応する出力端に出力する内
部パターン生成回路と、該内部信号生成回路の各出力端
及び各外部ピンに夫々接続される複数組の入力を有し、
前記各信号パターンと前記外部ピンからの各外部信号入
力との何れかを、前記テスト信号の入力の有無に基づい
て夫々選択する入力切換回路と、該入力切換回路で選択
された各入力を受けて作動する内部機能回路とを備える
ことを特徴とする。
【０００８】
【作用】本発明の半導体集積回路装置では、テスト信号
検出回路でバーン−インテストのためのテスト信号の入
力有りが検出されると、内部クロック発生回路が所定の
周波数のクロックを発生させ、このクロックに基づいて
内部パターン生成回路が複数の信号パターンを生成し、
入力切換回路がこの各信号パターンを選択して内部機能
回路に出力するので、バーン−インテストのために外部
から入力すべきテスト信号が簡素化され、パターンジェ
ネレータの構成が簡素となり、また、その構成が集積回
路装置の種類に拘らず統一できる。また、一方、通常の
作動時には、テスト信号の入力無しの信号により、機能
回路には外部信号端子からの通常の外部信号が入力さ
れ、半導体集積回路装置は通常の作動を行なうことが出
来る。
検出回路でバーン−インテストのためのテスト信号の入
力有りが検出されると、内部クロック発生回路が所定の
周波数のクロックを発生させ、このクロックに基づいて
内部パターン生成回路が複数の信号パターンを生成し、
入力切換回路がこの各信号パターンを選択して内部機能
回路に出力するので、バーン−インテストのために外部
から入力すべきテスト信号が簡素化され、パターンジェ
ネレータの構成が簡素となり、また、その構成が集積回
路装置の種類に拘らず統一できる。また、一方、通常の
作動時には、テスト信号の入力無しの信号により、機能
回路には外部信号端子からの通常の外部信号が入力さ
れ、半導体集積回路装置は通常の作動を行なうことが出
来る。
【０００９】
【実施例】以下、図面を参照して本発明を更に説明す
る。図１は、本発明の一実施例の半導体集積回路装置
を、これを搭載するＢＴボードと共に示すブロック図で
ある。同図において、本実施例の半導体集積回路装置２
は、ＢＴ入力検出回路６、内部クロック発生回路７、内
部パターン生成回路を成し半導体集積回路装置の信号入
力端子の個数に対応する数の内部パターン発生回路８、
内部クロック発生回路７及び内部パターン発生回路８に
対応して設けられる第１の切換回路９、内部機能回路を
構成する従来の機能部３、及び、半導体集積回路装置の
信号入力端子５の個数に対応する数の第２の切換回路１
０から構成される。半導体集積回路装置２は、高温槽内
に配置されたＢＴボード１に搭載されて、ダイナミック
ＢＴを受ける。
る。図１は、本発明の一実施例の半導体集積回路装置
を、これを搭載するＢＴボードと共に示すブロック図で
ある。同図において、本実施例の半導体集積回路装置２
は、ＢＴ入力検出回路６、内部クロック発生回路７、内
部パターン生成回路を成し半導体集積回路装置の信号入
力端子の個数に対応する数の内部パターン発生回路８、
内部クロック発生回路７及び内部パターン発生回路８に
対応して設けられる第１の切換回路９、内部機能回路を
構成する従来の機能部３、及び、半導体集積回路装置の
信号入力端子５の個数に対応する数の第２の切換回路１
０から構成される。半導体集積回路装置２は、高温槽内
に配置されたＢＴボード１に搭載されて、ダイナミック
ＢＴを受ける。
【００１０】半導体集積回路装置２は、その信号入出力
ピンがＢＴボード１の図示しないソケットピンに挿入さ
れて、ＢＴボード１に搭載される。ＢＴボード１の信号
入力端子には１ビットのＢＴ入力４のみが入力されてお
り、ＢＴ入力４はＢＴボード１のソケットピンの１つを
経由して、半導体積回路装置２のＢＴ入力ピンに供給さ
れる。また、ＢＴに必要な電源及び接地も図示しない他
のソケットピンを経由して、半導体集積回路装置の電源
及び接地端子に入力されている。入力されたＢＴ入力４
は、半導体積回路装置２の内部に設けられたＢＴ入力検
出回路６に供給され、ＢＴ入力検出回路６による検出出
力は、内部クロック発生回路７に入力される。
ピンがＢＴボード１の図示しないソケットピンに挿入さ
れて、ＢＴボード１に搭載される。ＢＴボード１の信号
入力端子には１ビットのＢＴ入力４のみが入力されてお
り、ＢＴ入力４はＢＴボード１のソケットピンの１つを
経由して、半導体積回路装置２のＢＴ入力ピンに供給さ
れる。また、ＢＴに必要な電源及び接地も図示しない他
のソケットピンを経由して、半導体集積回路装置の電源
及び接地端子に入力されている。入力されたＢＴ入力４
は、半導体積回路装置２の内部に設けられたＢＴ入力検
出回路６に供給され、ＢＴ入力検出回路６による検出出
力は、内部クロック発生回路７に入力される。
【００１１】内部クロック発生回路７の出力は、分周回
路及びカウンタ回路で構成される複数の内部パターン発
生回路８の入力に供給される。内部クロック発生回路７
および内部パターン発生回路８の出力は、一方の切換回
路９群を経由して内部機能回路（従来の機能部）３に供
給される。機能部３の通常作動時には、通常の入力信号
が、入力端子５及び他方の切換回路１０群を経由して供
給される。
路及びカウンタ回路で構成される複数の内部パターン発
生回路８の入力に供給される。内部クロック発生回路７
および内部パターン発生回路８の出力は、一方の切換回
路９群を経由して内部機能回路（従来の機能部）３に供
給される。機能部３の通常作動時には、通常の入力信号
が、入力端子５及び他方の切換回路１０群を経由して供
給される。
【００１２】上記のように構成した半導体集積回路装置
における信号のタイミングチャートを図２に示す。ＢＴ
入力４は”Ｈ”又は”Ｌ”の信号として半導体集積回路
装置に与えられ、例えば図２に示した入力波形１１から
成る。信号”Ｌ”がＢＴ入力検出回路６で検出される
と、テスト信号有りの信号が内部クロック発生回路７に
与えられるので、内部クロック発生回路７から図２に例
示した如き内部クロック波形１２を有するクロック信号
が出力される。
における信号のタイミングチャートを図２に示す。ＢＴ
入力４は”Ｈ”又は”Ｌ”の信号として半導体集積回路
装置に与えられ、例えば図２に示した入力波形１１から
成る。信号”Ｌ”がＢＴ入力検出回路６で検出される
と、テスト信号有りの信号が内部クロック発生回路７に
与えられるので、内部クロック発生回路７から図２に例
示した如き内部クロック波形１２を有するクロック信号
が出力される。
【００１３】各内部パターン発生回路８は夫々、内部ク
ロック発生回路７で作られたクロック信号から図に例示
した如き各内部パターン波形１３を有する１つの内部パ
ターン信号を夫々生成する。一方、切換回路９及び切換
回路１０は、ＢＴ入力が”Ｌ”のとき切換回路９をオ
ン、切換回路１０をオフとし、また、ＢＴ入力が”Ｈ”
のとき、切換回路９をオフ、切換回路１０をオンとす
る。このため、ＢＴ入力４の信号が”Ｌ”のときには、
切換回路９がオンとなり、内部パターン信号が機能部３
に入力され、機能部３のバーン−インテストが行われ
る。また、ＢＴ入力が”Ｈ”のときには、切換回路１０
により通常の作動信号が入力されるので、機能部３は通
常の動作を行う。
ロック発生回路７で作られたクロック信号から図に例示
した如き各内部パターン波形１３を有する１つの内部パ
ターン信号を夫々生成する。一方、切換回路９及び切換
回路１０は、ＢＴ入力が”Ｌ”のとき切換回路９をオ
ン、切換回路１０をオフとし、また、ＢＴ入力が”Ｈ”
のとき、切換回路９をオフ、切換回路１０をオンとす
る。このため、ＢＴ入力４の信号が”Ｌ”のときには、
切換回路９がオンとなり、内部パターン信号が機能部３
に入力され、機能部３のバーン−インテストが行われ
る。また、ＢＴ入力が”Ｈ”のときには、切換回路１０
により通常の作動信号が入力されるので、機能部３は通
常の動作を行う。
【００１４】上記のように、本実施例の半導体集積回路
装置では、１ビットのＢＴ入力により”Ｌ”の信号を与
えるのみで、バーン−インテストが行なわれると共に、
バーン−インテストのための信号パターンが半導体集積
回路装置内部で生成されるので、ＢＴ入力を与えるパタ
ーンジェネレータの構成が、極めて簡素になると共に半
導体集積回路装置の種類に拘わらず統一できる。
装置では、１ビットのＢＴ入力により”Ｌ”の信号を与
えるのみで、バーン−インテストが行なわれると共に、
バーン−インテストのための信号パターンが半導体集積
回路装置内部で生成されるので、ＢＴ入力を与えるパタ
ーンジェネレータの構成が、極めて簡素になると共に半
導体集積回路装置の種類に拘わらず統一できる。
【００１５】本発明をテープキャリアパッケージ（ＴＣ
Ｐ）タイプの半導体集積回路装置に適用すると、本発明
に基づいてＢＴ入力の数を削減した利点が特に大きい。
即ち、前記実施例で説明した半導体集積回路ではソケッ
トピンを介して半導体集積回路がＢＴボードに搭載され
るが、ＴＣＰタイプのパッケージでは、外部接続端子
が、印刷配線を有するフィルムテープから成るパッドで
構成されるので、上記構成が採用できない。また、ＴＣ
Ｐタイプのパッケージでは特に外部端子を成すパッドの
数が多い。
Ｐ）タイプの半導体集積回路装置に適用すると、本発明
に基づいてＢＴ入力の数を削減した利点が特に大きい。
即ち、前記実施例で説明した半導体集積回路ではソケッ
トピンを介して半導体集積回路がＢＴボードに搭載され
るが、ＴＣＰタイプのパッケージでは、外部接続端子
が、印刷配線を有するフィルムテープから成るパッドで
構成されるので、上記構成が採用できない。また、ＴＣ
Ｐタイプのパッケージでは特に外部端子を成すパッドの
数が多い。
【００１６】このため、ＴＣＰタイプの半導体集積回路
装置のＢＴ試験では、一般に、外部パッドに対してピン
を押し当てることにより信号入力が行なわれる。この場
合、従来のダイナミックＢＴでは、多数の信号をピンか
ら供給する際に、その位置合わせが特に困難であった。
しかし、本発明を適用したＴＣＰタイプの半導体集積回
路装置では、ＢＴのための入力が、単に電源、接地及び
１入力のＢＴ信号のみであるので、ＢＴ入力を与えるた
めに必要なピンに対するパッドの位置合わせが特に容易
であり、また、パッドとピンとの接触不良の確率も低下
させることが出来る。
装置のＢＴ試験では、一般に、外部パッドに対してピン
を押し当てることにより信号入力が行なわれる。この場
合、従来のダイナミックＢＴでは、多数の信号をピンか
ら供給する際に、その位置合わせが特に困難であった。
しかし、本発明を適用したＴＣＰタイプの半導体集積回
路装置では、ＢＴのための入力が、単に電源、接地及び
１入力のＢＴ信号のみであるので、ＢＴ入力を与えるた
めに必要なピンに対するパッドの位置合わせが特に容易
であり、また、パッドとピンとの接触不良の確率も低下
させることが出来る。
【００１７】上記各実施例の構成は、単に例示を目的と
してなされたものであり、上記実施例の構成から種々の
修正及び変更を施した半導体集積回路装置も本発明の半
導体集積回路装置に含まれる。
してなされたものであり、上記実施例の構成から種々の
修正及び変更を施した半導体集積回路装置も本発明の半
導体集積回路装置に含まれる。
【００１８】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、半導体積回路装置の従来の機能部にＢＴ
入力検出回路、内部クロック発生回路、内部パターン生
成回路、及び、切換回路を付加した構成により、ダイナ
ミックバーン−インテストのための入力を唯１つとする
ことが出来るので、本発明は、半導体集積回路装置にお
けるダイナミックバーン−インテストの実施を容易にし
た顕著な効果を奏する。
積回路装置は、半導体積回路装置の従来の機能部にＢＴ
入力検出回路、内部クロック発生回路、内部パターン生
成回路、及び、切換回路を付加した構成により、ダイナ
ミックバーン−インテストのための入力を唯１つとする
ことが出来るので、本発明は、半導体集積回路装置にお
けるダイナミックバーン−インテストの実施を容易にし
た顕著な効果を奏する。
【図１】本発明の一実施例の半導体集積回路装置の構成
をＢＴボードと共に示すブロック図。
をＢＴボードと共に示すブロック図。
【図２】図１に示した実施例の各部における信号パター
ンの波形図。
ンの波形図。
【図３】従来の半導体集積回路装置のＢＴを示すブロッ
ク図。
ク図。
【図４】図３に示した従来技術のＢＴ入力の信号パター
ンの波形図。
ンの波形図。
１ ＢＴボード ２ 半導体積回路装置 ３ 従来の機能部 ４ ＢＴ入力 ５ 入力端子 ６ ＢＴ入力検出回路 ７ 内部クロック発生回路 ８ 内部パターン発生回路 ９ 切換回路 １０ 切換回路 １１ ＢＴ入力波形 １２ 内部クロック波形 １３ 内部パターン波形
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｈ 7630−4Ｍ
Claims (1)
- 【請求項１】 バーン−インテストのためのテスト信号
の入力の有無を検出するテスト信号検出回路と、前記テ
スト信号の入力有りが検出されると所定の周波数のクロ
ックを発生させる内部クロック発生回路と、前記クロッ
クに基づいて複数の信号パターンを生成して該信号パタ
ーンに対応する出力端に出力する内部パターン生成回路
と、該内部信号生成回路の各出力端及び各外部ピンに夫
々接続される複数組の入力を有し、前記各信号パターン
と前記外部ピンからの各外部信号入力との何れかを、前
記テスト信号の入力の有無に基づいて夫々選択する入力
切換回路と、該入力切換回路で選択された各入力を受け
て作動する内部機能回路とを備えることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5348949A JPH07198796A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5348949A JPH07198796A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07198796A true JPH07198796A (ja) | 1995-08-01 |
Family
ID=18400477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5348949A Pending JPH07198796A (ja) | 1993-12-28 | 1993-12-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07198796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202184B1 (en) | 1997-07-25 | 2001-03-13 | Nec Corporation | Semiconductor integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298900A (ja) * | 1991-03-28 | 1992-10-22 | Nec Yamaguchi Ltd | 半導体メモリ装置 |
-
1993
- 1993-12-28 JP JP5348949A patent/JPH07198796A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298900A (ja) * | 1991-03-28 | 1992-10-22 | Nec Yamaguchi Ltd | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6202184B1 (en) | 1997-07-25 | 2001-03-13 | Nec Corporation | Semiconductor integrated circuit device |
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