JPH0582614A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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- JPH0582614A JPH0582614A JP24002891A JP24002891A JPH0582614A JP H0582614 A JPH0582614 A JP H0582614A JP 24002891 A JP24002891 A JP 24002891A JP 24002891 A JP24002891 A JP 24002891A JP H0582614 A JPH0582614 A JP H0582614A
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Abstract
(57)【要約】
【目的】本発明は、分離処理用又は多重処理用の論理I
Cのスタティックバーンインを行う半導体装置の試験方
法に関し、バーンインを行う論理IC内の複数の素子に
同じ負荷を容易に印加することのできる半導体装置の試
験方法を提供することを目的とする。 【構成】少なくともデータ入力端子10,出力端子14a
〜14d,クロック入力端子11A及び電源端子13を有す
る論理IC9Aの前記電源端子13にバイアスを印加
し、かつ前記データ入力端子10の電位をHigh(以
下Hと称す)又はLow(以下Lと称す)のいずれか一
方の電位にした状態で、前記クロック入力端子10にH
及びLの電圧を交互に印加し、前記出力端子14a〜14d
がH又はLのうちいずれか一方の電位になるようにした
後、スタティックバーンインを開始することを含み構成
する。
Cのスタティックバーンインを行う半導体装置の試験方
法に関し、バーンインを行う論理IC内の複数の素子に
同じ負荷を容易に印加することのできる半導体装置の試
験方法を提供することを目的とする。 【構成】少なくともデータ入力端子10,出力端子14a
〜14d,クロック入力端子11A及び電源端子13を有す
る論理IC9Aの前記電源端子13にバイアスを印加
し、かつ前記データ入力端子10の電位をHigh(以
下Hと称す)又はLow(以下Lと称す)のいずれか一
方の電位にした状態で、前記クロック入力端子10にH
及びLの電圧を交互に印加し、前記出力端子14a〜14d
がH又はLのうちいずれか一方の電位になるようにした
後、スタティックバーンインを開始することを含み構成
する。
Description
【0001】 (目次) ・産業上の利用分野 ・従来の技術(図3) ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例(図1,図2) ・発明の効果
【0002】
【産業上の利用分野】本発明は、論理ICの試験方法に
関し、更に詳しく言えば、分離処理用又は多重処理用の
論理ICのスタティックバーンインを行う半導体装置の
試験方法に関する。
関し、更に詳しく言えば、分離処理用又は多重処理用の
論理ICのスタティックバーンインを行う半導体装置の
試験方法に関する。
【0003】半導体装置においては、初期故障を除去す
るため、バーンイン試験が行われる。このとき、同じ負
荷を全ての素子に印加することが必要である。
るため、バーンイン試験が行われる。このとき、同じ負
荷を全ての素子に印加することが必要である。
【0004】
【従来の技術】半導体素子、特に論理ICのバーンイン
試験には、論理動作させずに一定のバイアスを印加した
状態で試験を行うスタティックバーンインと、論理動作
させながら試験を行うダイナミックバーンインとがあ
る。
試験には、論理動作させずに一定のバイアスを印加した
状態で試験を行うスタティックバーンインと、論理動作
させながら試験を行うダイナミックバーンインとがあ
る。
【0005】特に、一つの入力回路と複数の出力回路を
有する分離処理用の論理ICや、複数の入力回路と一つ
の出力回路を有する多重処理用の論理ICについてスタ
ティックバーンインを行う場合には、論理ICを構成す
る全ての素子に同じ負荷を印加することが必要である。
有する分離処理用の論理ICや、複数の入力回路と一つ
の出力回路を有する多重処理用の論理ICについてスタ
ティックバーンインを行う場合には、論理ICを構成す
る全ての素子に同じ負荷を印加することが必要である。
【0006】図3は、分離処理用の論理ICのスタティ
ックバーンインを行う従来例の試験方法について説明す
る結線図である。図3において、1は1つの入力回路と
4つの出力回路を有する分離処理用の論理ICで、1つ
のデータ入力端子2,クロック入力端子3,接地端子
4,論理IC内の素子に電圧/電流を供給するための電
源端子5,及びデータ入力端子2及びクロック入力端子
3から入力されるHigh,Low の電圧の組み合わせに対応
してHigh,Low の電圧を出力する4つの出力端子6a〜
6dを有する。
ックバーンインを行う従来例の試験方法について説明す
る結線図である。図3において、1は1つの入力回路と
4つの出力回路を有する分離処理用の論理ICで、1つ
のデータ入力端子2,クロック入力端子3,接地端子
4,論理IC内の素子に電圧/電流を供給するための電
源端子5,及びデータ入力端子2及びクロック入力端子
3から入力されるHigh,Low の電圧の組み合わせに対応
してHigh,Low の電圧を出力する4つの出力端子6a〜
6dを有する。
【0007】このような論理ICのバーンイン試験を行
う場合、各端子はそれぞれ次のように接続される。即
ち、データ入力端子2は抵抗R1を介して接地され、ク
ロック入力端子3は抵抗R2を介して接地され、接地端
子4は直接接地され、電源端子5は負の電圧が供給され
るように電源7が接続され、出力端子6a〜6dはそれ
ぞれ抵抗R3〜R6を介して負の電圧が供給されるよう
に電源8接続されている。
う場合、各端子はそれぞれ次のように接続される。即
ち、データ入力端子2は抵抗R1を介して接地され、ク
ロック入力端子3は抵抗R2を介して接地され、接地端
子4は直接接地され、電源端子5は負の電圧が供給され
るように電源7が接続され、出力端子6a〜6dはそれ
ぞれ抵抗R3〜R6を介して負の電圧が供給されるよう
に電源8接続されている。
【0008】このような回路接続で論理ICの試験を行
う。即ち、まず、電源7,8をオンにし、それぞれ負の
電圧を電源端子5,出力端子6a〜6dに供給する。こ
れにより、論理IC中の素子には一定のバイアスが印加
されるので、所定の時間この状態を保持してスタティッ
クバーンインを行う。このとき、論理ICは論理動作を
行わない。
う。即ち、まず、電源7,8をオンにし、それぞれ負の
電圧を電源端子5,出力端子6a〜6dに供給する。こ
れにより、論理IC中の素子には一定のバイアスが印加
されるので、所定の時間この状態を保持してスタティッ
クバーンインを行う。このとき、論理ICは論理動作を
行わない。
【0009】
【発明が解決しようとする課題】ところで、上記の回路
接続では、データ入力端子2及びクロック入力端子3の
入力の電圧の状態はともにHighの状態となっている。こ
のとき、出力回路の出力電圧の状態は、一の組み合わせ
の論理が達成されるだけなので、High状態とLow状態と
が入り乱れる。従って、このような状態でバーンインを
行った場合、論理IC内の素子には同じ負荷が加わらな
いので、論理ICに対して適正な試験が行われない。こ
のため、不良となるべきものが良品となったりするとい
う問題がある。
接続では、データ入力端子2及びクロック入力端子3の
入力の電圧の状態はともにHighの状態となっている。こ
のとき、出力回路の出力電圧の状態は、一の組み合わせ
の論理が達成されるだけなので、High状態とLow状態と
が入り乱れる。従って、このような状態でバーンインを
行った場合、論理IC内の素子には同じ負荷が加わらな
いので、論理ICに対して適正な試験が行われない。こ
のため、不良となるべきものが良品となったりするとい
う問題がある。
【0010】しかし、バイアスを印加した後の論理IC
の複数の出力回路を全てオン状態又はオフ状態にするこ
とは非常な困難性を伴う。即ち、1つの論理ICについ
て4つの出力回路を全てオン状態にするには、確率的
に、24 =16回、電源をオン・オフする必要がある。
従って、バーンインボードに多数の論理ICがある場合
には、大変な作業になる。
の複数の出力回路を全てオン状態又はオフ状態にするこ
とは非常な困難性を伴う。即ち、1つの論理ICについ
て4つの出力回路を全てオン状態にするには、確率的
に、24 =16回、電源をオン・オフする必要がある。
従って、バーンインボードに多数の論理ICがある場合
には、大変な作業になる。
【0011】本発明は、かかる従来の問題点に鑑みてな
されたもので、バーンインを行う論理IC内の複数の素
子に同じ負荷を容易に印加することのできる半導体装置
の試験方法を提供することを目的とするものである。
されたもので、バーンインを行う論理IC内の複数の素
子に同じ負荷を容易に印加することのできる半導体装置
の試験方法を提供することを目的とするものである。
【0012】
【課題を解決するための手段】上記課題は、少なくとも
データ入力端子,出力端子,クロック入力端子及び電源
端子を有する論理ICの前記電源端子にバイアスを印加
し、かつ前記データ入力端子の電位をHigh(以下H
と称す)又はLow(以下Lと称す)のいずれか一方の
電位にした状態で、前記クロック入力端子にH及びLの
電圧を交互に印加し、前記出力端子がH又はLのうちい
ずれか一方の電位になるようにした後、スタティックバ
ーンインを開始することを特徴とする半導体装置の試験
方法によって達成され、第2に、前記論理ICは、一つ
の入力回路と複数の出力回路を有する分離処理用の論理
ICであり、又は複数の入力回路と一つの出力回路を有
する多重処理用の論理ICであることを特徴とする第1
の発明に記載の半導体装置の試験方法。
データ入力端子,出力端子,クロック入力端子及び電源
端子を有する論理ICの前記電源端子にバイアスを印加
し、かつ前記データ入力端子の電位をHigh(以下H
と称す)又はLow(以下Lと称す)のいずれか一方の
電位にした状態で、前記クロック入力端子にH及びLの
電圧を交互に印加し、前記出力端子がH又はLのうちい
ずれか一方の電位になるようにした後、スタティックバ
ーンインを開始することを特徴とする半導体装置の試験
方法によって達成され、第2に、前記論理ICは、一つ
の入力回路と複数の出力回路を有する分離処理用の論理
ICであり、又は複数の入力回路と一つの出力回路を有
する多重処理用の論理ICであることを特徴とする第1
の発明に記載の半導体装置の試験方法。
【0013】
【作用】本発明の半導体装置の試験方法によれば、出力
端子又は入力端子がH又はLのうちいずれか一方の電位
になるようにした後、スタティックバーンインを開始し
ているので、例えば、バーンインを行う論理ICが一つ
の入力回路と複数の出力回路を有する分離処理用の論理
IC又は複数の入力回路と一つの出力回路を有する多重
処理用の論理ICである場合、論理IC中の全ての素子
に同じ負荷を印加することができる。これにより、論理
ICの適正な試験を行うことができる。
端子又は入力端子がH又はLのうちいずれか一方の電位
になるようにした後、スタティックバーンインを開始し
ているので、例えば、バーンインを行う論理ICが一つ
の入力回路と複数の出力回路を有する分離処理用の論理
IC又は複数の入力回路と一つの出力回路を有する多重
処理用の論理ICである場合、論理IC中の全ての素子
に同じ負荷を印加することができる。これにより、論理
ICの適正な試験を行うことができる。
【0014】また、スタティックバーンインを開始する
前にバーンインを行う論理ICのクロック入力端子にH
及びLの電圧を交互に印加するだけでよいので、従来と
比較して作業が極めて容易になる。
前にバーンインを行う論理ICのクロック入力端子にH
及びLの電圧を交互に印加するだけでよいので、従来と
比較して作業が極めて容易になる。
【0015】
【実施例】図1(a)は、分離処理用の論理ICのスタ
ティックバーンインを行う本発明の実施例の試験方法に
ついて説明する結線図である。
ティックバーンインを行う本発明の実施例の試験方法に
ついて説明する結線図である。
【0016】図1において、9Aは1つの入力回路と4
つの出力回路を有する分離処理用の論理ICで、1つの
データ入力端子10,クロック入力端子11A,接地端子
12,論理IC9A内の素子に電圧/電流を供給するた
めの電源端子13,及びデータ入力端子2及びクロック
入力端子11Aから入力されるHigh又はLow の電圧の組み
合わせに対応してHigh又はLow の電圧を出力する4つの
出力端子14a〜14dを有する。
つの出力回路を有する分離処理用の論理ICで、1つの
データ入力端子10,クロック入力端子11A,接地端子
12,論理IC9A内の素子に電圧/電流を供給するた
めの電源端子13,及びデータ入力端子2及びクロック
入力端子11Aから入力されるHigh又はLow の電圧の組み
合わせに対応してHigh又はLow の電圧を出力する4つの
出力端子14a〜14dを有する。
【0017】次に、上記の論理IC9Aのバーンイン試
験を行う方法について説明する。一例として、図1
(a)に示すように、各端子はそれぞれ次のように接続
される。即ち、データ入力端子10は抵抗R7を介して
接地され、クロック入力端子11Aは抵抗R8を介して接
地され、接地端子12は直接接地され、電源端子13は
負の電圧が供給されるように電源15が接続され、出力
端子14a〜14dはそれぞれ抵抗R9〜R12を介して負
の電圧が供給されるように電源16に接続されている。
験を行う方法について説明する。一例として、図1
(a)に示すように、各端子はそれぞれ次のように接続
される。即ち、データ入力端子10は抵抗R7を介して
接地され、クロック入力端子11Aは抵抗R8を介して接
地され、接地端子12は直接接地され、電源端子13は
負の電圧が供給されるように電源15が接続され、出力
端子14a〜14dはそれぞれ抵抗R9〜R12を介して負
の電圧が供給されるように電源16に接続されている。
【0018】このような状態で、まず、電源7,8をオ
ンにし、それぞれ負の電圧を電源端子13,出力端子14
a〜14dに供給する。このとき、データ入力端子10の
電圧は、図2(a)に示すように、Hの電位となる。
ンにし、それぞれ負の電圧を電源端子13,出力端子14
a〜14dに供給する。このとき、データ入力端子10の
電圧は、図2(a)に示すように、Hの電位となる。
【0019】次いで、パルス幅5μs,デューティサイ
クル10μsでクロックパルスをクロック入力端子11A
に印加する(図2(b))。これにより、出力端子14a
〜14dの各電位は、それぞれ独立に図2(c)〜(f)
のハッチング部分で示す時間帯の間の任意の時刻にHに
なるが、結局、クロックパルス印加後数秒間で全ての出
力端子14a〜14dがHの電位になっている(図2(c)
〜(f))。
クル10μsでクロックパルスをクロック入力端子11A
に印加する(図2(b))。これにより、出力端子14a
〜14dの各電位は、それぞれ独立に図2(c)〜(f)
のハッチング部分で示す時間帯の間の任意の時刻にHに
なるが、結局、クロックパルス印加後数秒間で全ての出
力端子14a〜14dがHの電位になっている(図2(c)
〜(f))。
【0020】次に、このような状態にした後、スタティ
ックバーンインを開始する。これにより、論理IC9A
中の素子には一定のバイアスが印加されるので、所定の
時間この状態を保持してスタティックバーンインを行
う。このとき、論理IC9Aは論理動作を行わない。
ックバーンインを開始する。これにより、論理IC9A
中の素子には一定のバイアスが印加されるので、所定の
時間この状態を保持してスタティックバーンインを行
う。このとき、論理IC9Aは論理動作を行わない。
【0021】以上のように、本発明の実施例の論理IC
の試験方法によれば、4つの出力端子14a〜14dがHの
電位になるようにした後、スタティックバーンインを開
始しているので、論理IC9A中の全ての素子に同じ負
荷を印加することができる。これにより、論理IC9A
の適正な試験を行うことができる。
の試験方法によれば、4つの出力端子14a〜14dがHの
電位になるようにした後、スタティックバーンインを開
始しているので、論理IC9A中の全ての素子に同じ負
荷を印加することができる。これにより、論理IC9A
の適正な試験を行うことができる。
【0022】また、スタティックバーンインを開始する
前にバーンインを行う論理IC9Aのクロック入力端子
11AにH及びLの電圧が交互に変化するクロックパルス
を印加するだけでよいので、従来と比較して作業が極め
て容易になる。
前にバーンインを行う論理IC9Aのクロック入力端子
11AにH及びLの電圧が交互に変化するクロックパルス
を印加するだけでよいので、従来と比較して作業が極め
て容易になる。
【0023】なお、通常、複数の論理IC9A〜9Zを
一つのバーンインボードでバーンイン試験を行う場合が
多いが、このような場合、図1(b)に示すように、各
々の論理IC9A〜9Zをバーンインボードに並べ、各
端子11A〜11Zを並列に接続する(他の端子については
省略してある。)。そして、全ての論理IC9A〜9Z
に同じ負荷を与えるため、バーンインを開始する前に一
か所からクロックパルスを印加するようにする。
一つのバーンインボードでバーンイン試験を行う場合が
多いが、このような場合、図1(b)に示すように、各
々の論理IC9A〜9Zをバーンインボードに並べ、各
端子11A〜11Zを並列に接続する(他の端子については
省略してある。)。そして、全ての論理IC9A〜9Z
に同じ負荷を与えるため、バーンインを開始する前に一
か所からクロックパルスを印加するようにする。
【0024】また、実施例では、論理ICとして、一つ
の入力回路と複数の出力回路を有する分離処理用の論理
IC9Aを用いているが、複数の入力回路と一つの出力
回路を有する多重処理用の論理ICを用いてもよい。こ
の場合には、複数の入力回路の全ての入力端子にH又は
Lの電圧のどちらか一方の電圧を印加する。そして、特
に、複数の論理ICのバーンインを同時に行う場合に
は、クロックパルスをクロック入力端子に数秒間印加
し、全ての論理ICの出力端子にH又はLの電圧のいず
れか一方の電圧が出力されるようにする。
の入力回路と複数の出力回路を有する分離処理用の論理
IC9Aを用いているが、複数の入力回路と一つの出力
回路を有する多重処理用の論理ICを用いてもよい。こ
の場合には、複数の入力回路の全ての入力端子にH又は
Lの電圧のどちらか一方の電圧を印加する。そして、特
に、複数の論理ICのバーンインを同時に行う場合に
は、クロックパルスをクロック入力端子に数秒間印加
し、全ての論理ICの出力端子にH又はLの電圧のいず
れか一方の電圧が出力されるようにする。
【0025】更に、全ての出力端子がHの電位になるよ
うにした後、スタティックバーンインを開始している
が、論理ICの種類によっては全ての出力端子がLの電
位になるようにした後、スタティックバーンインを開始
してもよい。
うにした後、スタティックバーンインを開始している
が、論理ICの種類によっては全ての出力端子がLの電
位になるようにした後、スタティックバーンインを開始
してもよい。
【0026】
【発明の効果】以上のように、本発明の半導体装置の試
験方法によれば、出力端子がH又はLのうちいずれか一
方の電位になるようにした後、スタティックバーンイン
を開始しているので、例えば、バーンインを行う論理I
Cが一つの入力回路と複数の出力回路を有する分離処理
用の論理IC又は複数の入力回路と一つの出力回路を有
する多重処理用の論理ICである場合、論理IC中の全
ての素子に同じ負荷を印加することができる。これによ
り、論理ICの適正な試験を行うことができる。
験方法によれば、出力端子がH又はLのうちいずれか一
方の電位になるようにした後、スタティックバーンイン
を開始しているので、例えば、バーンインを行う論理I
Cが一つの入力回路と複数の出力回路を有する分離処理
用の論理IC又は複数の入力回路と一つの出力回路を有
する多重処理用の論理ICである場合、論理IC中の全
ての素子に同じ負荷を印加することができる。これによ
り、論理ICの適正な試験を行うことができる。
【0027】また、スタティックバーンインを開始する
前にバーンインを行う論理ICのクロック入力端子にH
及びLの電圧を交互に印加するだけでよいので、従来と
比較して作業が極めて容易になる。
前にバーンインを行う論理ICのクロック入力端子にH
及びLの電圧を交互に印加するだけでよいので、従来と
比較して作業が極めて容易になる。
【図1】本発明の実施例の論理ICのバーンイン試験方
法について説明する結線図である。
法について説明する結線図である。
【図2】本発明の実施例の論理ICのバーンイン試験を
行う方法について説明するタイミングチャートである。
行う方法について説明するタイミングチャートである。
【図3】従来例の論理ICのバーンイン試験を行う方法
について説明する結線図である。
について説明する結線図である。
9A〜9Z 論理IC、 10 データ入力端子、 11A〜11Z クロック入力端子、 12 接地端子、 13 電源端子、 14a〜14d 出力端子、 15,16 電源、 R7〜R12 抵抗。
Claims (2)
- 【請求項1】 少なくともデータ入力端子,出力端子,
クロック入力端子及び電源端子を有する論理ICの前記
電源端子にバイアスを印加し、かつ前記データ入力端子
の電位をHigh(以下Hと称す)又はLow(以下L
と称す)のいずれか一方の電位にした状態で、前記クロ
ック入力端子にH及びLの電圧を交互に印加し、前記出
力端子がH又はLのうちいずれか一方の電位になるよう
にした後、スタティックバーンインを開始することを特
徴とする半導体装置の試験方法。 - 【請求項2】 前記論理ICは、一つの入力回路と複数
の出力回路を有する分離処理用の論理ICであり、又は
複数の入力回路と一つの出力回路を有する多重処理用の
論理ICであることを特徴とする半導体装置の試験方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24002891A JPH0582614A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24002891A JPH0582614A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置の試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0582614A true JPH0582614A (ja) | 1993-04-02 |
Family
ID=17053396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24002891A Withdrawn JPH0582614A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置の試験方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0582614A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0758172A (ja) * | 1993-08-12 | 1995-03-03 | Nec Corp | 半導体装置試験用ユニバーサルバーンインボード |
-
1991
- 1991-09-19 JP JP24002891A patent/JPH0582614A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0758172A (ja) * | 1993-08-12 | 1995-03-03 | Nec Corp | 半導体装置試験用ユニバーサルバーンインボード |
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