JPH0582614A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
- Publication number
- JPH0582614A JPH0582614A JP24002891A JP24002891A JPH0582614A JP H0582614 A JPH0582614 A JP H0582614A JP 24002891 A JP24002891 A JP 24002891A JP 24002891 A JP24002891 A JP 24002891A JP H0582614 A JPH0582614 A JP H0582614A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- input terminal
- burn
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】本発明は、分離処理用又は多重処理用の論理Ｉ
Ｃのスタティックバーンインを行う半導体装置の試験方
法に関し、バーンインを行う論理ＩＣ内の複数の素子に
同じ負荷を容易に印加することのできる半導体装置の試
験方法を提供することを目的とする。 【構成】少なくともデータ入力端子１０，出力端子14ａ
〜14ｄ，クロック入力端子11Ａ及び電源端子１３を有す
る論理ＩＣ９Ａの前記電源端子１３にバイアスを印加
し、かつ前記データ入力端子１０の電位をＨｉｇｈ（以
下Ｈと称す）又はＬｏｗ（以下Ｌと称す）のいずれか一
方の電位にした状態で、前記クロック入力端子１０にＨ
及びＬの電圧を交互に印加し、前記出力端子14ａ〜14ｄ
がＨ又はＬのうちいずれか一方の電位になるようにした
後、スタティックバーンインを開始することを含み構成
する。
Ｃのスタティックバーンインを行う半導体装置の試験方
法に関し、バーンインを行う論理ＩＣ内の複数の素子に
同じ負荷を容易に印加することのできる半導体装置の試
験方法を提供することを目的とする。 【構成】少なくともデータ入力端子１０，出力端子14ａ
〜14ｄ，クロック入力端子11Ａ及び電源端子１３を有す
る論理ＩＣ９Ａの前記電源端子１３にバイアスを印加
し、かつ前記データ入力端子１０の電位をＨｉｇｈ（以
下Ｈと称す）又はＬｏｗ（以下Ｌと称す）のいずれか一
方の電位にした状態で、前記クロック入力端子１０にＨ
及びＬの電圧を交互に印加し、前記出力端子14ａ〜14ｄ
がＨ又はＬのうちいずれか一方の電位になるようにした
後、スタティックバーンインを開始することを含み構成
する。
Description
【０００１】 （目次） ・産業上の利用分野 ・従来の技術（図３） ・発明が解決しようとする課題 ・課題を解決するための手段 ・作用 ・実施例（図１，図２） ・発明の効果
【０００２】
【産業上の利用分野】本発明は、論理ＩＣの試験方法に
関し、更に詳しく言えば、分離処理用又は多重処理用の
論理ＩＣのスタティックバーンインを行う半導体装置の
試験方法に関する。
関し、更に詳しく言えば、分離処理用又は多重処理用の
論理ＩＣのスタティックバーンインを行う半導体装置の
試験方法に関する。
【０００３】半導体装置においては、初期故障を除去す
るため、バーンイン試験が行われる。このとき、同じ負
荷を全ての素子に印加することが必要である。
るため、バーンイン試験が行われる。このとき、同じ負
荷を全ての素子に印加することが必要である。
【０００４】
【従来の技術】半導体素子、特に論理ＩＣのバーンイン
試験には、論理動作させずに一定のバイアスを印加した
状態で試験を行うスタティックバーンインと、論理動作
させながら試験を行うダイナミックバーンインとがあ
る。
試験には、論理動作させずに一定のバイアスを印加した
状態で試験を行うスタティックバーンインと、論理動作
させながら試験を行うダイナミックバーンインとがあ
る。
【０００５】特に、一つの入力回路と複数の出力回路を
有する分離処理用の論理ＩＣや、複数の入力回路と一つ
の出力回路を有する多重処理用の論理ＩＣについてスタ
ティックバーンインを行う場合には、論理ＩＣを構成す
る全ての素子に同じ負荷を印加することが必要である。
有する分離処理用の論理ＩＣや、複数の入力回路と一つ
の出力回路を有する多重処理用の論理ＩＣについてスタ
ティックバーンインを行う場合には、論理ＩＣを構成す
る全ての素子に同じ負荷を印加することが必要である。
【０００６】図３は、分離処理用の論理ＩＣのスタティ
ックバーンインを行う従来例の試験方法について説明す
る結線図である。図３において、１は１つの入力回路と
４つの出力回路を有する分離処理用の論理ＩＣで、１つ
のデータ入力端子２，クロック入力端子３，接地端子
４，論理ＩＣ内の素子に電圧／電流を供給するための電
源端子５，及びデータ入力端子２及びクロック入力端子
３から入力されるHigh，Low の電圧の組み合わせに対応
してHigh，Low の電圧を出力する４つの出力端子６ａ〜
６ｄを有する。
ックバーンインを行う従来例の試験方法について説明す
る結線図である。図３において、１は１つの入力回路と
４つの出力回路を有する分離処理用の論理ＩＣで、１つ
のデータ入力端子２，クロック入力端子３，接地端子
４，論理ＩＣ内の素子に電圧／電流を供給するための電
源端子５，及びデータ入力端子２及びクロック入力端子
３から入力されるHigh，Low の電圧の組み合わせに対応
してHigh，Low の電圧を出力する４つの出力端子６ａ〜
６ｄを有する。
【０００７】このような論理ＩＣのバーンイン試験を行
う場合、各端子はそれぞれ次のように接続される。即
ち、データ入力端子２は抵抗Ｒ１を介して接地され、ク
ロック入力端子３は抵抗Ｒ２を介して接地され、接地端
子４は直接接地され、電源端子５は負の電圧が供給され
るように電源７が接続され、出力端子６ａ〜６ｄはそれ
ぞれ抵抗Ｒ３〜Ｒ６を介して負の電圧が供給されるよう
に電源８接続されている。
う場合、各端子はそれぞれ次のように接続される。即
ち、データ入力端子２は抵抗Ｒ１を介して接地され、ク
ロック入力端子３は抵抗Ｒ２を介して接地され、接地端
子４は直接接地され、電源端子５は負の電圧が供給され
るように電源７が接続され、出力端子６ａ〜６ｄはそれ
ぞれ抵抗Ｒ３〜Ｒ６を介して負の電圧が供給されるよう
に電源８接続されている。
【０００８】このような回路接続で論理ＩＣの試験を行
う。即ち、まず、電源７，８をオンにし、それぞれ負の
電圧を電源端子５，出力端子６ａ〜６ｄに供給する。こ
れにより、論理ＩＣ中の素子には一定のバイアスが印加
されるので、所定の時間この状態を保持してスタティッ
クバーンインを行う。このとき、論理ＩＣは論理動作を
行わない。
う。即ち、まず、電源７，８をオンにし、それぞれ負の
電圧を電源端子５，出力端子６ａ〜６ｄに供給する。こ
れにより、論理ＩＣ中の素子には一定のバイアスが印加
されるので、所定の時間この状態を保持してスタティッ
クバーンインを行う。このとき、論理ＩＣは論理動作を
行わない。
【０００９】
【発明が解決しようとする課題】ところで、上記の回路
接続では、データ入力端子２及びクロック入力端子３の
入力の電圧の状態はともにHighの状態となっている。こ
のとき、出力回路の出力電圧の状態は、一の組み合わせ
の論理が達成されるだけなので、High状態とLow状態と
が入り乱れる。従って、このような状態でバーンインを
行った場合、論理ＩＣ内の素子には同じ負荷が加わらな
いので、論理ＩＣに対して適正な試験が行われない。こ
のため、不良となるべきものが良品となったりするとい
う問題がある。
接続では、データ入力端子２及びクロック入力端子３の
入力の電圧の状態はともにHighの状態となっている。こ
のとき、出力回路の出力電圧の状態は、一の組み合わせ
の論理が達成されるだけなので、High状態とLow状態と
が入り乱れる。従って、このような状態でバーンインを
行った場合、論理ＩＣ内の素子には同じ負荷が加わらな
いので、論理ＩＣに対して適正な試験が行われない。こ
のため、不良となるべきものが良品となったりするとい
う問題がある。
【００１０】しかし、バイアスを印加した後の論理ＩＣ
の複数の出力回路を全てオン状態又はオフ状態にするこ
とは非常な困難性を伴う。即ち、１つの論理ＩＣについ
て４つの出力回路を全てオン状態にするには、確率的
に、２4 ＝１６回、電源をオン・オフする必要がある。
従って、バーンインボードに多数の論理ＩＣがある場合
には、大変な作業になる。
の複数の出力回路を全てオン状態又はオフ状態にするこ
とは非常な困難性を伴う。即ち、１つの論理ＩＣについ
て４つの出力回路を全てオン状態にするには、確率的
に、２4 ＝１６回、電源をオン・オフする必要がある。
従って、バーンインボードに多数の論理ＩＣがある場合
には、大変な作業になる。
【００１１】本発明は、かかる従来の問題点に鑑みてな
されたもので、バーンインを行う論理ＩＣ内の複数の素
子に同じ負荷を容易に印加することのできる半導体装置
の試験方法を提供することを目的とするものである。
されたもので、バーンインを行う論理ＩＣ内の複数の素
子に同じ負荷を容易に印加することのできる半導体装置
の試験方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】上記課題は、少なくとも
データ入力端子，出力端子，クロック入力端子及び電源
端子を有する論理ＩＣの前記電源端子にバイアスを印加
し、かつ前記データ入力端子の電位をＨｉｇｈ（以下Ｈ
と称す）又はＬｏｗ（以下Ｌと称す）のいずれか一方の
電位にした状態で、前記クロック入力端子にＨ及びＬの
電圧を交互に印加し、前記出力端子がＨ又はＬのうちい
ずれか一方の電位になるようにした後、スタティックバ
ーンインを開始することを特徴とする半導体装置の試験
方法によって達成され、第２に、前記論理ＩＣは、一つ
の入力回路と複数の出力回路を有する分離処理用の論理
ＩＣであり、又は複数の入力回路と一つの出力回路を有
する多重処理用の論理ＩＣであることを特徴とする第１
の発明に記載の半導体装置の試験方法。
データ入力端子，出力端子，クロック入力端子及び電源
端子を有する論理ＩＣの前記電源端子にバイアスを印加
し、かつ前記データ入力端子の電位をＨｉｇｈ（以下Ｈ
と称す）又はＬｏｗ（以下Ｌと称す）のいずれか一方の
電位にした状態で、前記クロック入力端子にＨ及びＬの
電圧を交互に印加し、前記出力端子がＨ又はＬのうちい
ずれか一方の電位になるようにした後、スタティックバ
ーンインを開始することを特徴とする半導体装置の試験
方法によって達成され、第２に、前記論理ＩＣは、一つ
の入力回路と複数の出力回路を有する分離処理用の論理
ＩＣであり、又は複数の入力回路と一つの出力回路を有
する多重処理用の論理ＩＣであることを特徴とする第１
の発明に記載の半導体装置の試験方法。
【００１３】
【作用】本発明の半導体装置の試験方法によれば、出力
端子又は入力端子がＨ又はＬのうちいずれか一方の電位
になるようにした後、スタティックバーンインを開始し
ているので、例えば、バーンインを行う論理ＩＣが一つ
の入力回路と複数の出力回路を有する分離処理用の論理
ＩＣ又は複数の入力回路と一つの出力回路を有する多重
処理用の論理ＩＣである場合、論理ＩＣ中の全ての素子
に同じ負荷を印加することができる。これにより、論理
ＩＣの適正な試験を行うことができる。
端子又は入力端子がＨ又はＬのうちいずれか一方の電位
になるようにした後、スタティックバーンインを開始し
ているので、例えば、バーンインを行う論理ＩＣが一つ
の入力回路と複数の出力回路を有する分離処理用の論理
ＩＣ又は複数の入力回路と一つの出力回路を有する多重
処理用の論理ＩＣである場合、論理ＩＣ中の全ての素子
に同じ負荷を印加することができる。これにより、論理
ＩＣの適正な試験を行うことができる。
【００１４】また、スタティックバーンインを開始する
前にバーンインを行う論理ＩＣのクロック入力端子にＨ
及びＬの電圧を交互に印加するだけでよいので、従来と
比較して作業が極めて容易になる。
前にバーンインを行う論理ＩＣのクロック入力端子にＨ
及びＬの電圧を交互に印加するだけでよいので、従来と
比較して作業が極めて容易になる。
【００１５】
【実施例】図１（ａ）は、分離処理用の論理ＩＣのスタ
ティックバーンインを行う本発明の実施例の試験方法に
ついて説明する結線図である。
ティックバーンインを行う本発明の実施例の試験方法に
ついて説明する結線図である。
【００１６】図１において、９Ａは１つの入力回路と４
つの出力回路を有する分離処理用の論理ＩＣで、１つの
データ入力端子１０，クロック入力端子11Ａ，接地端子
１２，論理ＩＣ９Ａ内の素子に電圧／電流を供給するた
めの電源端子１３，及びデータ入力端子２及びクロック
入力端子11Ａから入力されるHigh又はLow の電圧の組み
合わせに対応してHigh又はLow の電圧を出力する４つの
出力端子14ａ〜14ｄを有する。
つの出力回路を有する分離処理用の論理ＩＣで、１つの
データ入力端子１０，クロック入力端子11Ａ，接地端子
１２，論理ＩＣ９Ａ内の素子に電圧／電流を供給するた
めの電源端子１３，及びデータ入力端子２及びクロック
入力端子11Ａから入力されるHigh又はLow の電圧の組み
合わせに対応してHigh又はLow の電圧を出力する４つの
出力端子14ａ〜14ｄを有する。
【００１７】次に、上記の論理ＩＣ９Ａのバーンイン試
験を行う方法について説明する。一例として、図１
（ａ）に示すように、各端子はそれぞれ次のように接続
される。即ち、データ入力端子１０は抵抗Ｒ７を介して
接地され、クロック入力端子11Ａは抵抗Ｒ８を介して接
地され、接地端子１２は直接接地され、電源端子１３は
負の電圧が供給されるように電源１５が接続され、出力
端子14ａ〜14ｄはそれぞれ抵抗Ｒ９〜Ｒ１２を介して負
の電圧が供給されるように電源１６に接続されている。
験を行う方法について説明する。一例として、図１
（ａ）に示すように、各端子はそれぞれ次のように接続
される。即ち、データ入力端子１０は抵抗Ｒ７を介して
接地され、クロック入力端子11Ａは抵抗Ｒ８を介して接
地され、接地端子１２は直接接地され、電源端子１３は
負の電圧が供給されるように電源１５が接続され、出力
端子14ａ〜14ｄはそれぞれ抵抗Ｒ９〜Ｒ１２を介して負
の電圧が供給されるように電源１６に接続されている。
【００１８】このような状態で、まず、電源７，８をオ
ンにし、それぞれ負の電圧を電源端子１３，出力端子14
ａ〜14ｄに供給する。このとき、データ入力端子１０の
電圧は、図２（ａ）に示すように、Ｈの電位となる。
ンにし、それぞれ負の電圧を電源端子１３，出力端子14
ａ〜14ｄに供給する。このとき、データ入力端子１０の
電圧は、図２（ａ）に示すように、Ｈの電位となる。
【００１９】次いで、パルス幅５μｓ，デューティサイ
クル１０μｓでクロックパルスをクロック入力端子11Ａ
に印加する（図２（ｂ））。これにより、出力端子14ａ
〜14ｄの各電位は、それぞれ独立に図２（ｃ）〜（ｆ）
のハッチング部分で示す時間帯の間の任意の時刻にＨに
なるが、結局、クロックパルス印加後数秒間で全ての出
力端子14ａ〜14ｄがＨの電位になっている（図２（ｃ）
〜（ｆ））。
クル１０μｓでクロックパルスをクロック入力端子11Ａ
に印加する（図２（ｂ））。これにより、出力端子14ａ
〜14ｄの各電位は、それぞれ独立に図２（ｃ）〜（ｆ）
のハッチング部分で示す時間帯の間の任意の時刻にＨに
なるが、結局、クロックパルス印加後数秒間で全ての出
力端子14ａ〜14ｄがＨの電位になっている（図２（ｃ）
〜（ｆ））。
【００２０】次に、このような状態にした後、スタティ
ックバーンインを開始する。これにより、論理ＩＣ９Ａ
中の素子には一定のバイアスが印加されるので、所定の
時間この状態を保持してスタティックバーンインを行
う。このとき、論理ＩＣ９Ａは論理動作を行わない。
ックバーンインを開始する。これにより、論理ＩＣ９Ａ
中の素子には一定のバイアスが印加されるので、所定の
時間この状態を保持してスタティックバーンインを行
う。このとき、論理ＩＣ９Ａは論理動作を行わない。
【００２１】以上のように、本発明の実施例の論理ＩＣ
の試験方法によれば、４つの出力端子14ａ〜14ｄがＨの
電位になるようにした後、スタティックバーンインを開
始しているので、論理ＩＣ９Ａ中の全ての素子に同じ負
荷を印加することができる。これにより、論理ＩＣ９Ａ
の適正な試験を行うことができる。
の試験方法によれば、４つの出力端子14ａ〜14ｄがＨの
電位になるようにした後、スタティックバーンインを開
始しているので、論理ＩＣ９Ａ中の全ての素子に同じ負
荷を印加することができる。これにより、論理ＩＣ９Ａ
の適正な試験を行うことができる。
【００２２】また、スタティックバーンインを開始する
前にバーンインを行う論理ＩＣ９Ａのクロック入力端子
11ＡにＨ及びＬの電圧が交互に変化するクロックパルス
を印加するだけでよいので、従来と比較して作業が極め
て容易になる。
前にバーンインを行う論理ＩＣ９Ａのクロック入力端子
11ＡにＨ及びＬの電圧が交互に変化するクロックパルス
を印加するだけでよいので、従来と比較して作業が極め
て容易になる。
【００２３】なお、通常、複数の論理ＩＣ９Ａ〜９Ｚを
一つのバーンインボードでバーンイン試験を行う場合が
多いが、このような場合、図１（ｂ）に示すように、各
々の論理ＩＣ９Ａ〜９Ｚをバーンインボードに並べ、各
端子11Ａ〜11Ｚを並列に接続する（他の端子については
省略してある。）。そして、全ての論理ＩＣ９Ａ〜９Ｚ
に同じ負荷を与えるため、バーンインを開始する前に一
か所からクロックパルスを印加するようにする。
一つのバーンインボードでバーンイン試験を行う場合が
多いが、このような場合、図１（ｂ）に示すように、各
々の論理ＩＣ９Ａ〜９Ｚをバーンインボードに並べ、各
端子11Ａ〜11Ｚを並列に接続する（他の端子については
省略してある。）。そして、全ての論理ＩＣ９Ａ〜９Ｚ
に同じ負荷を与えるため、バーンインを開始する前に一
か所からクロックパルスを印加するようにする。
【００２４】また、実施例では、論理ＩＣとして、一つ
の入力回路と複数の出力回路を有する分離処理用の論理
ＩＣ９Ａを用いているが、複数の入力回路と一つの出力
回路を有する多重処理用の論理ＩＣを用いてもよい。こ
の場合には、複数の入力回路の全ての入力端子にＨ又は
Ｌの電圧のどちらか一方の電圧を印加する。そして、特
に、複数の論理ＩＣのバーンインを同時に行う場合に
は、クロックパルスをクロック入力端子に数秒間印加
し、全ての論理ＩＣの出力端子にＨ又はＬの電圧のいず
れか一方の電圧が出力されるようにする。
の入力回路と複数の出力回路を有する分離処理用の論理
ＩＣ９Ａを用いているが、複数の入力回路と一つの出力
回路を有する多重処理用の論理ＩＣを用いてもよい。こ
の場合には、複数の入力回路の全ての入力端子にＨ又は
Ｌの電圧のどちらか一方の電圧を印加する。そして、特
に、複数の論理ＩＣのバーンインを同時に行う場合に
は、クロックパルスをクロック入力端子に数秒間印加
し、全ての論理ＩＣの出力端子にＨ又はＬの電圧のいず
れか一方の電圧が出力されるようにする。
【００２５】更に、全ての出力端子がＨの電位になるよ
うにした後、スタティックバーンインを開始している
が、論理ＩＣの種類によっては全ての出力端子がＬの電
位になるようにした後、スタティックバーンインを開始
してもよい。
うにした後、スタティックバーンインを開始している
が、論理ＩＣの種類によっては全ての出力端子がＬの電
位になるようにした後、スタティックバーンインを開始
してもよい。
【００２６】
【発明の効果】以上のように、本発明の半導体装置の試
験方法によれば、出力端子がＨ又はＬのうちいずれか一
方の電位になるようにした後、スタティックバーンイン
を開始しているので、例えば、バーンインを行う論理Ｉ
Ｃが一つの入力回路と複数の出力回路を有する分離処理
用の論理ＩＣ又は複数の入力回路と一つの出力回路を有
する多重処理用の論理ＩＣである場合、論理ＩＣ中の全
ての素子に同じ負荷を印加することができる。これによ
り、論理ＩＣの適正な試験を行うことができる。
験方法によれば、出力端子がＨ又はＬのうちいずれか一
方の電位になるようにした後、スタティックバーンイン
を開始しているので、例えば、バーンインを行う論理Ｉ
Ｃが一つの入力回路と複数の出力回路を有する分離処理
用の論理ＩＣ又は複数の入力回路と一つの出力回路を有
する多重処理用の論理ＩＣである場合、論理ＩＣ中の全
ての素子に同じ負荷を印加することができる。これによ
り、論理ＩＣの適正な試験を行うことができる。
【００２７】また、スタティックバーンインを開始する
前にバーンインを行う論理ＩＣのクロック入力端子にＨ
及びＬの電圧を交互に印加するだけでよいので、従来と
比較して作業が極めて容易になる。
前にバーンインを行う論理ＩＣのクロック入力端子にＨ
及びＬの電圧を交互に印加するだけでよいので、従来と
比較して作業が極めて容易になる。
【図１】本発明の実施例の論理ＩＣのバーンイン試験方
法について説明する結線図である。
法について説明する結線図である。
【図２】本発明の実施例の論理ＩＣのバーンイン試験を
行う方法について説明するタイミングチャートである。
行う方法について説明するタイミングチャートである。
【図３】従来例の論理ＩＣのバーンイン試験を行う方法
について説明する結線図である。
について説明する結線図である。
９Ａ〜９Ｚ 論理ＩＣ、 １０ データ入力端子、 11Ａ〜11Ｚ クロック入力端子、 １２ 接地端子、 １３ 電源端子、 14ａ〜14ｄ 出力端子、 １５，１６ 電源、 Ｒ７〜Ｒ１２ 抵抗。
Claims (2)
- 【請求項１】 少なくともデータ入力端子，出力端子，
クロック入力端子及び電源端子を有する論理ＩＣの前記
電源端子にバイアスを印加し、かつ前記データ入力端子
の電位をＨｉｇｈ（以下Ｈと称す）又はＬｏｗ（以下Ｌ
と称す）のいずれか一方の電位にした状態で、前記クロ
ック入力端子にＨ及びＬの電圧を交互に印加し、前記出
力端子がＨ又はＬのうちいずれか一方の電位になるよう
にした後、スタティックバーンインを開始することを特
徴とする半導体装置の試験方法。 - 【請求項２】 前記論理ＩＣは、一つの入力回路と複数
の出力回路を有する分離処理用の論理ＩＣであり、又は
複数の入力回路と一つの出力回路を有する多重処理用の
論理ＩＣであることを特徴とする半導体装置の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24002891A JPH0582614A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24002891A JPH0582614A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582614A true JPH0582614A (ja) | 1993-04-02 |
Family
ID=17053396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24002891A Withdrawn JPH0582614A (ja) | 1991-09-19 | 1991-09-19 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758172A (ja) * | 1993-08-12 | 1995-03-03 | Nec Corp | 半導体装置試験用ユニバーサルバーンインボード |
-
1991
- 1991-09-19 JP JP24002891A patent/JPH0582614A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758172A (ja) * | 1993-08-12 | 1995-03-03 | Nec Corp | 半導体装置試験用ユニバーサルバーンインボード |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0342784B1 (en) | Program controlled in-circuit test of analog to digital converters | |
| JP2641816B2 (ja) | 半導体集積回路の測定方法 | |
| JPH0418793B2 (ja) | ||
| JPH0582614A (ja) | 半導体装置の試験方法 | |
| JPH0580992B2 (ja) | ||
| JP2919147B2 (ja) | 半導体集積回路の試験方法 | |
| JPH0689932A (ja) | パワーｍｏｓｆｅｔのバーンイン装置 | |
| JP3002575B2 (ja) | 回路異常検出装置 | |
| JPS60120269A (ja) | 半導体テスト装置 | |
| JPH04298900A (ja) | 半導体メモリ装置 | |
| JP3106486B2 (ja) | 半導体集積回路の測定装置 | |
| JPS63271966A (ja) | 半導体集積回路 | |
| JPS6110214Y2 (ja) | ||
| JPS6298762A (ja) | 集積回路 | |
| JPS587573A (ja) | Ｉｃ試験方法 | |
| JP2618550B2 (ja) | バーンイン方式 | |
| JPH0261717B2 (ja) | ||
| JPH10213616A (ja) | 液晶駆動用集積回路およびそのテスト方法 | |
| JPH05315340A (ja) | 集積回路装置およびその検査方法 | |
| JPS62287637A (ja) | 半導体集積回路装置 | |
| JPH07198796A (ja) | 半導体集積回路装置 | |
| JPS6161071A (ja) | バアンイン方式 | |
| JPH11295386A (ja) | 半導体集積回路装置およびその試験方法 | |
| JPS5937788B2 (ja) | Ｉｃ ノエ−ジングホウホウ | |
| JPH112661A (ja) | 半導体集積回路装置及びその試験方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |