JPH0261717B2 - - Google Patents
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- Publication number
- JPH0261717B2 JPH0261717B2 JP57115403A JP11540382A JPH0261717B2 JP H0261717 B2 JPH0261717 B2 JP H0261717B2 JP 57115403 A JP57115403 A JP 57115403A JP 11540382 A JP11540382 A JP 11540382A JP H0261717 B2 JPH0261717 B2 JP H0261717B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- logic element
- enable terminal
- circuit
- enable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000523 sample Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明は、論理回路の検査に係わり、特に論理
回路内の論理素子単位の検査に関するものであ
る。
回路内の論理素子単位の検査に関するものであ
る。
従来技術
従来、論理回路内において論理素子単位の良否
検査を行う場合、論理素子単位に電源供給可能な
回路構成とするか、または回路構成を工夫せず試
験装置でバツクドライブを行つていた。そのため
前者では基板実装構造が複雑で高価なものとな
り、後者ではテスト時間に制限（通常最大300ms
程度）があり、また論理素子を破壊する危険性お
よびループ回路に制約があるなどの欠点があつ
た。
検査を行う場合、論理素子単位に電源供給可能な
回路構成とするか、または回路構成を工夫せず試
験装置でバツクドライブを行つていた。そのため
前者では基板実装構造が複雑で高価なものとな
り、後者ではテスト時間に制限（通常最大300ms
程度）があり、また論理素子を破壊する危険性お
よびループ回路に制約があるなどの欠点があつ
た。
発明の目的
本発明の目的は、論理回路内の各論理素子単位
に良否検査するための簡単な回路構成を提供する
ことにある。
に良否検査するための簡単な回路構成を提供する
ことにある。
発明の総括的説明
本発明の論理回路は、試験装置によつてプロー
ブ可能なイネイブル端子を有し、かつ該イネイブ
ル端子の制御によつて他の入出力端子のイネイブ
ル／デイスエイブル制御可能な論理素子を少なく
とも１つ含む論理回路に前提とし、このような論
理回路全体を代表する１つのイネイブル端子を設
け、後者のイネイブル端子と各論理素子の前者イ
ネイブル端子とをそれぞれ抵抗器を介して接続
し、論理回路全体がデイスエイブルの状態で各論
理素子単位にイネイブル端子にできることを特徴
とする。
ブ可能なイネイブル端子を有し、かつ該イネイブ
ル端子の制御によつて他の入出力端子のイネイブ
ル／デイスエイブル制御可能な論理素子を少なく
とも１つ含む論理回路に前提とし、このような論
理回路全体を代表する１つのイネイブル端子を設
け、後者のイネイブル端子と各論理素子の前者イ
ネイブル端子とをそれぞれ抵抗器を介して接続
し、論理回路全体がデイスエイブルの状態で各論
理素子単位にイネイブル端子にできることを特徴
とする。
発明の実施例
以下、本発明の一実施例を第１図および第２図
により説明する。第１図は本発明の回路構成を示
す。１は被試験論理回路、２は被試験回路の外部
端子（以下外部端子と呼ぶ）である。３〜５は論
理素子でありそれぞれ全入出力端子をイネイブル
端子、デイスエイブル状態（TTL出力はハイイ
ンピーダンス、ECL出力はローレベル）に制御
するためのイネイブル端子Ｅを備える。６〜８は
該イネイブル端子から引出されたプローブ接触可
能なポイント（以下プロービングポイントと呼
ぶ）であり、９〜１１は抵抗器である。第２図は
論理素子の１つ（たとえば論理素子３）の端子を
示す図である。１３，１４は６〜８同様プロービ
ングポイントである。また１５はプローブであ
る。
により説明する。第１図は本発明の回路構成を示
す。１は被試験論理回路、２は被試験回路の外部
端子（以下外部端子と呼ぶ）である。３〜５は論
理素子でありそれぞれ全入出力端子をイネイブル
端子、デイスエイブル状態（TTL出力はハイイ
ンピーダンス、ECL出力はローレベル）に制御
するためのイネイブル端子Ｅを備える。６〜８は
該イネイブル端子から引出されたプローブ接触可
能なポイント（以下プロービングポイントと呼
ぶ）であり、９〜１１は抵抗器である。第２図は
論理素子の１つ（たとえば論理素子３）の端子を
示す図である。１３，１４は６〜８同様プロービ
ングポイントである。また１５はプローブであ
る。
この被試験論理回路１を全体として良否検査す
る場合は、外部端子２にローレベルを印加するこ
とによつて全論理素子３〜５のイネイブル端子Ｅ
をローレベルにし、これによつて全入出力端子を
イネイブル状態に保持する。また被試験論理回路
１を論理素子３〜５単位に良否検査する場合は、
まず外部端子２にハイレベルを印加することによ
つて全論理素子３〜５のイネイブル端子Ｅをハイ
レベルにし、従つて全入出力端子をデイスエイブ
ル状態にする。次に良否検査対象となる論理素子
（たとえば論理素子３）のイネイブル端子Ｅと接
続するプロービングポイント６にプローブ１５を
接触させてローレベルを印加し、この論理素子３
の全入出力端子をイネイブル状態にする。このと
き抵抗器９によつて他の論理素子４，５のイネイ
ブル端子Ｅはハイレベルが保持されている。他の
論理素子４，５の良否検査についても同様であ
る。
る場合は、外部端子２にローレベルを印加するこ
とによつて全論理素子３〜５のイネイブル端子Ｅ
をローレベルにし、これによつて全入出力端子を
イネイブル状態に保持する。また被試験論理回路
１を論理素子３〜５単位に良否検査する場合は、
まず外部端子２にハイレベルを印加することによ
つて全論理素子３〜５のイネイブル端子Ｅをハイ
レベルにし、従つて全入出力端子をデイスエイブ
ル状態にする。次に良否検査対象となる論理素子
（たとえば論理素子３）のイネイブル端子Ｅと接
続するプロービングポイント６にプローブ１５を
接触させてローレベルを印加し、この論理素子３
の全入出力端子をイネイブル状態にする。このと
き抵抗器９によつて他の論理素子４，５のイネイ
ブル端子Ｅはハイレベルが保持されている。他の
論理素子４，５の良否検査についても同様であ
る。
このようにして良否検査対象となる論理素子
は、被試験論理回路内で１つのプローブによつて
他の論理素子とは独立に全入出力端子をイネイブ
ル状態にできる。
は、被試験論理回路内で１つのプローブによつて
他の論理素子とは独立に全入出力端子をイネイブ
ル状態にできる。
発明の効果
本発明によれば、論理回路内の各論理素子単位
に良否検査するための簡単な回路構成を実現でき
る。
に良否検査するための簡単な回路構成を実現でき
る。
第１図は本発明の回路構成を示す回路図、第２
図は論理素子の周辺の端子を示す図である。 １…被試験論理回路、２…外部端子、３〜５…
論理素子、６〜８…プロービングポイント、９〜
１１…抵抗器、１５…プローブ。
図は論理素子の周辺の端子を示す図である。 １…被試験論理回路、２…外部端子、３〜５…
論理素子、６〜８…プロービングポイント、９〜
１１…抵抗器、１５…プローブ。
Claims (1)
- １ 試験装置によつてプローブ可能なイネイブル
端子を有しかつ該イネイブル端子の制御によつて
他の入出力端子のイネイブル／デイスエイブル制
御可能な論理素子を少なくとも１つ含む論理回路
において、前記論理回路全体に関する１つのイネ
イブル端子が前記各論理素子のイネイブル端子と
それぞれ抵抗器を介して接続されており、前記論
理回路全体がデイスエイブルの状態で各論理素子
単位にイネイブルにできることを特徴とする論理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115403A JPS596553A (ja) | 1982-07-05 | 1982-07-05 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115403A JPS596553A (ja) | 1982-07-05 | 1982-07-05 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596553A JPS596553A (ja) | 1984-01-13 |
| JPH0261717B2 true JPH0261717B2 (ja) | 1990-12-20 |
Family
ID=14661699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115403A Granted JPS596553A (ja) | 1982-07-05 | 1982-07-05 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596553A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2576070B2 (ja) * | 1991-06-28 | 1997-01-29 | 豊田合成株式会社 | 自動車用ウインドモール |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243346A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 複数個の半導体集積回路を実装した回路装置 |
-
1982
- 1982-07-05 JP JP57115403A patent/JPS596553A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2576070B2 (ja) * | 1991-06-28 | 1997-01-29 | 豊田合成株式会社 | 自動車用ウインドモール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS596553A (ja) | 1984-01-13 |
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