JPS596553A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明は、論理回路の検査に係わり、特に論理回路内の
論理素子単位の検査に関するものである。

従来技術 従来、論理回路内において論理素子単位の良否検査を行
う場合、論理素子単位に電源供給可能な回路構成とする
か、または回路構成ン工夫せず試験装置でバックドライ
ブを行っていた。

そのため前者では基板実装構造が複雑で高価なものとな
り、後者ではテスト時間に制限（通常最大３００　ｎ８
程度）があり、また論理素子を破壊する危険性およびル
ープ回路に制約があるなどの欠点があった。

発明の目的 本発明の目的は、論理回路内の各論理素子単位に良否検
査するだめの簡単な回路構Ｍ、ン提供することにある。

本発明の論理回路は、試験装置によってプローブ可能な
イネイブル端子を有し、かつ該イネイブル端子の制御に
よって他の入出力端子のイうな論理回路全体を代表する
１つのイネイブル端子を設け、後者のイネイブル端子と
各論理素子の前者イネイブル端子とｔそれぞれ抵抗器χ
介して接続し、論理回路全体がディスエイプルの状態で
各論理素子単位にイネイブルにできることを特徴とする
。

発明の実施例 以下、本発明の一実施例を第１図および第２図により説
明する。第１図は本発明の回路構成を示す。１は被試験
論理回路、２は被試験回路の外部端子（以下外部端子と
呼ぶ）である。３〜５は論理素子でありそ扛ぞれ全入出
力端子乞イネイブル、ディスエイプル状態（ＴＴＬ出力
はハイインピーダンス、ＥＣＵａｌｔ’！、ローレベル
）に制御するためのイネイブル端子ＣＢ）Ｙ備える。６
〜８は該イネイブル端子から引出されたプローブ接触可
能なポイント（以下プロービングポイントと呼ぶ）であ
り、９〜１１は抵抗器である。第２図は論理素子の１つ
（たとえば論理素′子６）の端子を示す崗である。１５
．１４は６〜８同様プロービングポイントである。また
１５はプローブである。

この被試験論理回路１ン全体として良否検査する場合は
、外部端子２にハイレベルを印加することによりて全輪
理紫子３〜５のイネイブルｍ子ＥＹハイレベルＫＬ−こ
れによって全入出力端子をイネイブル状態に保持する。

また被試験論理回路１を論理素子３〜５単位に良否検査
する場合は、まず外部端子２にローレベルを印加するこ
とによって全輪３１！素子３〜５のイネイブ／ＬＪｉＥ
Ｙローレベルにし、従って全入出力端子をディスエイプ
ル状態にする。次に良否検査対象となる論理素子（たと
えば論理素子３）のイネイブル端子Ｅと接続するプロー
ビングポイント６にプローブ１５を接触させてハイレベ
ルを印加し、この論ｍ＊子３の全入出力端子をイネイブ
ル状態にする。このとき抵抗器９によって他の論理素子
４．５のイネイブル端子Ｅはローレベルが保持されてい
る。他の論理素子４，５の庖否検査についても同様であ
る。

このようにして良否検査対象となる論理素子は、被試験
論理回路内で１つのプローブによって他の論理素子とは
独立に全入出力端子ｔイネイブル状態にできる。

発明の効果 本発明によれば、論理回路内の各論理素子単位に良否検
査するだめの簡単な回路構成を実現できる。

【図面の簡単な説明】

第１図は本発明の回路構成ン示す回路図、第２図は論理
素子の周辺の端子ン示す図である。 １・・・被試験論理回路 ２・・・外部端子 ３−５・・・論理素子 ６〜８・・・プロービングポイント ９〜１１・・・抵抗器 １５・・・プローブ 代理人弁理士　　薄　１）利　幸

Claims (1)

【特許請求の範囲】
1. 試験装置によってプローブ可能なイネイブル端子を有し
   かつ該イネイブル端子の制御によって他の入出力端子の
   イネイブル／ディスエイプル制御可能な論理素子を少な
   （とも１つ含む論理回路において、前記論理回路全体に
   関する１つのイネイブル端子が前記各論理素子のイネイ
   ブル端子とそ扛ぞれ抵抗器ヶ介して接続されており、前
   記論理回路全体がディスエイプルの状態で各論理素子単
   位にイネイブルにできることを特徴とする論理回路。