JPH09180485A

JPH09180485A - 不揮発性半導体記憶装置

Info

Publication number: JPH09180485A
Application number: JP34151395A
Authority: JP
Inventors: Naoshi Ogura; 直志小倉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1997-07-11
Anticipated expiration: 2015-12-27
Also published as: KR100273628B1; EP0782146A3; JP2848300B2; US5818754A; KR970051327A; EP0782146A2

Abstract

(57)【要約】【課題】誤り訂正回路の回路規模を小さくすると共に、
動作速度を速くする。【解決手段】５１２バイトのセクタ・データ及びこのセ
クタ・データと対応する３２バイトのアトリビュート・
データを１組のデータとして１行に格納するセクタを８
個含む単位メモリ・ブロックＭＢ１１〜ＭＢ４４を４
行，４列に配置する。これら単位メモリ・ブロックのう
ちの１つを選択するカラム・ブロック・デコーダ１２及
びロウ・ブロック・デコーダ１３を設ける。１つの単位
メモリ・ブロックの１つのセクタをアクセスする。【効果】１行のアクセスで済むので動作速度を速くする
ことができ、１本のビット線不良を救済するものとする
と１ビットの誤り訂正で済み、誤り訂正回路の回路規模
を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特に一括消去型の不揮発性半導体記憶装置
に関する。

【０００２】

【従来の技術】近年、不揮発性半導体記憶装置、特に一
括消去型ＥＥＰＲＯＭを用いたコンピュータの外部記憶
装置が実用化され始めている。特に一括消去型ＥＥＰＲ
ＯＭは、不揮発性，省電力性，耐衝撃性，小型・軽量性
などの特徴を有するため、小型携帯用コンピュータの外
部記憶装置、例えばＩＣメモリ・カード等への応用が期
待されている。この分野に適した一括消去型ＥＥＰＲＯ
Ｍの従来例として、特開平５−１８９９８１号公報記載
のものがある。

【０００３】次に、この種の従来の不揮発性半導体記憶
装置について図面を参照して説明する（特開平５−１８
９９８１号公報参照）。図１３は従来の不揮発性半導体
記憶装置の一例を示すブロック図である。

【０００４】この不揮発性半導体記憶装置１０ｘは、１
チップ上に集積形成され内部にカラム・ブロック・デコ
ーダ１２ｘ、ロウ・ブロック・デコーダ１３ｘ、および
４行×４列のマトリクス状に配置された１６個の単位メ
モリ・ブロックＭＢ１１ｘ〜ＭＢ４４ｘから成るメモリ
・ブロック・アレイ１１ｘにより構成される。単位メモ
リ・ブロックＭＢ１１ｘ〜ＭＢ４４ｘは、それぞれ５１
２バイトの記憶容量を有しており、各単位メモリ・ブロ
ックは不揮発性の複数（５１２×８個）のメモリセルか
ら構成される。ロウ・ブロック・デコーダ１３ｘは、外
部から供給される１３ビットのアドレス信号Ａ１２〜Ａ
０のうちの上位２ビットのアドレス信号Ａ１２，Ａ１１
に応じて、第１行（ＭＢ１１，ＭＢ１２，ＭＢ１３，Ｍ
Ｂ１４）から第４行（ＭＢ４１，ＭＢ４２，ＭＢ４３，
ＭＢ４４）までの中の１行を選択する。カラム・ブロッ
ク・デコーダ１２ｘは、外部から供給される１３ビット
のアドレス信号のうちの上から３番目と４番目のアドレ
ス信号Ａ１０，Ａ９の応じて、第１列（ＭＢ１１，ＭＢ
２１，ＭＢ３１，ＭＢ４１）から第４列（ＭＢ１４，Ｍ
Ｂ２４，ＭＢ３４，ＭＢ４４）までの中の１列を選択す
る。カラム・ブロック・デコーダ１２ｘとロウ・ブロッ
ク・デコーダ１３ｘによってアクセス対象の単位メモリ
・ブロックが選択指定される。

【０００５】すべての単位メモリ・ブロックは基本的に
は同一構成であり、それぞれの単位メモリ・ブロック
は、他の単位メモリ・ブロックとは独立に書込み，読出
しおよび消去が可能である。

【０００６】選択指定された単位メモリ・ブロック内で
は、１３ビットのアドレス信号Ａ１２〜Ａ０のうちの下
位９ビットのアドレス信号Ａ８〜Ａ０によって、５１２
バイトの中の１バイト分のメモリセルが選択される。

【０００７】次に、この不揮発性半導体記憶装置１０ｘ
を用いたＩＣメモリ・カードのブロック図を図１４に示
す。

【０００８】ＩＣメモリ・カードは、複数の一括消去型
ＥＥＰＲＯＭの不揮発性半導体記憶装置１０ｘ−１〜１
０ｘ−ｎ、制御回路２０ｘ、及びインタフェース・コネ
クタ３０ｘを有している。不揮発性半導体記憶装置１０
ｘ−１〜１０ｘ−ｎは、図１３に示されるものと同様
に、５１２バイトを消去単位ブロックとして構成されて
いる。インタフェース・コネクタ３０ｘは、このＩＣメ
モリ・カードを使用する図示しないコンピュータ・シス
テムとの間でアドレス信号ＡＤ，データ信号ＤＴ，制御
信号ＣＮＴ１およびＶｃｃ，Ｖｐｐ，Ｖｇｎｄなどの各
種電源電圧を入出力するものである。

【０００９】制御回路２０ｘは、不揮発性半導体記憶装
置１０ｘ−１〜１０ｘ−ｎの選択、および選択した不揮
発性半導体記憶装置に対する読出し動作、書込み動作、
消去動作などを、インタフェース・コネクタ３０ｘを通
して図示しないコンピュータ・システムから入力される
制御信号に応じて制御する。また制御回路２０ｘは、ア
トリビュート・メモリ２２、及び誤り訂正回路２１ｘを
有する。アトリビュート・メモリ２２には、ＩＣメモリ
・カードを使用する図示しないコンピュータ・システム
が、ＩＣメモリ・カードを正常に使用するための各種情
報（以下アトリビュート・データ）を格納するために必
要である。

【００１０】アトリビュート・データは、セクタ管理情
報と誤り訂正符号に分類される。

【００１１】一括消去型ＥＥＰＲＯＭの不揮発性半導体
記憶装置には、そのデバイス特性上、書換回数に上限が
あるため、そのセクタの書換回数管理用のデータや、そ
のセクタの書換回数の上限を越えた場合に他のセクタに
アドレスを代替するためのデータや、消去状況を示すデ
ータなどがセクタ管理情報として必要である。

【００１２】また、このような不揮発性半導体記憶装置
をコンピュータの外部記憶装置に応用する場合、そのデ
ータ保持特性や、前述した書換回数制限に起因する書込
み不良、および製造歩留まり向上のために誤り訂正符号
（以下ＥＣＣともいう）及び誤り訂正回路２１ｘが必須
である。

【００１３】さらに、現在、コンピュータの外部記憶装
置において、その記憶領域の最小単位（以下セクタとす
る）は５１２バイトまたはその整数倍が一般的であり、
従来例の消去単位ブロックが５１２バイトとしてあるの
も、この理由による。

【００１４】ただし、この不揮発性半導体記憶装置を用
いた外部記憶装置においては、一つのセクタをアクセス
するには、そのセクタ内のデータ（以下セクタ・データ
という）の他に、前述のように、そのセクタのアトリビ
ュート・データにもアクセスせねばならない。

【００１５】したがって、セクタ・データを不揮発に保
持する場合、アトリビュート・データも不揮発に保持す
る必要が生じる。

【００１６】次に、図１５を参照して、従来の不揮発性
半導体記憶装置１０ｘの単位メモリ・ブロックＭＢ１１
ｘ〜ＭＢ４４ｘ各々の、１ビット分（１バイト８ビット
のうちの１ビット分）の回路構成について単位メモリ・
ブロックＭＢ１１ｘを例として説明する。

【００１７】単位メモリ・ブロックＭＢ１１ｘは、１ビ
ット分として、行デコーダ２ｘ、列デコーダ３ｘ、ビッ
ト線選択回路４ｘ、消去用バイアス回路５、書込み用バ
イアス回路６、論理積回路Ｇ１〜Ｇ３、および消去単位
ブロックのメモリセルアレイ１ｘにより構成される。消
去単位ブロックのメモリセルアレイ１ｘは、１６本のワ
ード線ＷＬ１〜ＷＬ１６と、３２本のビット線ＢＬ１〜
ＢＬ３２との交差位置にそれぞれ設けられた５１２個の
不揮発性のメモリセルＣ１〜Ｃ５１２により構成され
る。この従来例では、消去単位ブロックと、セクタ・デ
ータ領域と、セクタとは同一である。

【００１８】セクタ選択信号ＳＳは、図１３のカラム・
ブロック・デコーダ１２ｘおよびロウ・ブロック・デコ
ーダ１３ｘにより該当単位メモリ・ブロックが選択され
た場合に有効状態となる信号である。

【００１９】行デコーダ２ｘは、４ビットのアドレス信
号Ａ８〜Ａ５に応じて１６本のワード線ＷＬ１〜ＷＬ１
６の中の１本を選択する。ただし、この選択動作はセク
タ選択信号ＳＳが有効状態のときのみ実行される。

【００２０】不揮発性のメモリセルＣ１〜Ｃ５１２はそ
れぞれ、接続されているワード線が行デコーダ２ｘによ
り選択されると、接続されているビット線（ＢＬ１〜Ｂ
Ｌ３２）にその記憶内容を出力する。

【００２１】列デコーダ３ｘは、５ビットのアドレス信
号Ａ４〜Ａ０に応じて、３２本の列デコーダ出力信号線
の中の１本を有効状態とする。ただし、この動作はセク
タ選択信号ＳＳが有効状態のときのみ実行される。

【００２２】ビット線選択回路４ｘは、列デコーダ３ｘ
からの列デコーダ出力信号に応じて、３２本のビット線
ＢＬ１〜ＢＬ３２の中の１本を選択し、その選択したビ
ット線２８上のデータを出力する（Ｄ０）。

【００２３】消去用バイアス回路５は、論理積回路Ｇ２
が有効レベルを出力時、すなわち消去信号ＥＲ及びセク
タ選択信号ＳＳがともに有効レベルの時に、消去単位ブ
ロックのメモリセルアレイ１ｘに対して消去電圧を供給
する。これにより、メモリセルアレイ１ｘ中のすべての
メモリセルＣ１〜Ｃ５１２は消去状態となる。

【００２４】書込み用バイアス回路６は、論理積回路Ｇ
３が有効レベルを出力時、すなわち書込み処理信号ＷＥ
及びセクタ選択信号ＳＳがともに有効レベルの時に、消
去単位ブロックのメモリセルアレイ１ｘに対して書込み
用電圧を供給する。これにより、行デコーダ２ｘ及び列
デコーダ３ｘで指定される一つのメモリセルは書込み状
態となる。

【００２５】このように不揮発性半導体記憶装置１０ｘ
を、図１４に示されたＩＣメモリ・カードのような、コ
ンピュータ・システムの外部記憶装置の中に組込んで使
用する場合、この不揮発性半導体記憶装置１０ｘはセク
タ・データ領域を有するものの、アトリビュート・デー
タ領域を備えていないので、その外部に、アトリビュー
ト・データ用の不揮発性メモリ、すなわち、アトリビュ
ート・メモリ（２２）を必要とする。また、誤り訂正回
路（２１ｘ）も必要であり、これらは前述したように、
制御回路（２０ｘ）に設けられている。

【００２６】

【発明が解決しようとする課題】この従来の不揮発性半
導体記憶装置１０ｘでは、セクタ・データへのアクセス
を考慮し、単位消去ブロックの大きさを５１２バイトの
整数倍としている。しかし、セクタ・データへのアクセ
ス時に必ず付随する該当セクタのアトリビュート・デー
タへのアクセスに対しては以下の問題点を有する。さら
に故障発生時や記憶データの誤り発生時に対して以下の
問題点を有する。以下、これら問題点について図面を参
照し説明する。

【００２７】図１６は、１セクタのセクタ・データ及び
アトリビュート・データの格納状況とビット線故障との
関係を説明するためのメモリ配置図である。

【００２８】不揮発性半導体記憶装置においては、経時
故障、初期故障ともにビット線故障の割合が多いという
特徴がある。

【００２９】図１６において、１セクタのセクタ・デー
タを、その長さを５１２バイトとして各単位メモリ・ブ
ロック（この例ではＭＢ１３ｘ）に、アトリビュート・
データを、その長さを３２バイトとして単位メモリ・ブ
ロックと同一構成のアトリビュート・メモリ２２の対応
する行に格納した場合の１ビット分の状況について説明
する。図１６の各行はワード線を、各列はビット線を表
している。また斜線が記されているアドレスにビット線
故障が発生しているものとする。

【００３０】図１６では、単位メモリ・ブロックＭＢ１
３ｘに発生した１本のビット線不良が、セクタ・データ
中では１６ビットの誤りとして認識されてしまう。これ
は１つのセクタ・データが１６本のワード線に分割され
ているために生じるものである。

【００３１】ここで「誤り訂正符号化技術の要点」株式
会社日本工業技術センターの１０９〜１４２頁によれ
ば、１ビット誤り訂正回路の回路規模を１とすると、初
期故障のように誤り位置が既知の誤りを一つ含む２ビッ
ト誤り訂正回路の回路規模は２倍程度である。

【００３２】誤りを訂正する場合、ガロア体上における
誤り数の次数の方程式を解かねばならない。１ビット誤
りならば１次方程式であり、２ビット誤りでは２次方程
式であり、３ビット誤りでは３次方程式となる。このこ
とからも、１ビット誤り訂正回路に対する、２ビット誤
り訂正回路、３ビット以上の誤りを訂正する回路の回路
規模が推察できる。２ビット誤り訂正回路の回路規模は
１ビット誤り訂正回路に比べて５〜６倍程度だが、訂正
ブロック長が５１２ビット中の３ビット以上の誤りを訂
正する回路では３次以上の方程式を解かねばならないた
め、回路規模は数１０倍以上と非常に複雑になる。

【００３３】これらの状況において、１６ビット誤り訂
正回路を設けて、一つの消去単位ブロック中に１本のビ
ット線の初期不良までは救済することで製造歩留まりを
上げる場合を考える。この場合、該当セクタ・データに
対応するアトリビュート・メモリにも１本のビット線不
良があると、セクタ全体では図１７のとおり計１７ビッ
トの誤りとなってしまい１６ビット誤り訂正回路の能力
を超えてしまう。したがって、アトリビュート・データ
をセクタ・データとは別の消去単位ブロックにおいた場
合には、誤り訂正回路を設計する場合には２つのブロッ
クにおける不良発生率を考慮せねばならず、誤り訂正回
路の回路規模の増加を招く結果となる。

【００３４】上述の問題点は、セクタ・データとアトリ
ビュート・メモリが同一の単位消去ブロック中に存在し
ないために発生するものであり、例えば図１７に示すよ
うに、アトリビュート・データａ０〜ａ３１をセクタ・
データに続けて、単一メモリ・ブロックと同一構成のア
トリビュート・メモリ２２ａに格納した場合において
も、単位消去ブロックが５１２バイトの整数倍である限
り、一つのセクタが２つの単位消去ブロックに分割して
格納されることになってしまう。また、例えば、単位消
去ブロックを１０２４バイトとして、セクタ・データ５
１２バイト、アトリビュート・データ３２バイトを格納
した残り４８０バイトを使用しなければ、この問題を回
避することができが、メモリ・セルの使用効率が下がり
非経済的になる問題点が新たに発生する。

【００３５】さらに、以下に説明するように、セクタへ
のアクセス処理が複雑であるという欠点を有する。

【００３６】図１８は、単位メモリ・ブロックに記憶さ
れたセクタへのリード・アクセス動作を説明する流れ図
である。

【００３７】図１６のように、セクタ・データとアトリ
ビュート・データとが同一の単位消去ブロック内にない
場合には、ステップＳ２１でセクタ・データへのリード
・アクセスを行った後に、ステップＳ２２でそのセクタ
・データに対応するアトリビュート・データのアトリビ
ュート・メモリ上でのアドレス（図１６を例にするとＣ
６４〜Ｃ９５）を計算または、テーブル参照などで求め
た後に、ステップＳ２３でアトリビュート・データをリ
ード・アクセスしなければならない。したがってステッ
プＳ２２に演算時間を要するほか、各行のアドレス切換
えに時間を要するため、セクタを高速にアクセスするの
が困難であるという問題点がある。

【００３８】本発明の目的は、誤り訂正回路の回路規模
を小さくすることができ、かつ、動作速度を速くするこ
とができる不揮発性半導体記憶装置を提供することにあ
る。

【００３９】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、第１のバイト数の１組のセクタ・データ及
びこのセクタ・データと対応する第２のバイト数の１組
のアトリビュート・データを１つの単位として格納する
複数のメモリセルを所定の少数行に配置したセクタを少
なくとも１つ含むメモリセルアレイを備え選択状態のと
き第１のアドレス信号に従って前記セクタに格納されて
いるセクタ・データ及びアトリビュート・データを読出
しデータ消去時には１つの消去単位となる単位メモリ・
ブロックを所定行，所定列配置したメモリブロック・ア
レイと、第２のアドレス信号に従って前記メモリブロッ
ク・アレイの所定の単位メモリ・ブロックを選択状態と
する単位メモリ・ブロック選択回路とを有している。

【００４０】また、単位メモリ・ブロックを、１つの単
位のセクタ・データ及びアトリビュート・データを格納
する複数のメモリセルを所定の少数行に配置したセクタ
を少なくとも１つ含むメモリセルアレイと、このメモリ
セルアレイの各セクタの所定の少数行それぞれと対応し
て設けられた複数のワード線と、前記メモリセルアレイ
に含まれる全てのメモリセルの各列それぞれと対応して
設けれられた複数のビット線と、選択状態のとき第１の
アドレス信号のうちの行アドレス信号に従って前記複数
のワード線のうちの所定のワード線を選択しこのワード
線と対応するメモリセルを選択する行デコーダと、選択
状態のとき前記第１のアドレス信号のうちの列アドレス
信号及び所定の制御信号に従って前記複数のビット線の
うちの所定のビット線を選択しこのビット線と対応し前
記行デコーダで選択されたメモリセルのデータを読出す
列デコーダ及びビット線選択回路とを備えた回路として
構成され、更に、各セクタのセクタ・データの格納領域
それぞれを列方向に互いに対応して配置すると共に前記
各セクタのアドリビュート・データの格納領域それぞれ
を列方向に互いに対応して配置し、セクタ・データ選択
信号が有効レベルのときは第１のアドレス信号のうちの
列アドレス信号に従って前記セクタ・データの格納領域
の所定のビット線を選択し、無効レベルのときは前記列
アドレス信号に従って前記アトリビュート・データの格
納領域の所定のビット線を選択するようにするか、第１
のアドレス信号のうちの行アドレス信号を所定のタイミ
ングで記憶して行デコーダに供給するアドレス記憶回路
を設け、前記行アドレス信号のうちの所定のビットが第
１のレベルのときは前記第１のアドレス信号のうちの列
アドレス信号に従って前記セクタ・データの格納領域の
所定のビット線を選択し、第２のレベルのときは前記列
アドレス信号に従って前記アトリビュート・データの格
納領域の所定のビット線を選択するようにして構成され
る。

【００４１】また、単位メモリ・ブロックのメモリセル
アレイを、１つの単位のセクタ・データ及びアトリビュ
ート・データを格納する複数のメモリセルを所定の少数
列に配置したセクタを少なくとも１つ含む回路として構
成され、単位メモリ・ブロックを、１つの単位のセクタ
・データ及びアトリビュート・データを格納する複数の
メモリセルを所定の少数列に配置したセクタを少なくと
も１つ含むメモリセルアレイと、このメモリセルアレイ
の各セクタの所定の少数列それぞれと対応して設けられ
た複数のビット線と、前記メモリセルアレイに含まれる
全てのメモリセルの各行それぞれと対応して設けられた
複数のワード線と、選択状態のとき第１のアドレス信号
のうちの行アドレス信号及び所定の制御信号に従って前
記複数のワード線のうちの所定のワード線を選択しこの
ワード線と対応するメモリセルを選択する行デコーダ
と、選択状態のとき前記第１のアドレス信号のうちの列
アドレス信号に従って前記複数のビット線のうちの所定
のビット線を選択しこのビット線と対応し前記行デコー
ダで選択されたメモリセルのデータを読出す列デコーダ
及びビット線選択回路とを備えた回路として構成され
る。

【００４２】更に、各セクタのセクタ・データの格納領
域それぞれを行方向に互いに対応して配置すると共に前
記各セクタのアトリビュート・データの格納領域それぞ
れを行方向に互いに対応して配置し、セクタ・データ選
択信号が有効レベルのときは第１のアドレス信号のうち
の行アドレス信号に従って前記セクタ・データの格納領
域の所定のワード線を選択し、無効レベルのときは前記
行アドレス信号に従って前記アトリビュート・データの
格納領域の所定のワード線を選択するようにするか、第
１のアドレス信号のうちの列アドレス信号を所定のタイ
ミングで記憶回路を設け、前記列アドレス信号のうちの
所定のビットが第１のレベルのときは前記第１のアドレ
ス信号のうちの行アドレスに従って前記セクタ・データ
の格納領域の所定のワード線を選択し、第２のレベルの
ときは前記行アドレス信号に従って前記アトリビュート
・データの格納領域の所定のワード線を選択するように
して構成される。

【００４３】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００４４】図１は本発明の第１の実施の形態を示すブ
ロック図である。

【００４５】この第１の実施の形態の不揮発性半導体記
憶装置１０は、５１２バイト（Ｂ）の１組のセクタ・デ
ータ及びこのセクタ・データと対応する３２バイトの１
組のアトリビュート・データを１つの単位として格納す
る複数のメモリセルを１行に配置したセクタを８行含む
メモリセルアレイを備え選択状態のとき第１のアドレス
信号（Ａ１１〜Ａ０）に従って所定のセクタに格納され
ているセクタ・データ及びアトリビュート・データを読
出しデータ消去時には１つの消去単位となる単位メモリ
・ブロックＭＢ１１〜ＭＢ４４を４行４列に配置したメ
モリブロック・アレイ１１と、第２のアドレス信号（Ａ
１５〜Ａ１２）に従ってメモリブロック・アレイ１１の
所定の単位メモリ・ブロックを選択状態とする単位メモ
リ・ブロック選択回路のカラム・ブロック・デコーダ１
２及びロウ・ブロック・デコーダ１３とを有する構成と
なっている。

【００４６】この不揮発性半導体記憶装置１０におい
て、ロウ・ブロック・デコーダ１３は、外部から供給さ
れる１６ビットのアドレス信号Ａ１５〜Ａ０のうちの上
位２ビットのアドレス信号Ａ１５，Ａ１４に応じて、第
１行ブロック（ＭＢ１１，ＭＢ１２，ＭＢ１３，ＭＢ１
４）から第４行ブロック（ＭＢ４１，ＭＢ４２，ＭＢ４
３，ＭＢ４４）までの中の１行を選択する。カラム・ブ
ロック・デコーダ１２は、アドレス信号Ａ１５〜Ａ０の
うちの上から３番目と４番目のアドレス信号Ａ１３，Ａ
１２に応じて、第１列ブロック（ＭＢ１１，ＭＢ２１，
ＭＢ３１，ＭＢ４１）から第４列ブロック（ＭＢ１４，
ＭＢ２４，ＭＢ３４，ＭＢ４４）までの中の１列を選択
する。これらカラム・ブロック・デコーダ１２及びロウ
・ブロック・デコーダ１３によってアクセス対象の単位
メモリ・ブロックが選択指定される（選択状態）。

【００４７】すべての単位メモリ・ブロック（ＭＢ１１
〜ＭＢ４４）は基本的には同一構成であり、それぞれの
単位メモリ・ブロックは、他の単位メモリ・ブロックと
は独立に書込み，読出しおよび消去が可能である。

【００４８】選択指定された単位メモリ・ブロック内で
は、アドレス信号Ａ１５〜Ａ０のうちの下位側１２ビッ
トＡ１１〜Ａ０および外部から供給されるセクタ・デー
タ選択信号ＳＤＳによって、４３５２バイトの中の１バ
イト分のメモリセルが選択される。

【００４９】次に、図２を参照して、この不揮発性半導
体記憶装置１０の単位メモリ・ブロックＭＢ１１〜ＭＢ
４４の各々の、１ビット分の具体的な回路構成について
単位メモリ・ブロックＭＢ１１を例として説明する。

【００５０】単位メモリ・ブロックＭＢ１１は、１つの
単位のセクタ・データ及びアトリビュート・データを格
納する複数のメモリセルＣ１〜Ｃ５１２，Ｃａ１〜Ｃａ
３２を１行にそれぞれ配置した８つのセクタＳＣ１〜Ｓ
Ｃ８を含むメモリセルアレイ１と、このメモリセルアレ
イ１の各セクタＳＣ１〜ＳＣ８の行それぞれと対応して
設けられた複数のワード線ＷＬ１〜ＷＬ８と、メモリセ
ルアレイ１に含まれる全てのメモリセルの各列それぞれ
と対応して設けられた複数のビット線ＢＬ１〜ＢＬ５１
２，ＢＬａ１〜ＢＬａ３２と、ブロック選択信号ＢＳが
有効レベルのときアドレス信号Ａ１１〜Ａ９（行アドレ
ス信号）に従って複数のワード線ＷＬ１〜ＷＬ８のうち
の１つを選択してこのワード線と対応するメモリセルを
選択する行デコーダ２と、ブロック選択信号ＢＳが有効
レベルのときアドレス信号Ａ８〜Ａ０（列アドレス信
号）及びセクタ・データ選択信号ＳＤＳに従って複数の
ビット線ＢＬ１〜ＢＬ５１２，ＢＬａ１〜ＢＬａ３２の
うちの１つを選択しこのビット線と対応しかつ行デコー
ダ２で選択されたメモリセルのデータを読出す列デコー
ダ３及びビット線選択回路４と、データ消去動作時（Ｅ
Ｒアクティブ）、ブロック選択信号ＢＳが有効レベルで
あればメモリセルアレイ１に消去用バイアス電圧を供給
してメモリセルアレイ１の全メモリセルのデータを消去
する消去用バイアス回路５と、データ書込み動作時（Ｗ
Ｅアクティブ）、ブロック選択信号ＢＳが有効レベルで
あればメモリセルアレイ１の選択されたメモリセルに書
込み用バイアス電圧を与えてデータの書込みを行う書込
み用バイアス回路６と、カラム・ブロック・デコーダ１
２からのブロック列選択信号ＣＢＳ１及びロウ・ブロッ
ク・デコーダ１３からのブロック行選択信号ＲＢＳ１が
共に有効レベルのとき有効レベルのブロック選択信号Ｂ
Ｓを出力する論理積回路Ｇ１とを備えた構成となってい
る。

【００５１】各セクタＳＣ１〜ＳＣ８のメモリセルＣ１
〜Ｃ５１２にはセクタ・データが格納されており、これ
らメモリセルによりセクタ・データ領域１Ｓを構成す
る。また、各セクタＳＣ１〜ＳＣ８のメモリセルＣａ１
〜Ｃａ３２にはアトリビュート・データが格納されてお
り、これらメモリセルによりアトリビュート・データ領
域１Ａを構成する。

【００５２】行デコーダは、３ビットのアドレス信号Ａ
１１〜Ａ９に応じて、８本のワード線ＷＬ１〜ＷＬ８の
中の１本を選択する。ただし、この選択動作はブロック
選択信号ＢＳが有効レベルのときのみ実行される。

【００５３】メモリセルＣ１〜Ｓ５１２，Ｃａ１〜Ｃａ
３２はそれぞれ、接続されている（対応する）ワード線
が行デコーダ２により選択されると、接続されている
（対応する）ビット線にその記憶内容（データ）を出力
する。

【００５４】列デコーダ３は、セクタ・データ選択信号
ＳＤＳが有効レベルの時には、９ビットのアドレス信号
Ａ８〜Ａ０に応じてセクタ・データ選択用の５１２本の
列デコーダ出力信号の中の１本を有効レベルとし、セク
タ・データ選択信号ＳＤＳが無効レベルの時には、アト
リビュート・データ選択用の３２ビットの列デコーダ出
力信号の中の１本を有効レベルとする。ただし、この動
作はブロック選択信号ＢＳが有効レベルのときのみ実行
される。

【００５５】ビット線選択回路４は、列デコーダ３から
の計５４４本の列デコーダ出力信号に応じて、ビット線
ＢＬ１〜ＢＬ５１２，ＢＬａ１〜ＢＬａ３２の中の１本
を選択し、その選択したビット線上のデータを出力す
る。本実施の形態では、ビット線ＢＬａ１〜ＢＬａ３２
に対応するアドレスとビット線ＢＬ１〜ＢＬ３２に対応
するアドレスとを同一アドレスに割り当て、セクタ・デ
ータ選択信号ＳＤＳにより切換えるようにしているが、
別のアドレスに割り当てても構わない。

【００５６】この第１の実施の形態の不揮発性半導体記
憶装置１０を、コンピュータ・システムに外部記憶装置
としてのＩＣメモリ・カードに適用したときのブロック
図を図３に示す。

【００５７】このＩＣメモリ・カードは、複数の不揮発
性半導体記憶装置１０−１〜１０−ｍと、誤り訂正回路
２１を含む制御回路２０と、コンピュータ・システムに
接続するためのインタフェース・コネクタ３０とを備え
ている。

【００５８】インタフェース・コネクタ３０は、このＩ
Ｃメモリ・カードを使用するコンピュータ・システムと
の間でアドレス信号ＡＤ、データ信号ＤＴ、制御信号Ｃ
ＮＴ１およびＶｃｃ、Ｖｐｐ、Ｖｇｎｄなどの各種電源
電圧を入出力するものである。

【００５９】制御回路２０は、不揮発性半導体記憶装置
１０−１〜１０−ｍの選択、および選択した不揮発性半
導体記憶装置に対する読出し動作、書込み動作、消去動
作などを、インタフェース・コネクタ３０を通して、コ
ンピュータ・システムから入力される制御信号ＣＮＴ１
に応じて制御する。また、誤り訂正回路２１により、読
出されたデータに対して誤り訂正を行いコンピュータ・
システムに渡す。

【００６０】次に、この不揮発性半導体記憶装置１０の
セクタのデータ格納状況とビット線故障との関係につい
て説明する。図４はこの不揮発性半導体記憶装置１０の
セクタのデータ格納状況とビット線故障との関係を説明
するためのメモリ配置図である。

【００６１】図４において、１セクタのセクタ・データ
の長さを５１２バイト、アトリビュート・データの長さ
を３２バイトとし、各セクタを図２に示すようにそれぞ
れ１本のワード線上に配置した場合の１ビット分（１バ
イト８ビットのうちの）の状況について説明する。図４
において、各行はワード線を、各列はビット線を表して
いる。

【００６２】図４において、各セクタＳＣ１〜ＳＣ８の
メモリセルＣ１〜Ｃ５１２には５１２ビットのセクタ・
データ、メモリセルＣａ１〜Ｃａ３２には対応する３２
ビットのアトリビュート・データが格納されている。ま
た、斜線が付された１列（Ｃ２）にビット線故障が発生
しているものとする。

【００６３】今、１つのセクタ（図４ではＳＣ２）が選
択され、そのデータが読出されたとすると、この実施の
形態では、セクタ・データとアトリビュート・データと
を合せた５４４ビットのデータに対し、１ビットの誤り
として認識されるので、１ビットの初期不良を救うため
の誤り訂正回路とすればよい。従来例では、１本のビッ
ト線故障の場合でも１６ビット又は１７ビットの初期不
良を救済するための誤り訂正回路が必要であったので、
この実施の形態では、誤り訂正回路の回路規模を、従来
例の数１０分の１にすることができる。

【００６４】これはセクタ・データとアトリビュート・
データが同一のワード線上にあるための効果だが、セク
タ・データとアトリビュート・データとが同一の消去単
位ブロックにあるため、誤り訂正回路で対応することを
前提に１つの消去単位ブロック中に１本のビット線不良
までを許容して選別する場合においても、従来例のよう
にセクタ全体では２本のビット線不良が存在する可能性
はなくなる。これにより製造歩留りが向上し、製造原価
の大幅低減が期待できる。更に、初期故障のように誤り
位置が既知の誤りを一つと、保持不良などの１ビット誤
りに対応する２ビットの誤り訂正回路とした場合でも、
従来例の数１０分の１の回路規模とすることができる。

【００６５】第１の実施の形態では、さらに、セクタへ
のアクセスが高速化されるという利点も有する。

【００６６】図５は第１の実施の形態の単位メモリ・ブ
ロックに記憶されたセクタのデータへのリード・アクセ
ス動作を示す流れ図である。

【００６７】セクタへのリード・アクセスを開始する
と、まずアドレス信号Ａ１５〜Ａ９をデコードするとと
もにセクタ・データ選択信号ＳＤＳを有効レベルとする
（ステップＳ１）。次にアドレス信号Ａ８〜Ａ０を順次
出力して、セクタ・データへのリード・アクセスを行う
（ステップＳ２）。セクタ・データを正しく読み出すた
めには連続してセクタ・データに対応するアトリビュー
ト・データを読み出さねばならない。そこで、セクタ・
データ選択信号ＳＤＳを無効レベルとし（ステップＳ
３）、続けてアドレス信号Ａ１５〜Ａ０をデコードし
て、セクタ・データに対応するアトリビュート・データ
を読み出す（ステップＳ４）。ここで、セクタ・データ
に対応するアトリビュート・データが記憶されているメ
モリセルＣａ１〜Ｃａ３２のアドレスは、前述のとおり
セクタ・データが記憶されているメモリセルＣ１〜Ｃ３
２のアドレスと同一である。したがって、従来例のよう
にセクタ・データに対応するアトリビュート・データの
アドレスを計算やテーブル参照により求める必要がな
く、その分、セクタへのアクセスを高速化できる。ま
た、従来例では、１つのセクタのセクタ・データが１６
本のワード線で順次選択され、続いて対応するアトリビ
ュート・データが１本のワード線で選択されるため、そ
のワード線の選択，切換えのための時間が長くなるが、
この第１の実施の形態では１本のワード線を選択するだ
けで済み、その分、セクタへのアクセスを高速化するこ
とができる。

【００６８】上述した第１の実施の形態では、１組のセ
クタ・データ及びアトリビュート・データ（１セクタの
データ）を１本のワード線と対応して配置したが、１セ
クタのワード線を１本に限定する必要はなく、誤り訂正
回路の回路規模やセクタへのアクセス動作時間等を勘案
し、２本又はそれ以上の少数本とすることができる。１
セクタを２本のワード線と対応して（２行に）配置した
例を図６に示す。

【００６９】図７は本発明の第２の実施の形態の単位メ
モリ・ブロックを示すブロック図である。

【００７０】この第２の実施の形態の単位メモリ・ブロ
ック（ＭＢ１１ａ）が図２に示された第１の実施の形態
の単位メモリ・ブロック（ＭＢ１１）と相違する点は、
第１の実施の形態では、選択されたセクタのセクタ・デ
ータ領域１Ｓをアクセスするかアトリビュート・データ
領域１Ａをアクセスするかを、セクタ・データ選択信号
ＳＤＳのレベルによって決めているのに対し、第２の実
施の形態では、アドレス信号Ａ９のレベルによって決め
ている点であり、そのため、この第２の実施の形態で
は、セクタ・データ選択信号ＳＤＳが有効レベルとなっ
たときにアドレス信号Ａ１１〜Ａ９を記憶し、行デコー
ダ２に供給するアドレス記憶回路７を設け、列デコーダ
３へのセクタ・データ選択信号ＳＤＳに代えて、アドレ
ス信号Ａ９としている。

【００７１】次に、この第２の実施の形態のセクタへの
リード・アクセス動作について説明する。図８は第２の
実施の形態のセクタへのリード・アクセス動作を説明す
るための流れ図である。

【００７２】セクタへのリード・アクセスを開始する
と、まず、セクタ・データ選択信号ＳＤＳを有効レベル
にしてアドレス信号Ａ１１〜Ａ９をアドレス記憶回路７
に保持して行デコーダ２に供給し、行デコーダ２はこれ
をデコードして１つのセクタを選択する（ステップＳ
５）。

【００７３】次に、アドレス信号Ａ９を所定のレベル
（例えば、セクタ・データ選択信号ＳＤＳの有効レベル
に合せる）にし、アドレス信号Ａ８〜Ａ０に従ってセク
タ・データへのリード・アクセスを行う（Ｓ６）。続い
てアドレス信号Ａ９のレベルを変更し、アドレス信号Ａ
８〜Ａ０に従ってアトリビュート・データへのアクセス
を行う（Ｓ７）。

【００７４】この第２の実施の形態においては、アトリ
ビュート・データのアドレスを、セクタ・データの直後
に連続して配置できるので、従来例のようにセクタ・デ
ータに対応するアトリビュート・データのアドレスを計
算やテーブル参照により求める必要がなく、セクタへの
アクセスを高速化できる。また、アドレスが連続するた
めに、ＣＰＵのブロック転送命令やＤＭＡ転送などを用
いることができ、さらにアクセスを高速化することがで
きる利点を有する。また、誤り訂正回路やそのほかにつ
いても、第１の実施の形態と同様の効果を有する。

【００７５】また、第１の実施の形態と同様に、１つの
セクタを少数の複数行に配置することができる。

【００７６】図９は本発明の第３の実施の形態の単位メ
モリ・ブロックを示すブロック図である。

【００７７】第１及び第２の実施の形態では、１つのセ
クタのセクタ・データ領域１Ｓとアトリビュート・デー
タ領域１Ａとが同一のワード線上（行）に配置されてい
たが、この第３の実施の形態では、同一のビット線上
（列）に配置されるように変更したものである。

【００７８】行デコーダ２ａは、セクタ・データ選択信
号ＳＤＳが有効レベルの時には、９ビットのアドレス信
号Ａ８〜Ａ０に応じて５１２本のワード線ＷＬ１〜ＷＬ
５１２の中の１本を有効レベルとし、セクタ・データ選
択信号ＳＤＳが無効レベルの時には、３２本のワード線
ＷＬａ１〜ＷＬａ３２の中の１本を有効レベルとする。
ただし、この動作はブロック選択信号ＢＳが有効レベル
のときのみ実行される。この実施の形態ではワード線Ｗ
Ｌａ１〜ＷＬａ３２に対応するアドレスとワード線ＷＬ
１〜ＷＬ３２に対応するアドレスとを同一アドレスに割
り当てるが、別のアドレスに割り当てても構わない。

【００７９】各行のメモリセル（Ｃ１等）はそれぞれ、
接続されている（対応する）ワード線が行デコーダ２ａ
により選択されると、接続されている（対応する）ビッ
ト線（ＢＬ１〜ＢＬ８）にその記憶内容を出力する。

【００８０】列デコーダ３ａは、アドレス信号Ａ１１〜
Ａ９に応じて、８ビットの列デコーダ出力信号の中の１
ビットを選択レベルとする。ただし、この選択動作はブ
ロック選択信号ＢＳが有効レベルのときのみ実行され
る。

【００８１】ビット線選択回路４ａは、列デコーダ３ａ
からの列デコーダ出力信号に応じて、ビット線ＢＬ１〜
ＢＬ８の中の１本を選択し、その選択したビット線上の
データを出力する。

【００８２】図１０は、この第３の実施の形態の不揮発
性半導体記憶装置のセクタのデータ格納状況とワード線
故障との関係を説明するためのメモリ配置図である。

【００８３】図１０において、１セクタのセクタ・デー
タの長さを５１２バイト、アトリビュート・データの長
さを３２バイトとし、各セクタを図９に示すようにそれ
ぞれ１本のビット線上（１列）に配置した場合の１ビッ
ト分の状況について説明する。図１０において、各行は
ワード線を、各列はビット線を表している。

【００８４】図１０において、各セクタＳＣ１ａ〜ＳＣ
８ａのメモリセルＣ１〜Ｃ５１２には５１２ビットのセ
クタ・データ、メモリセルＣａ１〜Ｃａ３２には対応す
る３２ビットのアトリビュート・データが格納されてい
る。また斜線が付されている１行にワード線故障が発生
しているものとする。

【００８５】今、１つのセクタ（図１０ではＳＣ２ａ）
が選択され、そのデータが読出されると、１つの消去単
位ブロックに発生した１本のワード線不良が、各セクタ
において１ビット誤りとして認識される。したがって１
本のワード線の初期不良を救うためには１ビットの誤り
訂正回路とすることができ、その回路規模は従来例に比
べると数１０分の１にすることができる。

【００８６】また、第１の実施の形態と同様に、ワード
線の初期不良を誤り訂正回路で救済して製造原価を低減
することができ、セクタへのアクセスを高速化すること
ができる。

【００８７】上述した第３の実施の形態では、１組のセ
クタ・データ及びアトリビュート・データ（１セクタの
データ）を１本のビット線と対応して（一列に）配置し
たが、１セクタのビット線を１本に限定する必要はな
く、誤り訂正回路の回路規模やセクタへのアクセス動作
時間等を勘案し、２本又はそれ以上の少数本とすること
もできる。１セクタを２本のビット線と対応して（２列
に）配置した例を図１１に示す。

【００８８】図１２は本発明の第４の実施の形態の単位
メモリ・ブロックを示すブロック図である。

【００８９】この第４の実施の形態の単位メモリ・ブロ
ック（ＭＢ１１ｃ）が図９に示された第３の実施の形態
の単位メモリ・ブロック（ＭＢ１１ｂ）を相違する点
は、第３の実施の形態では、選択されたセクタのセクタ
・データ領域１Ｓａをアクセスするかアトリビュート・
データ領域１Ａａをアクセスするかを、セクタ・データ
選択信号ＳＤＳのレベルによって決めているのに対し、
第４の領域の形態では、アドレス信号Ａ９のレベルによ
って決めている点であり、そのため、この第４の実施の
形態では、セクタ・データ選択信号ＳＤＳが有効レベル
となったときにアドレス信号Ａ１１〜Ａ９を記憶し列デ
コーダ３ａに供給するアドレス記憶回路７ａを設け、行
デコーダ２ａへのセクタ・データ選択信号ＳＤＳに代え
てアドレス信号Ａ９としている。

【００９０】この第４の実施の形態におけるセクタのデ
ータ格納状況とビット線故障との関係は、第３の実施例
と同様である。また、消去単位ブロックに記憶されたセ
クタへのリード・アクセス動作は第２の実施の形態と同
様である。したがって、セクタへのアクセスを高速化で
きる利点も同様に有する。また、セクタへのアクセスの
際のアドレスを連続させることができるために、ＣＰＵ
のブロック転送命令やＤＭＡ転送などを用いることがで
き、さらにアクセスを高速化することができる利点を有
する。また、誤り訂正回路やそのほかについても、第１
〜第３と同様の効果を有する。更にまた、１つのセクタ
を少数の複数列に配置することもできる。

【００９１】なお、上述の第１及び第２の実施の形態の
ように１セクタのデータを行方向に配置するか、第３及
び第４の実施の形態のように列方向に配置するかは、ビ
ット線，ワード線の故障発生状況やメモリセルアレイの
型（ＮＡＮＤ型，ＮＯＲ型等）等を勘案して決定すれば
よい。

【００９２】

【発明の効果】以上説明したように本発明は、第１のバ
イト数のセクタ・データ及びこのセクタ・データと対応
する第２のバイト数のアトリビュート・データを１組の
データとして１行（列）または少数行（列）に格納した
セクタを少なくとも１つ含む単位メモリ・ブロックを所
定数配置する構成とすることにより、１つのセクタのデ
ータに対する誤り訂正回路を１ビット又は少数ビットの
誤りを訂正する回路とすることができるので、またこの
誤り訂正回路によってビット線不良やワード線不良のも
のを救済できるので、製造歩留りが向上して製造原価を
低減することができ、かつ、アトリビュート・データへ
のアクセスのためのアドレスの計算が不要となり、１つ
のセクタの行数（列数）を大幅に少なく（最低１行，１
列）することができ、また、セクタ・データ及びアトリ
ビュート・データを連続してアクセスすることができる
ので、動作速度を速くすることができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置のブロック図である。

【図２】図１に示された不揮発性半導体記憶装置内の単
位メモリ・ブロックの回路図である。

【図３】図１に示された不揮発性半導体記憶装置をコン
ピュータ・システムの外部記憶装置としてのＩＣメモリ
・カードに適用したときのブロック図である。

【図４】図１に示された不揮発性半導体記憶装置のセク
タのデータ格納状況とビット線故障との関係を説明する
ためのメモリ配置図である。

【図５】図１に示された不揮発性半導体記憶装置の単位
メモリ・ブロックのセクタへのリード・アクセス動作を
説明するための流れ図である。

【図６】図１に示された不揮発性半導体記憶装置のセク
タのデータ格納状況の変形例を示すメモリ配置図であ
る。

【図７】本発明の第２の実施の形態の単位メモリ・ブロ
ックのブロック図である。

【図８】図７に示された単位メモリ・ブロックのセクタ
へのリードアクセス動作を説明するための流れ図であ
る。

【図９】本発明の第３の実施の形態の単位メモリ・ブロ
ックの回路図である。

【図１０】図９に示された単位メモリ・ブロックのセク
タのデータ格納状況とワード線故障との関係を説明する
ためのメモリ配置図である。

【図１１】図９に示された単位メモリ・ブロックのセク
タのデータ格納状況の変形例を示すメモリ配置図であ
る。

【図１２】本発明の第４の実施の形態の単位メモリ・ブ
ロック図である。

【図１３】従来の不揮発性半導体記憶装置の一例を示す
ブロック図である。

【図１４】図１３に示された不揮発性半導体記憶装置を
コンピュータ・システムの外部記憶装置としてのＩＣメ
モリ・カードに適用したときのブロック図である。

【図１５】図１３に示された不揮発性半導体記憶装置の
単位メモリ・ブロックの回路図である。

【図１６】図１５に示された単位メモリ・ブロックのセ
クタのデータ格納状況とビット線故障との関係を説明す
るためのメモリ配置図である。

【図１７】図１５に示された単位メモリ・ブロックのセ
クタのデータ格納状況の変形例を示すメモリ配置図であ
る。

【図１８】図１５に示された単位メモリ・ブロックのセ
クタへのリード・アクセス動作を説明するための流れ図
である。

【符号の説明】

１，１ａ，１ｘメモリセルアレイ２，２ａ，２ｘ行デコーダ３，３ａ，３ｘ列デコーダ４，４ａ，４ｘビット線選択回路５消去用バイアス回路６書込み用バイアス回路７，７ａアドレス記憶回路１０，１０ｘ，１０−１〜１０−ｍ，１０ｘ−１〜１０
ｘ−ｎ不揮発性半導体記憶装置１１，１１ｘメモリブロック・アレイ１２，１２ｘカラム・ブロック・デコーダ１３，１３ｘロウ・ブロック・デコーダ２０，２０ｘ制御回路２１，２１ｘ誤り訂正回路ＢＬ１〜ＢＬ５１２，ＢＬａ１〜ＢＬａ３２ビット
線Ｃ１〜Ｃ５１２，Ｃａ１〜Ｃａ３２メモリセルＭＢ１１〜ＭＢ４４，ＭＢ１１ａ〜ＭＢ１１ｃ，ＭＢ１
１ｘ〜ＭＢ４４ｘ単位メモリ・ブロックＳＣ１〜ＳＣ８，ＳＣ１ａ〜ＳＣ８ａセクタＷＬ１〜ＷＬ５１２，ＷＬａ１〜ＷＬａ３２ワード
線

Claims

【特許請求の範囲】

【請求項１】第１のバイト数の１組のセクタ・データ
及びこのセクタ・データと対応する第２のバイト数の１
組のアトリビュート・データを１つの単位として格納す
る複数のメモリセルを所定の少数行に配置したセクタを
少なくとも１つ含むメモリセルアレイを備え選択状態の
とき第１のアドレス信号に従って前記セクタに格納され
ているセクタ・データ及びアトリビュート・データを読
出しデータ消去時には１つの消去単位となる単位メモリ
・ブロックを所定行，所定列配置したメモリブロック・
アレイと、第２のアドレス信号に従って前記メモリブロ
ック・アレイの所定の単位メモリ・ブロックを選択状態
とする単位メモリ・ブロック選択回路とを有することを
特徴とする不揮発性半導体記憶装置。
【請求項２】単位メモリ・ブロックのメモリセルアレ
イに含まれる各セクタ内の複数のメモリセルを配置する
所定の少数行を、１行及び２行のうちの一方とした請求
項１記載の不揮発性半導体記憶装置。
【請求項３】単位メモリ・ブロックを、１つの単位の
セクタ・データ及びアトリビュート・データを格納する
複数のメモリセルを所定の少数行に配置したセクタを少
なくとも１つ含むメモリセルアレイと、このメモリセル
アレイの各セクタの所定の少数行それぞれと対応して設
けられた複数のワード線と、前記メモリセルアレイに含
まれる全てのメモリセルの各列それぞれと対応して設け
れられた複数のビット線と、選択状態のとき第１のアド
レス信号のうちの行アドレス信号に従って前記複数のワ
ード線のうちの所定のワード線を選択しこのワード線と
対応するメモリセルを選択する行デコーダと、選択状態
のとき前記第１のアドレス信号のうちの列アドレス信号
及び所定の制御信号に従って前記複数のビット線のうち
の所定のビット線を選択しこのビット線と対応し前記行
デコーダで選択されたメモリセルのデータを読出す列デ
コーダ及びビット線選択回路とを備えた回路とした請求
項１記載の不揮発性半導体記憶装置。
【請求項４】各セクタのセクタ・データの格納領域そ
れぞれを列方向に互いに対応して配置すると共に前記各
セクタのアドリビュート・データの格納領域それぞれを
列方向に互いに対応して配置し、セクタ・データ選択信
号が有効レベルのときは第１のアドレス信号のうちの列
アドレス信号に従って前記セクタ・データの格納領域の
所定のビット線を選択し、無効レベルのときは前記列ア
ドレス信号に従って前記アトリビュート・データの格納
領域の所定のビット線を選択するようにした請求項３記
載の不揮発性半導体記憶装置。
【請求項５】各セクタのセクタ・データの格納領域そ
れぞれを列方向に互いに対応して配置すると共に前記各
セクタのアトリビュート・データの格納領域それぞれを
列方向に互いに対応して配置し、第１のアドレス信号の
うちの行アドレス信号を所定のタイミングで記憶して行
デコーダに供給するアドレス記憶回路を設け、前記行ア
ドレス信号のうちの所定のビットが第１のレベルのとき
は前記第１のアドレス信号のうちの列アドレス信号に従
って前記セクタ・データの格納領域の所定のビット線を
選択し、第２のレベルのときは前記列アドレス信号に従
って前記アトリビュート・データの格納領域の所定のビ
ット線を選択するようにした請求項３記載の不揮発性半
導体記憶装置。
【請求項６】単位メモリ・ブロックのメモリセルアレ
イを、１つの単位のセクタ・データ及びアトリビュート
・データを格納する複数のメモリセルを所定の少数列に
配置したセクタを少なくとも１つ含む回路とした請求項
１記載の不揮発性半導体記憶装置。
【請求項７】単位メモリ・ブロックのメモリセルアレ
イに含まれる各セクタ内の複数のメモリセルを配置する
所定の少数列を、１列及び２列のうちの一方とした請求
項６記載の不揮発性半導体記憶装置。
【請求項８】単位メモリ・ブロックを、１つの単位の
セクタ・データ及びアトリビュート・データを格納する
複数のメモリセルを所定の少数列に配置したセクタを少
なくとも１つ含むメモリセルアレイと、このメモリセル
アレイの各セクタの所定の少数列それぞれと対応して設
けられた複数のビット線と、前記メモリセルアレイに含
まれる全てのメモリセルの各行それぞれと対応して設け
られた複数のワード線と、選択状態のとき第１のアドレ
ス信号のうちの行アドレス信号及び所定の制御信号に従
って前記複数のワード線のうちの所定のワード線を選択
しこのワード線と対応するメモリセルを選択する行デコ
ーダと、選択状態のとき前記第１のアドレス信号のうち
の列アドレス信号に従って前記複数のビット線のうちの
所定のビット線を選択しこのビット線と対応し前記行デ
コーダで選択されたメモリセルのデータを読出す列デコ
ーダ及びビット線選択回路とを備えた回路とした請求項
６記載の不揮発性半導体記憶装置。
【請求項９】各セクタのセクタ・データの格納領域そ
れぞれを行方向に互いに対応して配置すると共に前記各
セクタのアトリビュート・データの格納領域それぞれを
行方向に互いに対応して配置し、セクタ・データ選択信
号が有効レベルのときは第１のアドレス信号のうちの行
アドレス信号に従って前記セクタ・データの格納領域の
所定のワード線を選択し、無効レベルのときは前記行ア
ドレス信号に従って前記アトリビュート・データの格納
領域の所定のワード線を選択するようにした請求項８記
載の不揮発性半導体記憶装置。
【請求項１０】各セクタのセクタ・データの格納領域
それぞれを行方向に互いに対応して配置すると共に前記
各セクタのアトリビュート・データの格納領域それぞれ
を行方向に互いに対応して配置し、第１のアドレス信号
のうちの列アドレス信号を所定のタイミングで記憶回路
を設け、前記列アドレス信号のうちの所定のビットが第
１のレベルのときは前記第１のアドレス信号のうちの行
アドレスに従って前記セクタ・データの格納領域の所定
のワード線を選択し、第２のレベルのときは前記行アド
レス信号に従って前記アトリビュート・データの格納領
域の所定のワード線を選択するようにした請求項８記載
の不揮発性半導体記憶装置。