JPH09161469A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09161469A JPH09161469A JP31449995A JP31449995A JPH09161469A JP H09161469 A JPH09161469 A JP H09161469A JP 31449995 A JP31449995 A JP 31449995A JP 31449995 A JP31449995 A JP 31449995A JP H09161469 A JPH09161469 A JP H09161469A
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- 239000004065 semiconductor Substances 0.000 title claims description 43
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 11
- 238000003491 array Methods 0.000 abstract description 24
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【課題】 外部入力ピンを一切増設することなく、２つ
のメモリセルアレイを独立して制御できる半導体記憶装
置を実現する。 【解決手段】 内部制御信号発生回路11、12は、Ａ、
Ｂ、Ｃの制御入力ピン（制御入力端子）を備えており、
制御バス５を介してＣＰＵからイネーブル信号であるＣ
Ｅバー／ＷＥバー、ＯＥバー及びＷＥバー／ＣＥバーの
３種類の制御信号が入力されると、出力端子Ｄ、Ｅ、Ｆ
より、各メモリセルアレイ１、２にイネーブル信号であ
るＣＥ１、ＣＥ２、ＷＥ１、ＷＥ２、ＯＥ１、ＯＥ２を
出力し、各メモリセルアレイ１、２に対するデータの読
み出し／書き込み／消去をそれぞれ個別に制御する。
のメモリセルアレイを独立して制御できる半導体記憶装
置を実現する。 【解決手段】 内部制御信号発生回路11、12は、Ａ、
Ｂ、Ｃの制御入力ピン（制御入力端子）を備えており、
制御バス５を介してＣＰＵからイネーブル信号であるＣ
Ｅバー／ＷＥバー、ＯＥバー及びＷＥバー／ＣＥバーの
３種類の制御信号が入力されると、出力端子Ｄ、Ｅ、Ｆ
より、各メモリセルアレイ１、２にイネーブル信号であ
るＣＥ１、ＣＥ２、ＷＥ１、ＷＥ２、ＯＥ１、ＯＥ２を
出力し、各メモリセルアレイ１、２に対するデータの読
み出し／書き込み／消去をそれぞれ個別に制御する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、より詳しくは独立して制御できる２つのメモリセル
アレイを備えた半導体記憶装置に関する。
し、より詳しくは独立して制御できる２つのメモリセル
アレイを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】この種の半導体記憶装置の一従来例とし
て、特開平6-180999号公報に開示された不揮発性半導体
記憶装置がある。図13はこの不揮発性半導体記憶装置の
構成を示す。この不揮発性半導体記憶装置は、第１メモ
リセルアレイ31、第２メモリセルアレイ32及び入出力バ
ッファ（ＩＯＢ）３で構成されている。
て、特開平6-180999号公報に開示された不揮発性半導体
記憶装置がある。図13はこの不揮発性半導体記憶装置の
構成を示す。この不揮発性半導体記憶装置は、第１メモ
リセルアレイ31、第２メモリセルアレイ32及び入出力バ
ッファ（ＩＯＢ）３で構成されている。
【０００３】第１メモリセルアレイ31及び第２メモリセ
ルアレイ32は、共にフラッシュＥＥＰＲＯＭで構成され
ており、各メモリセルアレイ31、32には各々固有のアド
レスレジスタとデコーダ（いずれも図示せず）が設けら
れている。また、各メモリセルアレイ31、32はフラッシ
ュＥＥＰＲＯＭ内の他の共通周辺回路を共用している。
ルアレイ32は、共にフラッシュＥＥＰＲＯＭで構成され
ており、各メモリセルアレイ31、32には各々固有のアド
レスレジスタとデコーダ（いずれも図示せず）が設けら
れている。また、各メモリセルアレイ31、32はフラッシ
ュＥＥＰＲＯＭ内の他の共通周辺回路を共用している。
【０００４】各メモリセルアレイ31、32には、制御バス
33を介してＣＰＵ（図示せず）からチップイネーブル入
力ＣＥバー、出力イネーブル入力ＯＥバー及び書き込み
イネーブル入力ＷＥバーの３種類の制御信号が入力され
るようになっており、これらの制御信号によってそれぞ
れ独立して制御される。即ち、各メモリセルアレイ31、
32に対する読み出し／書き込み／消去が独立して行われ
る。
33を介してＣＰＵ（図示せず）からチップイネーブル入
力ＣＥバー、出力イネーブル入力ＯＥバー及び書き込み
イネーブル入力ＷＥバーの３種類の制御信号が入力され
るようになっており、これらの制御信号によってそれぞ
れ独立して制御される。即ち、各メモリセルアレイ31、
32に対する読み出し／書き込み／消去が独立して行われ
る。
【０００５】また、各メモリセルアレイ31、32には、ア
ドレスバスＡ０〜Ａ15からアドレス情報が与えられ、更
に入出力バッファ３を介してデータバス34との間でアド
レス情報に対応したデータの受け渡しが行われる。
ドレスバスＡ０〜Ａ15からアドレス情報が与えられ、更
に入出力バッファ３を介してデータバス34との間でアド
レス情報に対応したデータの受け渡しが行われる。
【０００６】加えて、この不揮発性半導体記憶装置に
は、上記のアドレスバスＡ０〜Ａ15の他に、アドレスバ
スＡ16が配線されている。アドレスバスＡ16の一端側
は、第１メモリセルアレイ31及び第２メモリセルアレイ
32の入力ピンにそれぞれ接続されている。このアドレス
バスＡ16は、一方のメモリセルアレイ31（又は32）でプ
ログラミングを行っているときに、他方のメモリセルア
レイ32（又は31）にアクセスできるように配線されたも
のである。従って、この不揮発性半導体記憶装置によれ
ば、ＣＰＵは一方のメモリセルアレイ31（又は32）のプ
ログラミング中に他方のメモリセルアレイ32（又は31）
に記憶されている情報にアクセスする必要があるタスク
を実行できる。
は、上記のアドレスバスＡ０〜Ａ15の他に、アドレスバ
スＡ16が配線されている。アドレスバスＡ16の一端側
は、第１メモリセルアレイ31及び第２メモリセルアレイ
32の入力ピンにそれぞれ接続されている。このアドレス
バスＡ16は、一方のメモリセルアレイ31（又は32）でプ
ログラミングを行っているときに、他方のメモリセルア
レイ32（又は31）にアクセスできるように配線されたも
のである。従って、この不揮発性半導体記憶装置によれ
ば、ＣＰＵは一方のメモリセルアレイ31（又は32）のプ
ログラミング中に他方のメモリセルアレイ32（又は31）
に記憶されている情報にアクセスする必要があるタスク
を実行できる。
【０００７】図14に従い、この不揮発性半導体記憶装置
の読み出し動作を簡単に説明する。この不揮発性半導体
記憶装置においては、アドレスバスＡ16より“Ｈ”レベ
ル（ハイレベル）の信号が入力されると、第１メモリセ
ルアレイ31が選択され、“Ｌ”レベル（ローレベル）の
信号が入力されると、第２メモリセルアレイ32が選択さ
れるようになっている。即ち、アドレスバスＡ16からの
入力信号の“Ｈ”、“Ｌ”に応じて一方のメモリセルア
レイの選択が行われる。
の読み出し動作を簡単に説明する。この不揮発性半導体
記憶装置においては、アドレスバスＡ16より“Ｈ”レベ
ル（ハイレベル）の信号が入力されると、第１メモリセ
ルアレイ31が選択され、“Ｌ”レベル（ローレベル）の
信号が入力されると、第２メモリセルアレイ32が選択さ
れるようになっている。即ち、アドレスバスＡ16からの
入力信号の“Ｈ”、“Ｌ”に応じて一方のメモリセルア
レイの選択が行われる。
【０００８】その上で、いずれかのメモリセルアレイの
選択が行われた状態で、チップイネーブル信号であるＣ
Ｅバー及び読み出しイネーブル信号であるＯＥバーが共
にアクティブ“Ｌ”であれば、アドレスバスＡ０〜Ａ15
から与えられるアドレス情報に対応したデータが選択さ
れたメモリセルアレイから読み出される。
選択が行われた状態で、チップイネーブル信号であるＣ
Ｅバー及び読み出しイネーブル信号であるＯＥバーが共
にアクティブ“Ｌ”であれば、アドレスバスＡ０〜Ａ15
から与えられるアドレス情報に対応したデータが選択さ
れたメモリセルアレイから読み出される。
【０００９】次に、図15に従い、この不揮発性半導体記
憶装置に対するデータの書き込み動作を簡単に説明す
る。上記同様にしていずれかのメモリセルアレイの選択
が行われた状態において、ＣＥバー及び書き込みイネー
ブル信号であるＷＥバーがアクティブ“Ｌ”であれば、
アドレスバスＡ０〜Ａ16から与えられるアドレス情報に
対応したデータが選択されたメモリセルアレイに書き込
まれる。
憶装置に対するデータの書き込み動作を簡単に説明す
る。上記同様にしていずれかのメモリセルアレイの選択
が行われた状態において、ＣＥバー及び書き込みイネー
ブル信号であるＷＥバーがアクティブ“Ｌ”であれば、
アドレスバスＡ０〜Ａ16から与えられるアドレス情報に
対応したデータが選択されたメモリセルアレイに書き込
まれる。
【００１０】
【発明が解決しようとする課題】しかし、上記構成の従
来の不揮発性半導体記憶装置においては、２つのメモリ
セルアレイの内の一方を選択可能にするために、アドレ
スバスＡ16を新たに配線し、かつ各メモリセルアレイ3
1、32にアドレスバスＡ16に対応する新たな外部入力ピ
ンを増設する必要があるため、以下に示す問題点があ
る。
来の不揮発性半導体記憶装置においては、２つのメモリ
セルアレイの内の一方を選択可能にするために、アドレ
スバスＡ16を新たに配線し、かつ各メモリセルアレイ3
1、32にアドレスバスＡ16に対応する新たな外部入力ピ
ンを増設する必要があるため、以下に示す問題点があ
る。
【００１１】即ち、通常２Ｍビット容量のフラッシュＥ
ＥＰＲＯＭのパッケージは32ピンであり、４Ｍビット容
量のフラッシュＥＥＰＲＯＭのパッケージは40ピンであ
る。ここで、１つピンを追加すると33ピンとなるが、こ
の33ピンは不可能なので、従来例の構成によれば、パッ
ケージは40ピンのものを使用することとなる。
ＥＰＲＯＭのパッケージは32ピンであり、４Ｍビット容
量のフラッシュＥＥＰＲＯＭのパッケージは40ピンであ
る。ここで、１つピンを追加すると33ピンとなるが、こ
の33ピンは不可能なので、従来例の構成によれば、パッ
ケージは40ピンのものを使用することとなる。
【００１２】しかるに、１つピンが追加されたために40
ピン用のパッケージを使用すると、パッケージが大きく
なるとともに、実装面積が大きくなるため、限られたス
ペースに実装することができなくなる。即ち、各種の電
気機器に搭載する場合に制約がある。
ピン用のパッケージを使用すると、パッケージが大きく
なるとともに、実装面積が大きくなるため、限られたス
ペースに実装することができなくなる。即ち、各種の電
気機器に搭載する場合に制約がある。
【００１３】なお、上記の従来例では、新たなアドレス
バスＡ16を配線し、かつ各メモリセルアレイ31、32に新
たな外部入力ピンを増設して、各メモリセルアレイ31、
32の選択を行っているが、各メモリセルアレイ31、32に
制御入力ピンを増設し、制御信号により各メモリセルア
レイ31、32の選択を行う構成をとることも可能である。
しかし、このような構成においても、外部入力ピンを新
たに増設する必要があるため、上記同様の問題点があ
る。
バスＡ16を配線し、かつ各メモリセルアレイ31、32に新
たな外部入力ピンを増設して、各メモリセルアレイ31、
32の選択を行っているが、各メモリセルアレイ31、32に
制御入力ピンを増設し、制御信号により各メモリセルア
レイ31、32の選択を行う構成をとることも可能である。
しかし、このような構成においても、外部入力ピンを新
たに増設する必要があるため、上記同様の問題点があ
る。
【００１４】本発明はこのような従来技術の問題点を解
消するためになされたものであり、新規に外部入力ピン
を増設することなく、一方のメモリセルアレイでプログ
ラミングを行っている最中に、他方のメモリセルアレイ
に対するアクセスが可能となり、結果的に、実装面積の
拡大を伴わず、各種の電気機器への搭載が容易になる半
導体記憶装置を提供することを目的とする。
消するためになされたものであり、新規に外部入力ピン
を増設することなく、一方のメモリセルアレイでプログ
ラミングを行っている最中に、他方のメモリセルアレイ
に対するアクセスが可能となり、結果的に、実装面積の
拡大を伴わず、各種の電気機器への搭載が容易になる半
導体記憶装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部制御装置から制御信号入力１、制御信号入力２
及び制御信号入力３がそれぞれ与えられ、これら３つの
制御信号入力によってそれぞれ独立に制御される第１メ
モリセルアレイ及び第２メモリセルアレイを備えた半導
体記憶装置であって、該制御信号入力１及び制御信号入
力２がイネーブルになると、該第１メモリセルアレイ及
び第２メモリセルアレイのいずれか一方の読み出しを可
能とする一方、該制御信号入力２及び制御信号入力３が
イネーブルになると、該第１メモリセルアレイ及び第２
メモリセルアレイのいずれか他方の読み出しを可能と
し、該制御信号入力２及び制御信号入力３がイネーブル
になると、該第１メモリセルアレイ及び第２メモリセル
アレイの書き込み及び消去を制御することを特徴として
いる。
は、外部制御装置から制御信号入力１、制御信号入力２
及び制御信号入力３がそれぞれ与えられ、これら３つの
制御信号入力によってそれぞれ独立に制御される第１メ
モリセルアレイ及び第２メモリセルアレイを備えた半導
体記憶装置であって、該制御信号入力１及び制御信号入
力２がイネーブルになると、該第１メモリセルアレイ及
び第２メモリセルアレイのいずれか一方の読み出しを可
能とする一方、該制御信号入力２及び制御信号入力３が
イネーブルになると、該第１メモリセルアレイ及び第２
メモリセルアレイのいずれか他方の読み出しを可能と
し、該制御信号入力２及び制御信号入力３がイネーブル
になると、該第１メモリセルアレイ及び第２メモリセル
アレイの書き込み及び消去を制御することを特徴として
いる。
【００１６】好ましくは、前記制御信号入力１がＣＥバ
ー／ＷＥバーであり、前記制御信号入力２がＯＥバーで
あり、前記制御信号入力３がＷＥバー／ＣＥバーであ
る。
ー／ＷＥバーであり、前記制御信号入力２がＯＥバーで
あり、前記制御信号入力３がＷＥバー／ＣＥバーであ
る。
【００１７】また、好ましくは、前記外部制御装置から
制御信号入力１、制御信号入力２及び制御信号入力３が
それぞれ与えられる第１内部制御信号発生回路及び第２
内部制御信号発生回路を備え、該第１内部制御信号発生
回路が前記第１メモリセルアレイを、該第２内部制御信
号発生回路が前記第２メモリセルアレイをそれぞれ独立
に制御する。
制御信号入力１、制御信号入力２及び制御信号入力３が
それぞれ与えられる第１内部制御信号発生回路及び第２
内部制御信号発生回路を備え、該第１内部制御信号発生
回路が前記第１メモリセルアレイを、該第２内部制御信
号発生回路が前記第２メモリセルアレイをそれぞれ独立
に制御する。
【００１８】また、第１メモリセルアレイと第２メモリ
セルアレイの組み合わせとしては、フラッシュＲＡＭと
マスクＲＯＭの組み合わせ、ＤＲＡＭ、ＳＲＡＭ等のＲ
ＡＭとＲＯＭの組み合わせ、ＤＲＡＭ、ＳＲＡＭ等のＲ
ＡＭ同士の組み合わせ又はＲＯＭ同士の組み合わせが好
ましい。
セルアレイの組み合わせとしては、フラッシュＲＡＭと
マスクＲＯＭの組み合わせ、ＤＲＡＭ、ＳＲＡＭ等のＲ
ＡＭとＲＯＭの組み合わせ、ＤＲＡＭ、ＳＲＡＭ等のＲ
ＡＭ同士の組み合わせ又はＲＯＭ同士の組み合わせが好
ましい。
【００１９】以下作用について説明する。
【００２０】上記構成の本発明半導体記憶装置によれ
ば、制御信号入力１、制御信号入力２及び制御信号入力
３が与えられる３本の制御入力ピンを各メモリセルアレ
イに設けるだけで、一方のメモリセルアレイでプログラ
ミングを行っている最中に、他方のメモリセルアレイに
対するアクセスを行って、このメモリセルアレイに対し
てデータの読み出し／書き込み／消去を行うことができ
る。即ち、従来の不揮発性半導体記憶装置と同様の制御
入力ピン数で、しかも新たなアドレスバスを配線し、か
つ各メモリセルアレイにこのアドレスバスに対応する新
たな外部入力ピンを増設することなくこのような制御が
可能となる。
ば、制御信号入力１、制御信号入力２及び制御信号入力
３が与えられる３本の制御入力ピンを各メモリセルアレ
イに設けるだけで、一方のメモリセルアレイでプログラ
ミングを行っている最中に、他方のメモリセルアレイに
対するアクセスを行って、このメモリセルアレイに対し
てデータの読み出し／書き込み／消去を行うことができ
る。即ち、従来の不揮発性半導体記憶装置と同様の制御
入力ピン数で、しかも新たなアドレスバスを配線し、か
つ各メモリセルアレイにこのアドレスバスに対応する新
たな外部入力ピンを増設することなくこのような制御が
可能となる。
【００２１】また、他の従来例のように、制御入力ピン
を増設する必要もない。
を増設する必要もない。
【００２２】このように、本発明半導体記憶装置によれ
ば、外部入力ピンを一切増設する必要がないので、ピン
数に応じた既存のパッケージをそのまま使用できる。
ば、外部入力ピンを一切増設する必要がないので、ピン
数に応じた既存のパッケージをそのまま使用できる。
【００２３】また、このような作用は、第１メモリセル
アレイと第２メモリセルアレイの組み合わせとして、フ
ラッシュＲＡＭとマスクＲＯＭの組み合わせ、ＤＲＡ
Ｍ、ＳＲＡＭ等のＲＡＭとＲＯＭの組み合わせ、ＤＲＡ
Ｍ、ＳＲＡＭ等のＲＡＭ同士の組み合わせ又はＲＯＭ同
士の組み合わせを採用する場合にも、発揮できる。即
ち、いずれの組み合わせにおいても、上記同様に新たに
外部入力ピンを増設する必要がないからである。
アレイと第２メモリセルアレイの組み合わせとして、フ
ラッシュＲＡＭとマスクＲＯＭの組み合わせ、ＤＲＡ
Ｍ、ＳＲＡＭ等のＲＡＭとＲＯＭの組み合わせ、ＤＲＡ
Ｍ、ＳＲＡＭ等のＲＡＭ同士の組み合わせ又はＲＯＭ同
士の組み合わせを採用する場合にも、発揮できる。即
ち、いずれの組み合わせにおいても、上記同様に新たに
外部入力ピンを増設する必要がないからである。
【００２４】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき説明する。
に基づき説明する。
【００２５】（実施形態１）図１は本発明半導体記憶装
置の実施形態１を示す。この半導体記憶装置は、第１メ
モリセルアレイ１、第２メモリセルアレイ２、第１内部
制御信号発生回路11、第２内部制御信号発生回路12及び
入出力バッファ３を備えている。
置の実施形態１を示す。この半導体記憶装置は、第１メ
モリセルアレイ１、第２メモリセルアレイ２、第１内部
制御信号発生回路11、第２内部制御信号発生回路12及び
入出力バッファ３を備えている。
【００２６】第１メモリセルアレイ１及び第２メモリセ
ルアレイ２は、共にフラッシュＥＥＰＲＯＭで構成され
ており、各メモリセルアレイ１、２には各々固有のアド
レスレジスタとデコーダ（いずれも図示せず）が設けら
れている。また、各メモリセルアレイ１、２はフラッシ
ュＥＥＰＲＯＭ内の他の共通周辺回路を共用している。
ルアレイ２は、共にフラッシュＥＥＰＲＯＭで構成され
ており、各メモリセルアレイ１、２には各々固有のアド
レスレジスタとデコーダ（いずれも図示せず）が設けら
れている。また、各メモリセルアレイ１、２はフラッシ
ュＥＥＰＲＯＭ内の他の共通周辺回路を共用している。
【００２７】第１内部制御信号発生回路11は、外部制御
装置たるＣＰＵ（図示せず）からの制御指令により第１
メモリセルアレイ１を制御する。同様に、第２内部制御
信号発生回路12は、第２メモリセルアレイ２を制御す
る。より具体的には、各内部制御信号発生回路11、12
は、Ａ、Ｂ、Ｃの制御入力ピン（制御入力端子）を備え
ており、制御バス５を介してＣＰＵからイネーブル信号
であるＣＥバー／ＷＥバー、ＯＥバー及びＷＥバー／Ｃ
Ｅバーの３種類の制御信号が入力されると、出力端子
Ｄ、Ｅ、Ｆより、各メモリセルアレイ１、２にイネーブ
ル信号であるＣＥ１、ＣＥ２、ＷＥ１、ＷＥ２、ＯＥ
１、ＯＥ２を出力し、各メモリセルアレイ１、２に対す
るデータの読み出し／書き込み／消去をそれぞれ個別に
制御する。
装置たるＣＰＵ（図示せず）からの制御指令により第１
メモリセルアレイ１を制御する。同様に、第２内部制御
信号発生回路12は、第２メモリセルアレイ２を制御す
る。より具体的には、各内部制御信号発生回路11、12
は、Ａ、Ｂ、Ｃの制御入力ピン（制御入力端子）を備え
ており、制御バス５を介してＣＰＵからイネーブル信号
であるＣＥバー／ＷＥバー、ＯＥバー及びＷＥバー／Ｃ
Ｅバーの３種類の制御信号が入力されると、出力端子
Ｄ、Ｅ、Ｆより、各メモリセルアレイ１、２にイネーブ
ル信号であるＣＥ１、ＣＥ２、ＷＥ１、ＷＥ２、ＯＥ
１、ＯＥ２を出力し、各メモリセルアレイ１、２に対す
るデータの読み出し／書き込み／消去をそれぞれ個別に
制御する。
【００２８】但し、ＣＥ１はメモリセルアレイ１のイネ
ーブル信号であり、ＣＥ２はメモリセルアレイ２のイネ
ーブル信号である。ＷＥ１はメモリセルアレイ１の書き
込みイネーブル信号であり、ＷＥ２はメモリセルアレイ
２の書き込みイネーブル信号である。ＯＥ１はメモリセ
ルアレイ１の読み出しイネーブル信号であり、ＯＥ２は
メモリセルアレイ２の読み出しイネーブル信号である。
ーブル信号であり、ＣＥ２はメモリセルアレイ２のイネ
ーブル信号である。ＷＥ１はメモリセルアレイ１の書き
込みイネーブル信号であり、ＷＥ２はメモリセルアレイ
２の書き込みイネーブル信号である。ＯＥ１はメモリセ
ルアレイ１の読み出しイネーブル信号であり、ＯＥ２は
メモリセルアレイ２の読み出しイネーブル信号である。
【００２９】また、各メモリセルアレイ１、２には、ア
ドレスバスＡ０〜Ａ15からアドレス情報が与えられ、更
に入出力バッファ３を介してデータバス４との間でアド
レス情報に対応したデータの受け渡しが行われる。
ドレスバスＡ０〜Ａ15からアドレス情報が与えられ、更
に入出力バッファ３を介してデータバス４との間でアド
レス情報に対応したデータの受け渡しが行われる。
【００３０】上記した各内部制御信号発生回路11、12の
構成は同一であり、図２に示すように、各内部制御信号
発生回路11、12は、インバータＩ1、Ｉ2、Ｉ3、ＮＡＮ
Ｄ回路６、ＡＮＤ回路７、Ｐ型のトランジスターＴ
ｒ1、Ｔｒ2、Ｎ型のトランジスターＴｒ3、Ｔｒ4、Ｔｒ
5で構成されている。この内、ＮＡＮＤ回路６の一方入
力端子に接続されたインバータＩ1が遅延インバータと
して機能する。なお、ＮＡＮＤ回路６の他方入力端子は
制御入力ピンＢに接続されている。
構成は同一であり、図２に示すように、各内部制御信号
発生回路11、12は、インバータＩ1、Ｉ2、Ｉ3、ＮＡＮ
Ｄ回路６、ＡＮＤ回路７、Ｐ型のトランジスターＴ
ｒ1、Ｔｒ2、Ｎ型のトランジスターＴｒ3、Ｔｒ4、Ｔｒ
5で構成されている。この内、ＮＡＮＤ回路６の一方入
力端子に接続されたインバータＩ1が遅延インバータと
して機能する。なお、ＮＡＮＤ回路６の他方入力端子は
制御入力ピンＢに接続されている。
【００３１】この遅延インバータＩ1は、後述のよう
に、書き込み動作時に内部ＷＥ（ＷＥ１、ＷＥ２）信号
の幅を規定するものである。
に、書き込み動作時に内部ＷＥ（ＷＥ１、ＷＥ２）信号
の幅を規定するものである。
【００３２】以上の構成において、各メモリセルアレイ
１、２に対するデータの読み出し／書き込みは、以下に
示すタイミングで行われる。
１、２に対するデータの読み出し／書き込みは、以下に
示すタイミングで行われる。
【００３３】まず、図３に従い第１メモリセルアレイ１
の読み出しタイミングについて説明する。ＣＰＵから内
部制御信号発生回路11に入力されるＣＥバー／ＷＥバー
及びＯＥバーが、同図（ａ）、（ｂ）に示すタイミング
で”Ｌ”レベル、つまりイネーブルになると、同図
（ｄ）、（ｅ）に示すように、ＣＥ１及びＯＥ１がいず
れも”Ｈ”レベルとなり、これで第１メモリセルアレイ
１のデータが読み出される。
の読み出しタイミングについて説明する。ＣＰＵから内
部制御信号発生回路11に入力されるＣＥバー／ＷＥバー
及びＯＥバーが、同図（ａ）、（ｂ）に示すタイミング
で”Ｌ”レベル、つまりイネーブルになると、同図
（ｄ）、（ｅ）に示すように、ＣＥ１及びＯＥ１がいず
れも”Ｈ”レベルとなり、これで第１メモリセルアレイ
１のデータが読み出される。
【００３４】このとき、同図（ｃ）に示すように、第２
メモリセルアレイ２の制御入力ピンＡに入力されるＷＥ
バー／ＣＥバーは”Ｈ”レベル状態を維持しており、イ
ネーブルになっていないので、図３中に示すように、Ｃ
Ｅ２、ＷＥ２及びＯＥ２はいずれも”Ｌ”レベルとな
り、第２メモリセルアレイ２のデータはアクセスされな
い。なお、同図（ｆ）に示すように、この読み出し動作
時においては、当然のことながら、ＷＥ１は“Ｌ”レベ
ルに維持されている。
メモリセルアレイ２の制御入力ピンＡに入力されるＷＥ
バー／ＣＥバーは”Ｈ”レベル状態を維持しており、イ
ネーブルになっていないので、図３中に示すように、Ｃ
Ｅ２、ＷＥ２及びＯＥ２はいずれも”Ｌ”レベルとな
り、第２メモリセルアレイ２のデータはアクセスされな
い。なお、同図（ｆ）に示すように、この読み出し動作
時においては、当然のことながら、ＷＥ１は“Ｌ”レベ
ルに維持されている。
【００３５】一方、第２メモリセルアレイ２の読み出し
は、図４に示すタイミングで行われる。ＣＰＵから内部
制御信号発生回路12に入力されるＷＥバー／ＣＥバー及
びＯＥバーが、同図（ａ）、（ｂ）に示すタイミング
で”Ｌ”レベル、つまりイネーブルになると、同図
（ｄ）、（ｅ）に示すように、ＣＥ２及びＯＥ２がいず
れも”Ｈ”レベルとなり、これで第２メモリセルアレイ
２のデータが読み出される。このとき、同図（ｃ）に示
すように、ＣＥバー／ＷＥバーは”Ｈ”レベルを維持し
ているので、ＣＥ１、ＷＥ１及びＯＥ１はいずれも”
Ｌ”レベルとなり、第１メモリセルアレイ１のデータは
アクセスされない。
は、図４に示すタイミングで行われる。ＣＰＵから内部
制御信号発生回路12に入力されるＷＥバー／ＣＥバー及
びＯＥバーが、同図（ａ）、（ｂ）に示すタイミング
で”Ｌ”レベル、つまりイネーブルになると、同図
（ｄ）、（ｅ）に示すように、ＣＥ２及びＯＥ２がいず
れも”Ｈ”レベルとなり、これで第２メモリセルアレイ
２のデータが読み出される。このとき、同図（ｃ）に示
すように、ＣＥバー／ＷＥバーは”Ｈ”レベルを維持し
ているので、ＣＥ１、ＷＥ１及びＯＥ１はいずれも”
Ｌ”レベルとなり、第１メモリセルアレイ１のデータは
アクセスされない。
【００３６】次に、図５に従い第１メモリセルアレイ１
の書き込みタイミングについて説明する。ＣＥバー／Ｗ
Ｅバーを同図（ａ）に示すタイミングで”Ｌ”レベルと
した状態で、ＷＥバー／ＣＥバーを”Ｌ”レベルから”
Ｈ”レベルに立ち上げると（同図（ｂ）参照）、同図
（ｆ）に示すように、この立ち上がりエッジをトリガと
して、ＷＥ１に上記の遅延インバータＩ1で決定される
幅の“Ｈ”レベルのパルスが生成される。従って、この
タイミングで第１メモリセルアレイ１に対して書き込み
イネーブルとなるので、これで第１メモリセルアレイ１
に対するデータの書き込みが実行される。
の書き込みタイミングについて説明する。ＣＥバー／Ｗ
Ｅバーを同図（ａ）に示すタイミングで”Ｌ”レベルと
した状態で、ＷＥバー／ＣＥバーを”Ｌ”レベルから”
Ｈ”レベルに立ち上げると（同図（ｂ）参照）、同図
（ｆ）に示すように、この立ち上がりエッジをトリガと
して、ＷＥ１に上記の遅延インバータＩ1で決定される
幅の“Ｈ”レベルのパルスが生成される。従って、この
タイミングで第１メモリセルアレイ１に対して書き込み
イネーブルとなるので、これで第１メモリセルアレイ１
に対するデータの書き込みが実行される。
【００３７】この書き込みサイクル中には、ＷＥバー／
ＣＥバーが”Ｌ”レベルを維持している期間中に、ＣＥ
バー／ＷＥバーの立ち上り状態がないため、ＷＥ２は”
Ｌ”レベル状態で保持されている。このため、第１メモ
リセルアレイ１に対するデータ書き込み時に、第２メモ
リセルアレイ２へのデータ書き込みは実行されない。ま
た、このとき、ＯＥ２は”Ｌ”レベル状態に保持されて
いるので、第２メモリセルアレイ２からのデータ読み出
しは実行されない。更に、ＣＥ２はＷＥバー／ＣＥバー
の反転信号を第２メモリセルアレイ２に対して出力して
いる。従って、このとき、第２メモリセルアレイ２はア
クセスされていない。
ＣＥバーが”Ｌ”レベルを維持している期間中に、ＣＥ
バー／ＷＥバーの立ち上り状態がないため、ＷＥ２は”
Ｌ”レベル状態で保持されている。このため、第１メモ
リセルアレイ１に対するデータ書き込み時に、第２メモ
リセルアレイ２へのデータ書き込みは実行されない。ま
た、このとき、ＯＥ２は”Ｌ”レベル状態に保持されて
いるので、第２メモリセルアレイ２からのデータ読み出
しは実行されない。更に、ＣＥ２はＷＥバー／ＣＥバー
の反転信号を第２メモリセルアレイ２に対して出力して
いる。従って、このとき、第２メモリセルアレイ２はア
クセスされていない。
【００３８】一方、第２メモリセルアレイ２への書き込
みは図６に示すタイミングで行われる。ＷＥバー／ＣＥ
バーを同図（ａ）に示すタイミングで”Ｌ”レベルとし
た状態で、ＣＥバー／ＷＥバーを”Ｌ”レベルから”
Ｈ”レベルに立ち上げると（同図（ｂ）参照）、同図
（ｆ）に示すように、この立ち上がりエッジをトリガと
して、ＷＥ２に上記の遅延インバータＩ1で決定される
幅の“Ｈ”レベルのパルスが生成される。従って、この
タイミングで第２メモリセルアレイ２に対して書き込み
イネーブルとなるので、これで第２メモリセルアレイ２
に対するデータの書き込みが実行される。
みは図６に示すタイミングで行われる。ＷＥバー／ＣＥ
バーを同図（ａ）に示すタイミングで”Ｌ”レベルとし
た状態で、ＣＥバー／ＷＥバーを”Ｌ”レベルから”
Ｈ”レベルに立ち上げると（同図（ｂ）参照）、同図
（ｆ）に示すように、この立ち上がりエッジをトリガと
して、ＷＥ２に上記の遅延インバータＩ1で決定される
幅の“Ｈ”レベルのパルスが生成される。従って、この
タイミングで第２メモリセルアレイ２に対して書き込み
イネーブルとなるので、これで第２メモリセルアレイ２
に対するデータの書き込みが実行される。
【００３９】この書き込みサイクル中には、ＣＥバー／
ＷＥバーが”Ｌ”レベルを維持している期間中にＷＥバ
ー／ＣＥバーの立ち上り状態がないため、ＷＥ１は”
Ｌ”レベル状態で保持されている。このため、このサイ
クル中に第１メモリセルアレイ１へのデータ書き込みは
実行されない。
ＷＥバーが”Ｌ”レベルを維持している期間中にＷＥバ
ー／ＣＥバーの立ち上り状態がないため、ＷＥ１は”
Ｌ”レベル状態で保持されている。このため、このサイ
クル中に第１メモリセルアレイ１へのデータ書き込みは
実行されない。
【００４０】また、このとき、ＯＥ２は”Ｌ”レベル状
態で保持されているので、第１メモリセルアレイ１から
のデータ読み出しは実行されない。更に、ＣＥ１はＣＥ
バー／ＷＥバーの反転信号を第１メモリセルアレイ１に
対して出力している。従って、このとき、第１メモリセ
ルアレイ１はアクセスされていない。
態で保持されているので、第１メモリセルアレイ１から
のデータ読み出しは実行されない。更に、ＣＥ１はＣＥ
バー／ＷＥバーの反転信号を第１メモリセルアレイ１に
対して出力している。従って、このとき、第１メモリセ
ルアレイ１はアクセスされていない。
【００４１】このような構成の半導体記憶装置において
は、内部制御信号発生回路11、12を設けたことにより、
外部入力ピンを増設することなく、ＣＰＵから与えられ
るＣＥバー／ＷＥバー、ＯＥバー及びＷＥバー／ＣＥバ
ーの３種類の制御信号入力により、各メモリセルアレイ
１、２を独立して制御できるので、一方のメモリセルア
レイのプログラミングの最中に、他方のメモリセルアレ
イへのアクセスが可能になる。
は、内部制御信号発生回路11、12を設けたことにより、
外部入力ピンを増設することなく、ＣＰＵから与えられ
るＣＥバー／ＷＥバー、ＯＥバー及びＷＥバー／ＣＥバ
ーの３種類の制御信号入力により、各メモリセルアレイ
１、２を独立して制御できるので、一方のメモリセルア
レイのプログラミングの最中に、他方のメモリセルアレ
イへのアクセスが可能になる。
【００４２】（実施形態２）図７は本発明半導体記憶装
置の実施形態２を示す。この実施形態２の半導体記憶装
置は、内部制御信号発生回路を有さず、ＣＰＵからのコ
マンドによりメモリセルアレイ１、２の制御を独立して
行う構成をとっている。このため、本実施形態２のメモ
リセルアレイ１、２は、書き込み／消去をコマンドで制
御できるフラッシュＲＡＭ等のメモリデバイスが用いら
れている。
置の実施形態２を示す。この実施形態２の半導体記憶装
置は、内部制御信号発生回路を有さず、ＣＰＵからのコ
マンドによりメモリセルアレイ１、２の制御を独立して
行う構成をとっている。このため、本実施形態２のメモ
リセルアレイ１、２は、書き込み／消去をコマンドで制
御できるフラッシュＲＡＭ等のメモリデバイスが用いら
れている。
【００４３】図７に示すように、各メモリセルアレイ
１、２は制御入力ピン（制御入力端子）ＣＥバー、ＷＥ
バー、ＯＥバーを備えている。ＣＰＵからの制御信号入
力ＣＥバー／ＷＥバーは、第１メモリセルアレイ１の制
御入力ピンＣＥバー及び第２メモリセルアレイの制御入
力ピンＷＥバーに与えられる。一方、ＣＰＵからの制御
信号入力ＷＥバー／ＣＥバーは、第１メモリセルアレイ
１の制御入力ピンＷＥバー及び第２メモリセルアレイの
制御入力ピンにＣＥバーに与えられる。
１、２は制御入力ピン（制御入力端子）ＣＥバー、ＷＥ
バー、ＯＥバーを備えている。ＣＰＵからの制御信号入
力ＣＥバー／ＷＥバーは、第１メモリセルアレイ１の制
御入力ピンＣＥバー及び第２メモリセルアレイの制御入
力ピンＷＥバーに与えられる。一方、ＣＰＵからの制御
信号入力ＷＥバー／ＣＥバーは、第１メモリセルアレイ
１の制御入力ピンＷＥバー及び第２メモリセルアレイの
制御入力ピンにＣＥバーに与えられる。
【００４４】ここで、制御信号入力ＣＥバー／ＷＥバー
を“Ｌ”レベルにすると、第１メモリセルアレイ１のみ
がイネーブルとなり、この状態でＯＥバーを“Ｌ”レベ
ルにすることにより第１メモリセルアレイ１からのデー
タの読み出しが行われる。
を“Ｌ”レベルにすると、第１メモリセルアレイ１のみ
がイネーブルとなり、この状態でＯＥバーを“Ｌ”レベ
ルにすることにより第１メモリセルアレイ１からのデー
タの読み出しが行われる。
【００４５】一方、制御入力信号ＷＥバー／ＣＥバーを
“Ｌ”レベルにすると、第２メモリセルアレイ２のみが
イネーブルとなり、この状態でＯＥバーを“Ｌ”レベル
にすることにより、第２メモリセルアレイ２からのデー
タの読み出しが行われる。
“Ｌ”レベルにすると、第２メモリセルアレイ２のみが
イネーブルとなり、この状態でＯＥバーを“Ｌ”レベル
にすることにより、第２メモリセルアレイ２からのデー
タの読み出しが行われる。
【００４６】また、ＣＥバー／ＷＥバー及びＷＥバー／
ＣＥバーを両方とも“Ｌ”レベルにすると、第１メモリ
セルアレイ１及び第２メモリセルアレイ２の両方が書き
込みイネーブルになる。ここで、ＣＰＵよりコマンドを
入力することにより、書き込み／消去動作を実行するこ
とになるが、第１メモリセルアレイ１及び第２メモリセ
ルアレイ２で書き込み／消去動作となるコマンドを変え
ておけば、いずれか一方のメモリセルアレイのみが書き
込み／消去動作を実行することになる。
ＣＥバーを両方とも“Ｌ”レベルにすると、第１メモリ
セルアレイ１及び第２メモリセルアレイ２の両方が書き
込みイネーブルになる。ここで、ＣＰＵよりコマンドを
入力することにより、書き込み／消去動作を実行するこ
とになるが、第１メモリセルアレイ１及び第２メモリセ
ルアレイ２で書き込み／消去動作となるコマンドを変え
ておけば、いずれか一方のメモリセルアレイのみが書き
込み／消去動作を実行することになる。
【００４７】具体的には、第１メモリセルアレイ１の書
き込みコマンドをデータ［7：０］＝40Ｈ、第２メモリ
セルアレイ２の書き込みコマンドをデータ［7：０］＝4
1Ｈ、第１メモリセルアレイ１の消去コマンドをデータ
［7：０］＝20Ｈ、第２メモリセルアレイ２の消去コマ
ンドをデータ［7：０］＝21Ｈとする。
き込みコマンドをデータ［7：０］＝40Ｈ、第２メモリ
セルアレイ２の書き込みコマンドをデータ［7：０］＝4
1Ｈ、第１メモリセルアレイ１の消去コマンドをデータ
［7：０］＝20Ｈ、第２メモリセルアレイ２の消去コマ
ンドをデータ［7：０］＝21Ｈとする。
【００４８】そうしておいて、ＣＥバー／ＷＥバー及び
ＷＥバー／ＣＥバーを両方とも“Ｌ”レベルにして、コ
マンド40Ｈを入力すれば、第１メモリセルアレイ１への
書き込みモードとなり、第２メモリセルアレイ２へのコ
マンドとしては、ドントケアとなり無視される。よっ
て、第１メモリセルアレイ２への書き込み動作のみが実
行される。
ＷＥバー／ＣＥバーを両方とも“Ｌ”レベルにして、コ
マンド40Ｈを入力すれば、第１メモリセルアレイ１への
書き込みモードとなり、第２メモリセルアレイ２へのコ
マンドとしては、ドントケアとなり無視される。よっ
て、第１メモリセルアレイ２への書き込み動作のみが実
行される。
【００４９】また、ＣＥバー／ＷＥバー及びＷＥバー／
ＣＥバーの両方を“Ｌ”レベルとして、コマンド21Ｈを
入力すれば、第２メモリセルアレイ２は消去モードとな
り、第１メモリセルアレイ１へのコマンドとしては、ド
ントケアとなり無視される。よって、この場合は、第２
メモリセルアレイ２の消去動作のみが実行される。
ＣＥバーの両方を“Ｌ”レベルとして、コマンド21Ｈを
入力すれば、第２メモリセルアレイ２は消去モードとな
り、第１メモリセルアレイ１へのコマンドとしては、ド
ントケアとなり無視される。よって、この場合は、第２
メモリセルアレイ２の消去動作のみが実行される。
【００５０】（実施形態３）図８は本発明半導体記憶装
置の実施形態３を示す。この実施形態３の半導体記憶装
置は、第１メモリセルアレイ１としてＲＯＭを用い、第
２メモリセルアレイ２としてＲＡＭを用いている。ここ
で、通常のＲＯＭは、書き込みイネーブル信号であるＷ
Ｅバーを受け入れる制御入力端子を有しないため、本実
施形態３においては、図示のごとく、ＷＥバー／ＣＥバ
ーは接続されない。
置の実施形態３を示す。この実施形態３の半導体記憶装
置は、第１メモリセルアレイ１としてＲＯＭを用い、第
２メモリセルアレイ２としてＲＡＭを用いている。ここ
で、通常のＲＯＭは、書き込みイネーブル信号であるＷ
Ｅバーを受け入れる制御入力端子を有しないため、本実
施形態３においては、図示のごとく、ＷＥバー／ＣＥバ
ーは接続されない。
【００５１】図９は第１メモリセルアレイ１であるＲＯ
Ｍの読み出し動作を示し、図10は第２メモリセルアレイ
２であるＲＡＭの読み出し動作を示す。また、図11はＲ
ＡＭへの書き込み動作を示す。
Ｍの読み出し動作を示し、図10は第２メモリセルアレイ
２であるＲＡＭの読み出し動作を示す。また、図11はＲ
ＡＭへの書き込み動作を示す。
【００５２】図９に示すように、制御信号入力ＣＥバー
／ＷＥバーが“イネーブルであるＬ”レベルになると、
同図（ｂ）、（ｃ）に示すタイミングで、第１メモリセ
ルアレイ１の制御入力端子ＯＥバー、ＣＥバーが“Ｌ”
レベルとなり、これで第１メモリセルアレイ１からのデ
ータの読み出しが行われる。
／ＷＥバーが“イネーブルであるＬ”レベルになると、
同図（ｂ）、（ｃ）に示すタイミングで、第１メモリセ
ルアレイ１の制御入力端子ＯＥバー、ＣＥバーが“Ｌ”
レベルとなり、これで第１メモリセルアレイ１からのデ
ータの読み出しが行われる。
【００５３】また、図10に示すように、制御信号入力Ｗ
Ｅバー／ＣＥバーがイネーブルである“Ｌ”レベルにな
ると、同図（ｂ）、（ｄ）で示すタイミングで、第２メ
モリセルアレイ２の制御端子ＯＥバー、ＣＥバーが
“Ｌ”レベルとなり、これで第２メモリセルアレイ２か
らのデータの読み出しが行われる。このとき、ＣＥバー
／ＷＥバーは“Ｈ”レベルに維持されているので、第１
メモリセルアレイ１からの読み出しは行われない。
Ｅバー／ＣＥバーがイネーブルである“Ｌ”レベルにな
ると、同図（ｂ）、（ｄ）で示すタイミングで、第２メ
モリセルアレイ２の制御端子ＯＥバー、ＣＥバーが
“Ｌ”レベルとなり、これで第２メモリセルアレイ２か
らのデータの読み出しが行われる。このとき、ＣＥバー
／ＷＥバーは“Ｈ”レベルに維持されているので、第１
メモリセルアレイ１からの読み出しは行われない。
【００５４】一方、第２メモリセルアレイ２への書き込
みは、図11に示すように、制御信号入力ＷＥバー／ＣＥ
バーがイネーブルである“Ｌ”レベルになると、同図
（ｄ）、（ｅ）で示すタイミングで、第２メモリセルア
レイ２の制御入力端子ＣＥバー、ＷＥバーが“Ｌ”レベ
ルとなり、これで第２メモリセルアレイ２に対するデー
タの書き込みが行われる。
みは、図11に示すように、制御信号入力ＷＥバー／ＣＥ
バーがイネーブルである“Ｌ”レベルになると、同図
（ｄ）、（ｅ）で示すタイミングで、第２メモリセルア
レイ２の制御入力端子ＣＥバー、ＷＥバーが“Ｌ”レベ
ルとなり、これで第２メモリセルアレイ２に対するデー
タの書き込みが行われる。
【００５５】なお、ＲＯＭとＲＡＭ以外の組み合わせと
して、他に、ＲＡＭ同士の組み合わせ、ＲＯＭ同士の組
み合わせが可能である。また、ＲＡＭとしては、フラッ
シュＲＡＭやＤＲＡＭ、ＳＲＡＭを用いることができ、
ＲＯＭとしては、マスクＲＯＭや通常のＲＯＭを用いる
ことができる。
して、他に、ＲＡＭ同士の組み合わせ、ＲＯＭ同士の組
み合わせが可能である。また、ＲＡＭとしては、フラッ
シュＲＡＭやＤＲＡＭ、ＳＲＡＭを用いることができ、
ＲＯＭとしては、マスクＲＯＭや通常のＲＯＭを用いる
ことができる。
【００５６】（実施形態４）図12は本発明半導体記憶装
置の実施形態４を示す。この実施形態４は、２デバイ
ス、即ちそれぞれ入出力バッファ、メモリセルアレイ及
び内部制御信号発生回路からなる１個のデバイスを２個
分１パッケージに封入したものである。その詳細は、既
存のデバイスに図２に示す内部制御信号発生回路11、12
を付加しただけのものであり、回路動作は上記実施形態
１のものと同様である。
置の実施形態４を示す。この実施形態４は、２デバイ
ス、即ちそれぞれ入出力バッファ、メモリセルアレイ及
び内部制御信号発生回路からなる１個のデバイスを２個
分１パッケージに封入したものである。その詳細は、既
存のデバイスに図２に示す内部制御信号発生回路11、12
を付加しただけのものであり、回路動作は上記実施形態
１のものと同様である。
【００５７】但し、メモリセルアレイの一方が、通常の
ＲＯＭである場合は、このメモリセルアレイを制御する
内部制御信号発生回路は不要である。
ＲＯＭである場合は、このメモリセルアレイを制御する
内部制御信号発生回路は不要である。
【００５８】このような構成においては、種々のメモリ
の組み合わせが可能である。例えば、第１メモリセルア
レイ１としてフラッシュＲＡＭを、第２メモリセルアレ
イ２としてマスクＲＯＭを使用した場合は、フラッシュ
ＲＡＭは一般に書き込み／消去に時間がかかるため、そ
の間にマスクＲＯＭを、アクセスが必要なシステムにも
応用することが可能となる利点がある。また、ＤＲＡＭ
等との組み合わせにより、通常ならば２チップ必要とな
るシステムにも１チップで対応することが可能となる。
即ち、同一チップ上に両者を住み分けて形成できるから
である。
の組み合わせが可能である。例えば、第１メモリセルア
レイ１としてフラッシュＲＡＭを、第２メモリセルアレ
イ２としてマスクＲＯＭを使用した場合は、フラッシュ
ＲＡＭは一般に書き込み／消去に時間がかかるため、そ
の間にマスクＲＯＭを、アクセスが必要なシステムにも
応用することが可能となる利点がある。また、ＤＲＡＭ
等との組み合わせにより、通常ならば２チップ必要とな
るシステムにも１チップで対応することが可能となる。
即ち、同一チップ上に両者を住み分けて形成できるから
である。
【００５９】
【発明の効果】以上の本発明半導体記憶装置において
は、従来の不揮発性半導体記憶装置と同様の制御入力ピ
ン数で、しかも新たなアドレスバスを配線し、かつ各メ
モリセルアレイにこのアドレスバスに対応する新たな外
部入力ピンを増設することなく、一方のメモリセルアレ
イでプログラミングを行っている最中に、他方のメモリ
セルアレイに対するアクセスを行って、このメモリセル
アレイに対してデータの読み出し／書き込み／消去を行
うことができる。
は、従来の不揮発性半導体記憶装置と同様の制御入力ピ
ン数で、しかも新たなアドレスバスを配線し、かつ各メ
モリセルアレイにこのアドレスバスに対応する新たな外
部入力ピンを増設することなく、一方のメモリセルアレ
イでプログラミングを行っている最中に、他方のメモリ
セルアレイに対するアクセスを行って、このメモリセル
アレイに対してデータの読み出し／書き込み／消去を行
うことができる。
【００６０】即ち、外部入力ピンを一切増設することな
く、上記のような制御が可能になるので、ピン数に応じ
た既存のパッケージをそのまま使用できる。このため、
実装面積の拡大による制約がないので、各種の電気機器
に容易に搭載できる利点がある。
く、上記のような制御が可能になるので、ピン数に応じ
た既存のパッケージをそのまま使用できる。このため、
実装面積の拡大による制約がないので、各種の電気機器
に容易に搭載できる利点がある。
【００６１】また、このことは、同一パッケージサイズ
の半導体記憶装置としての記憶容量を２倍にできること
を意味している。即ち、例えば、８Ｍビット容量（４Ｍ
ビット容量＋４Ｍビット容量）のメモリを４Ｍビット容
量のメモリと同一のパッケージ、ピン配置に封入するこ
とが可能になるからである。
の半導体記憶装置としての記憶容量を２倍にできること
を意味している。即ち、例えば、８Ｍビット容量（４Ｍ
ビット容量＋４Ｍビット容量）のメモリを４Ｍビット容
量のメモリと同一のパッケージ、ピン配置に封入するこ
とが可能になるからである。
【００６２】また、特に請求項４記載の半導体記憶装置
によれば、種々の組み合わせが可能になるので、用途を
一層拡大できる利点がある。
によれば、種々の組み合わせが可能になるので、用途を
一層拡大できる利点がある。
【図１】本発明半導体記憶装置の構成を示すブロック
図。
図。
【図２】内部制御信号発生回路の詳細を示す回路図。
【図３】メモリセルアレイ１からのデータの読み出しタ
イミングを示すタイミングチャート。
イミングを示すタイミングチャート。
【図４】メモリセルアレイ２からのデータの読み出しタ
イミングを示すタイミングチャート。
イミングを示すタイミングチャート。
【図５】メモリセルアレイ１へのデータの書き込みタイ
ミングを示すタイミングチャート。
ミングを示すタイミングチャート。
【図６】メモリセルアレイ２へのデータの書き込みタイ
ミングを示すタイミングチャート。
ミングを示すタイミングチャート。
【図７】本発明半導体記憶装置の第２実施形態を示すブ
ロック図。
ロック図。
【図８】本発明半導体記憶装置の第３実施形態を示すブ
ロック図。
ロック図。
【図９】第１メモリセルアレイがＲＯＭである場合のデ
ータの読み出しタイミングを示すタイミングチャート。
ータの読み出しタイミングを示すタイミングチャート。
【図１０】第２メモリセルアレイがＲＡＭである場合の
データの読み出しタイミングを示すタイミングチャー
ト。
データの読み出しタイミングを示すタイミングチャー
ト。
【図１１】第２メモリセルアレイがＲＡＭである場合の
データの書き込みタイミングを示すタイミングチャー
ト。
データの書き込みタイミングを示すタイミングチャー
ト。
【図１２】本発明半導体記憶装置を１パッケージに封入
した状態を示す構成図。
した状態を示す構成図。
【図１３】従来の不揮発性半導体記憶装置の構成を示す
ブロック図。
ブロック図。
【図１４】従来の不揮発性半導体記憶装置のデータ読み
出しタイミングを示すタイミングチャート。
出しタイミングを示すタイミングチャート。
【図１５】従来の不揮発性半導体記憶装置のデータ書き
込みタイミングを示すタイミングチャート。
込みタイミングを示すタイミングチャート。
１ 第１メモリセルアレイ ２ 第２メモリセルアレイ ３ 入出力バッファ（ＩＯＢ） １１ 第１制御回路 １２ 第２制御回路 Ｉ1 遅延インバータ
Claims (4)
- 【請求項１】 外部制御装置から制御信号入力１、制御
信号入力２及び制御信号入力３がそれぞれ与えられ、こ
れら３つの制御信号入力によってそれぞれ独立に制御さ
れる第１メモリセルアレイ及び第２メモリセルアレイを
備えた半導体記憶装置であって、 該制御信号入力１及び制御信号入力２がイネーブルにな
ると、該第１メモリセルアレイ及び第２メモリセルアレ
イのいずれか一方の読み出しを可能とする一方、該制御
信号入力２及び制御信号入力３がイネーブルになると、
該第１メモリセルアレイ及び第２メモリセルアレイのい
ずれか他方の読み出しを可能とし、該制御信号入力２及
び制御信号入力３がイネーブルになると、該第１メモリ
セルアレイ及び第２メモリセルアレイの書き込み及び消
去を制御することを特徴とする半導体記録装置。 - 【請求項２】 前記制御信号入力１がＣＥバー／ＷＥバ
ーであり、前記制御信号入力２がＯＥバーであり、前記
制御信号入力３がＷＥバー／ＣＥバーである請求項１記
載の半導体記憶装置。 - 【請求項３】 前記外部制御装置から制御信号入力１、
制御信号入力２及び制御信号入力３がそれぞれ与えられ
る第１内部制御信号発生回路及び第２内部制御信号発生
回路を備え、該第１内部制御信号発生回路が前記第１メ
モリセルアレイを、該第２内部制御信号発生回路が前記
第２メモリセルアレイをそれぞれ独立に制御する請求項
１又は請求項２記載の半導体記憶装置。 - 【請求項４】 前記第１メモリセルアレイと第２メモリ
セルアレイの組み合わせが、フラッシュＲＡＭとマスク
ＲＯＭの組み合わせ、ＤＲＡＭ、ＳＲＡＭ等のＲＡＭと
ＲＯＭの組み合わせ、ＤＲＡＭ、ＳＲＡＭ等のＲＡＭ同
士の組み合わせ又はＲＯＭ同士の組み合わせである請求
項１又は請求項２記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31449995A JP3434106B2 (ja) | 1995-12-01 | 1995-12-01 | 半導体記憶装置 |
| US08/748,022 US5734621A (en) | 1995-12-01 | 1996-11-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31449995A JP3434106B2 (ja) | 1995-12-01 | 1995-12-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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