KR20170065241A - 전기적 특성을 개선할 수 있는 에스램 소자 및 이를 포함하는 로직 소자 - Google Patents

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Abstract

에스램 소자는 제1 부하 트랜지스터 및 제1 구동 트랜지스터를 포함하는 제1 인버터, 및 제2 부하 트랜지스터 및 제2 구동 트랜지스터를 포함하는 제2 인버터로 구성되고, 상기 제1 인버터 및 상기 제2 인버터의 입출력 노드는 서로 교차 연결되어 있는 회로 요소; 상기 제1 인버터의 출력 노드와 연결된 제1 전송 트랜지스터; 및 상기 제2 인버터의 출력 노드와 연결된 제2 전송 트랜지스터를 포함하되, 상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들로 구성된다.

Description

전기적 특성을 개선할 수 있는 에스램 소자 및 이를 포함하는 로직 소자{Static Random Access Memory (SRAM) device for improving electrical characteristics, and logic device including the same}
본 발명의 기술적 사상은 에스램 소자(Static Random Access Memory (SRAM) device)에 관한 것으로서, 보다 상세하게는 전기적 특성을 개선할 수 있는 에스램 소자 및 이를 포함하는 로직 소자에 관한 것이다.
에스램 소자(Static Random Access Memory(SRAM) device)는 디램 소자(Dynamic Random Access Memory(DRAM) device)에 비하여 낮은 전력 소모 및 빠른 동작 특성을 가지며, 컴퓨터의 캐쉬(cache) 메모리 소자 또는 휴대용 전자 제품에 널리 사용되고 있다. 에스램 소자는 전기적 특성이 중요하며, 이러한 전기적 특성을 개선하는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 전기적 특성을 개선할 수 있는 에스램 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상술한 에스램 소자를 포함하는 로직 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자는 제1 부하 트랜지스터 및 제1 구동 트랜지스터를 포함하는 제1 인버터, 및 제2 부하 트랜지스터 및 제2 구동 트랜지스터를 포함하는 제2 인버터로 구성되고, 상기 제1 인버터 및 상기 제2 인버터의 입출력 노드는 서로 교차 연결되어 있는 회로 요소; 상기 제1 인버터의 출력 노드와 연결된 제1 전송 트랜지스터; 및 상기 제2 인버터의 출력 노드와 연결된 제2 전송 트랜지스터를 포함한다.
에스램 소자는 상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들은 멀티 브릿지 채널들을 갖는 트랜지스터로 구성되고, 상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들로 구성된다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 부하 트랜지스터들은 피모스 트랜지스터로 구성되고, 상기 제1 및 제2 구동 트랜지스터들은 엔모스 트랜지스터로 구성될 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 전송 트랜지스터들은 엔모스 트랜지스터로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 부하 트랜지스터들의 멀티 브릿지 채널들의 개수는 상기 제1 및 제2 전송 트랜지스터들의 멀티 브릿지 채널들의 개수보다 작게 구성될 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 부하 트랜지스터들의 멀티 브릿지 채널들의 개수는 상기 제1 및 제2 구동 트랜지스터들의 멀티 브릿지 채널들의 개수보다 작게 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 전송 트랜지스터들의 멀티 브릿지 채널들의 개수는 상기 제1 및 제2 구동 트랜지스터들의 멀티 브릿지 채널들의 개수와 동일하게 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 전송 트랜지스터들의 멀티 브릿지 채널들의 개수는 상기 제1 및 제2 구동 트랜지스터들의 멀티 브릿지 채널들의 개수보다 작게 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들을 구성하는 상기 멀티 브릿지 채널들을 갖는 트랜지스터는, 서로 떨어져 복수개 적층되고 상기 멀티 브릿지 채널 역할을 수행하는 나노 브릿지들, 상기 나노 브릿지들 각각을 둘러싸고 게이트 절연층 및 게이트 전극으로 구성된 게이트 구조물을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들중 적어도 하나의 상기 나노 브릿지들의 적층 개수는 나머지 트랜지스터들의 상기 나노 브릿지들의 적층 개수와 서로 다르게 구성될 수 있다. 상기 나노 브릿지는 나노 와이어 또는 나노 쉬트일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자는 제2 방향으로 배치됨과 아울러 상기 제2 방향과 수직한 제1 방향으로 떨어져 순차적으로 배치된 제1 내지 제4 멀티 브릿지 채널 구조물들; 상기 제1 방향으로 배치되어 상기 제1 및 제2 멀티 브릿지 채널 구조물들을 둘러싸게 배치된 제1 게이트 구조물; 상기 제1 게이트 구조물의 양측의 제1 및 제2 멀티 브릿지 채널 구조물들에 각각 형성된 제1 및 제2 소오스/드레인 영역들; 상기 제1 방향으로 배치되고 상기 제1 게이트 구조물과 제2 방향으로 떨어져서 상기 제1 멀티 브릿지 채널 구조물을 둘러싸게 배치된 제2 게이트 구조물; 상기 제2 게이트 구조물의 양측의 제1 멀티 브릿지 채널 구조물에 형성된 제3 소오스/드레인 영역; 상기 제1 게이트 구조물에서는 제2 방향 및 제2 게이트 구조물에서는 제1 방향으로 떨어져 상기 제3 및 제4 멀티 브릿지 채널 구조물들을 둘러싸게 배치된 제3 게이트 구조물; 상기 제3 게이트 구조물의 양측의 제3 및 제4 멀티 브릿지 채널 구조물들에 각각 형성된 제4 및 제5 소오스/드레인 영역들; 상기 제1 게이트 구조물과 상기 제1 방향으로 떨어져 배치되고 상기 제4 멀티 브릿지 채널 구조물을 둘러싸게 배치된 제4 게이트 구조물; 상기 제4 게이트 구조물의 양측의 상기 제4 멀티 브릿지 채널 구조물에 형성된 제6 소오스/드레인 영역을 포함한다.
에스램 소자는 상기 제1 내지 제4 게이트 구조물들에 각각 둘러싸인 제1 내지 제4 멀티 브릿지 채널 구조물들은 상기 제1 방향 및 제2 방향에 의한 평면에서 수직한 제3 방향으로 서로 떨어져 적층되고 채널 역할을 수행하는 복수개의 나노 브릿지들을 포함하고, 상기 제1 내지 제4 게이트 구조물들에 각각 둘러싸인 제1 내지 제4 멀티 브릿지 채널 구조물들중 적어도 하나는 나머지 멀티 브릿지 채널 구조물들과 서로 다른 개수의 나노 브릿지들을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제3 게이트 구조물에 둘러싸인 제2 및 제3 멀티 브릿지 채널 구조물들의 나노 브릿지의 개수는 상기 제2 및 제4 게이트 구조물에 둘러싸인 제1 및 제4 멀티 브릿지 채널 구조물들의 나노 브릿지의 개수보다 작게 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제3 게이트 구조물에 둘러싸인 제2 및 제3 멀티 브릿지 채널 구조물들의 나노 브릿지의 개수는 상기 제1 및 제3 게이트 구조물에 둘러싸인 제1 및 제4 멀티 브릿지 채널 구조물들의 나노 브릿지의 개수보다 작게 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제2 및 제4 게이트 구조물에 둘러싸인 제1 및 제4 멀티 브릿지 적층 구조물들의 나노 브릿지의 개수는 상기 제1 및 제4 게이트 구조물에 둘러싸인 제1 및 제4 멀티 브릿지 적층 구조물들의 나노 브릿지의 개수와 동일하게 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제4 게이트 구조물에 둘러싸인 제2 및 제4 멀티 브릿지 적층 구조물들의 나노 브릿지의 개수는 상기 제1 및 제3 게이트 구조물에 둘러싸인 제1 및 제4 멀티 브릿지 적층 구조물들의 나노 브릿지의 개수보다 작게 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 및 제2 멀티 브릿지 적층 구조물들, 제1 게이트 구조물, 및 제1 및 제2 소오스 드레인 영역들은 제1 구동 트랜지스터 및 상기 제1 구동 트랜지스터와 전기적으로 연결된 제1 부하 트랜지스터로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제3 및 제4 멀티 브릿지 적층 구조물들, 제3 게이트 구조물, 및 제4 및 제5 소오스/드레인 영역들은 제2 부하 트랜지스터 및 상기 제2 부하 트랜지스터와 전기적으로 연결된 제2 구동 트랜지스터로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제2 멀티 브릿지 적층 구조물, 제2 게이트 구조물, 및 제3 소오스 드레인 영역은 제1 전송 트랜지스터로 구성되고, 상기 제4 멀티 브릿지 적층 구조물, 제4 게이트 구조물, 및 제6 소오스 드레인 영역은 제2 전송 트랜지스터로 구성될 수 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 의한 로직 소자는 에스램 소자를 포함하는 에스램 형성 영역과, 데이터 처리를 위한 로직 영역을 포함하되,
상기 에스램 소자는 제1 부하 트랜지스터 및 제1 구동 트랜지스터를 포함하는 제1 인버터, 제2 부하 트랜지스터 및 제2 구동 트랜지스터를 포함하는 제2 인버터, 상기 제1 인버터의 출력 노드와 연결된 제1 전송 트랜지스터, 및 상기 제2 인버터의 출력 노드와 연결된 제2 전송 트랜지스터를 포함하고,
상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들로 구성된다.
본 발명의 기술적 사상의 에스램 소자는 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)은 회로 동작을 수행할 때 전기적 특성 향상을 위하여 멀티 브릿지 채널을 갖는 트랜지스터로 구성한다.
더하여, 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들로 구성될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 에스램 소자의 등가 회로도이다.
도 2는 도 1의 멀티 브릿지 채널들을 갖는 트랜지스터를 포함하는 에스램 소자의 레이아웃도이다.
도 3은 도 2의 멀티 브릿지 채널 구조물들 및 게이트 구조물들을 포함하는 에스램 소자의 레이아웃도이다.
도 4는 본 발명의 에스램 소자에 이용되는 멀티 브릿지 채널들을 갖는 트랜지스터드들의 일 실시예를 도시한 사시도이다.
도 5는 도 4의 XA-XA'에 따른 단면도이다.
도 6은 도 4의 YA-YA'및 YB-YB'에 따른 단면도이다.
도 7a 및 도 7b는 본 발명의 에스램 소자에 이용되는 멀티 브릿지 채널들을 갖는 트랜지스터들의 일 실시예를 도시한 단면도이다.
도 8은 본 발명의 에스램 소자에 이용되는 멀티 브릿지 채널들을 갖는 트랜지스터들의 일 실시예를 도시한 단면도이다.
도 9 및 도 10은 본 발명의 에스램 소자에 이용되는 멀티 브릿지 채널들을 갖는 트랜지스터들의 일 실시예를 도시한 단면도이다.
도 11a 내지 도 20a, 및 도 11b 내지 도 20b는 본 발명의 일 실시예에 따른 트랜지스터들의 제조 방법을 설명하기 도면들이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함하는 로직 소자를 보여주는 개략도이다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함하는 카드를 보여주는 개략도이다.
도 23은 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 24는 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
도 25는 본 발명의 기술적 사상에 의한 일 실시예에 의한 에스램 소자를 포함하는 전자 시스템을 보여주는 개략도이다.
도 26은 본 발명의 기술적 사상의 일 실시예에 따른 에스램 소자를 포함하는 전자 장치를 개략적으로 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 에스램 소자의 등가 회로도이다.
구체적으로, 도 1의 에스램 소자(Static Random Access Memory(SRAM) device, 200)는 편의상 하나의 에스램 셀만을 도시한 것이다. 에스램 소자(200)는 다수의 에스램 셀들이 어레이 형태로 배열될 수 있다.
에스램 소자(200)는 비트 라인들(BL, /BL), 워드 라인(WL) 및 6개의 트랜지스터들, 예를 들어 제1 및 제2 전송(transfer) 트랜지스터들(PG1, PG2), 제1 및 제2 부하(load) 트랜지스터들(PU1, PU2), 제1 및 제2 구동(drive) 트랜지스터들(PD1, PD2)을 구비할 수 있다. 제1 및 제2 전송 트랜지스터들(PG1, PG2)은 패스(pass) 트랜지스터들로 명명될 수 있다. 제1 및 제2 부하 트랜지스터들(PU1, PU2)은 풀업(pull up) 트랜지스터들로 명명될 수 있다. 제1 및 제2 구동 트랜지스터들(PD1, PD2)은 풀다운(pull down) 트랜지스터들로 명명될 수 있다.
제1 및 제2 부하 트랜지스터들(PU1, PU2)은 피모스(PMOS, P-type Metal Oxide Semiconductor) 트랜지스터들을 포함하고, 제1 및 제2 전송 트랜지스터들(PG1, PG2)과 제1 및 제2 구동 트랜지스터들(PD1, PD2)은 엔모스(NMOS, N-type Metal Oxide Semiconductor) 트랜지스터들을 포함할 수 있다.
제1 및 제2 전송 트랜지스터들(PG1, PG2)의 게이트들(G(PG1), G(PG2))이 워드 라인(WL)에 전기적으로 연결되고 드레인 영역들(D(PG1), D(PG2))이 1쌍의 비트 라인들(BL, /BL)에 전기적으로 연결될 수 있다. 제1 및 제2 부하 트랜지스터들(PU1, PU2)의 소오스 영역들(S(PU1), S(PU2))이 제1 전원 전압(Vdd)에 연결되고 제1 및 제2 구동 트랜지스터들(PD1, PD2)의 소오스 영역들(S(PD1), S(PD2))은 제2 전원 전압(GND)에 연결될 수 있다. 제1 전원 전압(Vdd)은 파워 전원 전압일 수 있고, 제2 전원 전압(GND)은 접지 전원 전압을 포함할 수 있다.
제1 부하 트랜지스터(PU1) 및 제1 구동 트랜지스터(PD1)는 제1 인버터(INV1, Inverter 1)를 구성하고, 제2 부하 트랜지스터(PU2) 및 제2 구동 트랜지스터(PD2)는 제2 인버터(INV2, Inverter 2)를 구성한다. 제1 전송 트랜지스터(PG1)의 소오스 영역(S(PG1), 제1 부하 트랜지스터(PU1)의 드레인 영역(D(PU1)) 및 제1 구동 트랜지스터(PD1)의 드레인 영역(D(PD1))은 전기적으로 제1 노드(N1)에 공통 연결될 수 있다. 제1 전송 트랜지스터(PG1)는 제1 인버터(INV1)의 출력 노드(N1)와 연결될 수 있다.
제2 전송 트랜지스터(PG2)의 소오스 영역(S(PG2), 제2 부하 트랜지스터(PU2)의 드레인 영역(D(PU2)) 및 제2 구동 트랜지스터(PD2)의 드레인 영역(D(PD2))은 전기적으로 제2 노드(N2)에 공통 연결될 수 있다. 제2 전송 트랜지스터(PG1)는 제2 인버터(INV2)의 출력 노드(N2)와 연결될 수 있다.
제1 부하 트랜지스터(PU1)의 게이트(G(PU1))와 제1 구동 트랜지스터(PD1)의 게이트(G(PD1))는 전기적으로 제2 노드(N2)에 공통 연결됨으로써 제1 래치 회로를 구성할 수 있다. 제2 부하 트랜지스터(PU2)의 게이트(G(PU2))와 제2 구동 트랜지스터(PD2)의 게이트(G(PD2))는 전기적으로 제1 노드(N1)에 공통 연결됨으로써 제2 래치 회로를 구성할 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)의 입출력 노드들(N1, N2)은 상호 교차 연결되어 있다. 즉, 제1 인버터(INV1)의 출력 노드(N1)는 제2 인버터(INV 2)의 입력 노드(I2)와 연결될 수 있다. 제2 인버터(INV2)의 출력 노드(N2)는 제1 인버터(INV 2)의 입력 노드(I1)와 연결될 수 있다.
이에 따라, 에스램 소자(200)는 제1 인버터(INV1), 제2 인버터(INV 2) 및 제1 인버터(INV1) 및 제2 인버터(INV2)의 입출력 노드들(노드 N1, N2)을 연결하는 배선 라인을 포함하는 회로 요소(CE)를 구비할 수 있다. 상술한 회로 요소(CE)는 1 비트의 정보를 기억하는 정보축적부로서의 플립 플롭 회로 또는 래치 회로일 수 있다.
회로 동작을 간단히 설명하면, 제1 인버터(INV1)의 제1 노드(N1)가 고전위(H)일 때 제2 구동 트랜지스터(PD2)가 온(on)이 되기 때문에 제2 인버터의 제2 노드(N2)는 저전위(L)가 된다. 따라서, 제1 구동 트랜지스터(PD1)는 오프(off)되어 제1 노드(A)의 고전위(H)가 유지된다. 즉, 제1 및 제2 인버터 INV1, INV2를 교차 결합시킨 래치 회로에 의해 제1 노드(N1) 및 제2 노드(N2)의 상태가 유지되고, 제1 전원 전압(Vdd)이 인가되어 있는 동안 정보가 보존된다.
그리고, 워드 라인이 고전위이면 제1 및 제2 전송 트랜지스터들(PG1, PG2)이 온이 되고, 래치 회로와 비트라인들(BL, /BL)이 전기적으로 접속되기 때문에 노드들(N1, N2)의 전위 상태(H 또는 L)가 비트라인들(BL, /BL)에 나타나고 에스램 셀의 정보로써 판독된다. 에스램 셀에 정보를 기입하기 위해서는 워드 라인(WL)을 고전위(H)로 하고, 제1 및 제2 전송 트랜지스터들(PG1, PG2)을 온 상태로 하여 비트라인들(BL, /BL)의 정보를 노드들(N1, N2)에 전달하여 수행할 수 있다. 이와 같이 에스램 소자(200)는 정보 판독 동작(read operation) 및 기입 동작(write operation)을 수행할 수 있다.
본 발명의 에스램 소자(200)는 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)은 앞서와 같은 회로 동작을 수행할 때 전기적 특성 향상을 위하여 멀티 브릿지 채널(multi Bridge Channel)을 갖는 트랜지스터로 구성한다.
멀티 브릿지 채널을 갖는 트랜지스터는 후술하는 바와 같이 서로 이격되어 있는 다수의 채널이 수직으로 적층되어 있다. 멀티 브릿지 채널을 구비하는 트랜지스터는 단채널 효과(short channel effect) 및 협채널 효과(narrow width effect)를 줄일 수 있고 소오스/드레인 영역이 차지하는 면적을 줄일 수가 있기 때문에 고집적화에 유리하며, 채널의 위치에 관계없이 균일한 소오스/드레인 접합 커패시턴스를 유지할 수 있기 때문에 고속 및 고신뢰성 소자를 제조할 수 있는 장점이 있다.
더하여, 본 발명의 에스램 소자(200)는 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들로 구성될 수 있다.
멀티 브릿지 채널을 갖는 트랜지스터 및 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들에 대하여는 후에 더 자세하게 설명한다.
도 2는 도 1의 멀티 브릿지 채널들을 갖는 트랜지스터를 포함하는 에스램 소자의 레이아웃도이고, 도 3은 도 2의 멀티 브릿지 채널 구조물들 및 게이트 구조물들을 포함하는 에스램 소자의 레이아웃도이다.
구체적으로, 에스램 소자(200)는 제2 방향, 예컨대 Y 방향으로 배치되고 제2 방향과 수직한 제1 방향, 예컨대 X 방향으로 떨어져 순차적으로 배치된 제1 내지 제4 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)을 포함한다. 제4 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)은 N형 웰 영역(NW) 및 P형 웰 영역(PW) 상에 형성될 수 있다.
제1 방향으로 배치되어 제1 및 제2 멀티 브릿지 채널 구조물들(MBCS1, MBCS2) 상에는 제1 게이트 구조물(GS1)이 형성되어 있다. 제1 게이트 구조물(GS1)은 후술하는 바와 같이 제1 및 제2 멀티 브릿지 채널 구조물들(MBCS1, MBCS2)을 둘러싸게 배치될 수 있다.
제1 게이트 구조물(GS1)의 양측의 제1 멀티 브릿지 채널 구조물(MBCS1)에 제1 소오스/드레인 영역(S1/D1)이 형성되어 있다. 제1 소오스/드레인 영역(S1/D1)은 제2 방향, 즉 Y 방향으로 형성되어 있다. 제1 게이트 구조물(GS1), 제1 멀티 브릿지 채널 구조물(MBCS1), 및 제1 소오스/드레인 영역(S1/D1)은 제1 구동 트랜지스터(PD1)를 구성할 수 있다. 제1 구동 트랜지스터(PD1)는 엔모스 트랜지스터로 구성될 수 있다.
제1 게이트 구조물(GS1)의 양측의 제2 멀티 브릿지 채널 구조물(MBCS2)에 제2 소오스/드레인 영역(S2/D2)이 형성되어 있다. 제1 소오스/드레인 영역(S2/D2)은 제2 방향, 즉 Y 방향으로 형성되어 있다. 제1 게이트 구조물(GS1), 제2 멀티 브릿지 채널 구조물(MBCS2), 및 제2 소오스/드레인 영역(S2/D2)은 제1 부하 트랜지스터(PU1)를 구성할 수 있다. 제1 부하 트랜지스터(PU1)는 피모스 트랜지스터로 구성될 수 있다.
제1 게이트 구조물(GS1)과 제2 방향으로 떨어짐과 아울러 제1 멀티 브릿지 채널 구조물(MBCS1) 상에는 제1 방향으로 제2 게이트 구조물(GS2)이 배치되어 있다. 제2 게이트 구조물(GS2)은 후술하는 바와 같이 제1 멀티 브릿지 채널 구조물(MBCS1)을 둘러싸게 배치될 수 있다.
제2 게이트 구조물(GS2)의 양측의 제1 멀티 브릿지 채널 구조물(MBCS1)에 제3 소오스/드레인 영역(S3/D3)이 형성되어 있다. 제3 소오스/드레인 영역(S3/D3)은 제2 방향으로 형성되어 있다. 제2 게이트 구조물(GS2), 제1 멀티 브릿지 채널 구조물(MBCS1), 및 제3 소오스/드레인 영역(S3/D3)은 제1 전송 트랜지스터(PG1)를 구성할 수 있다. 제1 전송 트랜지스터(PG1)는 엔모스 트랜지스터로 구성될 수 있다.
제1 게이트 구조물(GS1)에서 제2 방향으로 떨어지고 제2 게이트 구조물(GS2)에서는 제1 방향으로 떨어져서 제3 및 제4 멀티 브릿지 채널 구조물들 (MBCS3, MBCS4) 상에는 제3 게이트 구조물(GS3)이 배치되어 있다. 제3 게이트 구조물(GS3)은 후술하는 바와 같이 제3 및 제4 멀티 브릿지 채널 구조물들(MBCS3, MBCS4)을 둘러싸게 배치될 수 있다.
제3 게이트 구조물(GS3)의 양측의 제3 멀티 브릿지 채널 구조물(MBCS3)에 제4 소오스/드레인 영역(S4/D4)이 형성되어 있다. 제4 소오스/드레인 영역(S4/D4)은 제2 방향으로 형성되어 있다. 제3 게이트 구조물(GS3), 제3 멀티 브릿지 채널 구조물(MBCS3), 및 제4 소오스/드레인 영역(S4/D4)은 제2 부하 트랜지스터(PU2)를 구성할 수 있다. 제2 부하 트랜지스터(PU2)는 피모스 트랜지스터로 구성될 수 있다.
제3 게이트 구조물(GS3)의 양측의 제4 멀티 브릿지 채널 구조물(MBCS4)에 제5 소오스/드레인 영역(S5/D5)이 형성되어 있다. 제5 소오스/드레인 영역(S5/D5)은 제2 방향으로 형성되어 있다. 제3 게이트 구조물(GS3), 제4 멀티 브릿지 채널 구조물(MBCS4), 및 제5 소오스/드레인 영역(S5/D5)은 제2 구동 트랜지스터(PD2)를 구성할 수 있다. 제2 구동 트랜지스터(PD2)는 엔모스 트랜지스터로 구성될 수 있다.
제1 게이트 구조물(GS1)과 제1 방향으로 떨어져 제4 멀티 브릿지 채널 (MBCS4) 상에는 제4 게이트 구조물(GS4)이 배치되어 있다. 제4 게이트 구조물(GS4)은 후술하는 바와 같이 제4 멀티 브릿지 채널 구조물(MBCS4)을 둘러싸게 배치될 수 있다.
제4 게이트 구조물(GS4)의 양측의 제4 멀티 브릿지 채널 구조물(MBCS4)에 제6 소오스/드레인 영역(S6/D6)이 형성되어 있다. 제6 소오스/드레인 영역(S6/D6)은 제2 방향으로 형성되어 있다. 제4 게이트 구조물(GS4), 제4 멀티 브릿지 채널 구조물(MBCS4), 및 제6 소오스/드레인 영역(S6/D6)은 제2 전송 트랜지스터(PG2)를 구성할 수 있다. 제2 전송 트랜지스터(PG2)는 엔모스 트랜지스터로 구성될 수 있다.
제1 멀티 브릿지 채널 구조물(MBCS1) 및 제2 멀티 브릿지 채널 구조물(MBCS2)은 제1 멀티 브릿지 콘택(MBCA1)을 통하여 전기적으로 연결될 수 있다. 제1 멀티 브릿지 콘택(MBCA1)은 제1 멀티 브릿지 채널 구조물(MBCS1) 및 제2 멀티 브릿지 채널 구조물(MBCS2)과 전기적으로 연결되는 콘택일 수 있다. 제1 멀티 브릿지 콘택(MBCA1)은 게이트 콘택(GC2)을 통하여 제3 게이트 구조물(GS3)과 전기적으로 연결될 수 있다.
제3 멀티 브릿지 채널 구조물(MBCS3) 및 제4 멀티 브릿지 채널 구조물(MBCS4)은 제2 멀티 브릿지 콘택(MBCA2)을 통하여 전기적으로 연결될 수 있다. 제2 멀티 브릿지 콘택(MBCA2)은 제3 멀티 브릿지 채널 구조물(MBCS3) 및 제4 멀티 브릿지 채널 구조물(MBCS4)과 전기적으로 연결되는 콘택일 수 있다. 제2 멀티 브릿지 콘택(MBCA2)은 게이트 콘택(GC3)을 통하여 제1 게이트 구조물(GS1)과 전기적으로 연결될 수 있다. 제2 게이트 구조물(GS2) 및 제4 게이트 구조물(GS4)은 각각 게이트 콘택(GC1, GC4)을 통하여 워드 라인(W/L)과 연결될 수 있다.
제1 내지 제4 게이트 구조물들(GS1, GS2 GS3, GS4)에 각각 둘러싸인 제1 내지 제4 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)은 전기적 특성 향상을 위하여 제1 방향 및 제2 방향에 의한 평면에서 수직한 제3 방향, 예컨대 Z 방향으로 서로 떨어져 적층되고 채널 역할을 수행하는 복수개의 나노 브릿지들을 포함할 수 있다.
다시 말해, 앞서 설명한 바와 같이 제1 내지 제4 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)에 구현된 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)은 전기적 특성 향상을 위하여 채널 역할을 수행하는 나노 브릿지들을 포함할 수 있다.
더하여, 제1 내지 제4 게이트 구조물들(GS1, GS2 GS3, GS4)에 각각 둘러싸인 제1 내지 제4 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)중 적어도 하나는 나머지 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)과 서로 다른 개수의 나노 브릿지들을 포함할 수 있다.
앞서 설명한 바와 같이 제1 내지 제4 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)에 구현된 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)중 적어도 하나의 나노 브릿지들의 적층 개수는 나머지 트랜지스터들의 나노 브릿지들의 적층 개수와 서로 다르게 구성될 수 있다.
이하에서는 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)을 구성하는 멀티 브릿지 채널을 갖는 트랜지스터에 대하여 설명한다. 그리고, 제1 내지 제4 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)에 구현된 멀티 브릿지 채널 및 멀티 브릿지 채널을 구성하는 나노 브릿지들에 대하여 설명한다.
도 4는 본 발명의 에스램 소자에 이용되는 멀티 브릿지 채널들을 갖는 트랜지스터드들의 일 실시예를 도시한 사시도이고, 도 5는 도 4의 XA-XA'에 따른 단면도이고, 도 6은 도 4의 YA-YA'및 YB-YB'에 따른 단면도이다.
구체적으로, 도 4 내지 도 6의 트랜지스터들(200)은 제1 트랜지스터(200A) 및 제2 트랜지스터(200B)를 포함할 수 있다. 트랜지스터들(200)은 모스 트랜지스터일 수 있다. 도 5의 트랜지스터들(200)은 도 3의 게이트 구조물(GS1, GS2, GS3, GS4)에 의해 둘러 싸여진 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)의 X 방향에 따른 단면도일 수 있다.
도 6의 트랜지스터들(200)은 도 3의 도 3의 게이트 구조물(GS1, GS2, GS3, GS4)에 의해 둘러 싸여진 멀티 브릿지 채널 구조물들(MBCS1, MBCS2, MBCS3, MBCS4)의 Y 방향에 따른 단면도일 수 있다. 도 4 내지 도 6의 트랜지스터들(200)은 편의상 두개의 트랜지스터만을 예시적으로 도시한다.
트랜지스터들(200)은 반도체 기판(100) 상에 구현된 멀티 브릿지 채널 구조물들(MBCSa, MBCSb) 및 게이트 구조물들(GSa, GSb)을 포함할 수 있다. 멀티 브릿지 채널 구조물들(MBCSa, MBCSb)은 멀티 브릿지 채널들(MBCa, MBCb) 및 소오스/드레인 영역들(S, D)을 포함할 수 있다.
게이트 구조물들(GSa, GSb)은 멀티 브릿지 채널들(MBCa, MBCb)을 둘러싸게 형성될 수 있다. 게이트 구조물들(GSa, GSb)은 소오스/드레인 영역들(S, D)을 제외한 멀티 브릿지 채널들(MBCa, MBCb)을 둘러싸게 형성될 수 있다. 게이트 구조물들(GSa, GSb)은 게이트 절연층(126) 및 게이트 전극(128)을 포함할 수 있다.
트랜지스터들(200)의 멀티 브릿지 채널들(MBCa, MBCb)은 반도체 기판(100) 상에서 서로 떨어져서 적층된 나노 브릿지들(112, 114, 116, 118, 120, 122, 124)을 포함할 수 있다. 나노 브릿지들(112, 114, 116, 118, 120, 122, 124)은 소오스 영역(S) 및 드레인 영역(D)간의 전하 통로 역할을 수행하는 채널일 수 있다.
예컨대, 제1 트랜지스터(200A)의 멀티 브릿지 채널들(MBCa)은 5개의 나노 브릿지들(112, 114, 116, 118, 120)이 적층되어 있으므로, 제1 트랜지스터(200A)는 5개의 멀티 브릿지 채널(MBCa)을 가질 수 있다. 제1 트랜지스터(200A)는 5개의 멀티 브릿지 채널(MBCa)을 도시하였으나, 4개의 멀티 브릿지 채널을 구비할 수도 있다.
제2 트랜지스터(200B)의 멀티 브릿지 채널들(MBCb)은 2개의 나노 브릿지들(122, 124)이 적층되어 있으므로, 제2 트랜지스터(200B)는 2개의 멀티 브릿지 채널(MBCb)을 가질 수 있다. 제2 트랜지스터(200B)의 4개의 멀티 브릿지 채널들(MBCb)을 도시하였으나, 3개의 멀티 브릿지 채널을 구비할 수 도 있다.
나노 브릿지들(112, 114, 116, 118, 120, 122, 124) 및 게이트 스택 구조물(GSa, GSb)을 구성하는 게이트 전극(124)의 단면 모양은 사각형일 수 있다. 나노 브릿지들(112, 114, 116, 118, 120, 122, 124)의 단면 모양이 사각형일 경우, 나노 브릿지들(112, 114, 116, 118, 120, 122, 124)은 나노 쉬트라고 명명될 수 있다.
트랜지스터들(200)은 도 1 내지 도 3의 에스램 소자(200)의 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)에 적용될 수 있다. 다시 말해, 트랜지스터들(200)은 도 1 내지 도 3의 에스램 소자(200)에 적용할 경우, 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2) 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들(MBCa. MBCb)을 갖는 트랜지스터들로 구성할 수 있다.
일 실시예에서, 제1 트랜지스터(200A)는 도 1 내지 도 3의 에스램 소자(200)의 제1 및 제2 구동 트랜지스터들(PD1, PD2)과, 제1 및 제2 전송 트랜지스터들(PG1, PG2)에 적용될 수 있다. 다시 말해, 제1 및 제2 구동 트랜지스터들(PD1, PD2)과, 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들(MBCa)의 개수는 동일하게 구성할 수 있다.
제2 트랜지스터(200B)는 도 1 내지 도 3의 에스램 소자(200)의 제1 및 제2 부하 트랜지스터들(PU1, PU2)에 적용될 수 있다. 다시 말해, 제1 및 제2 부하 트랜지스터들(PU1, PU2)의 멀티 브릿지 채널들(MBCb)의 개수는 제1 및 제2 구동 트랜지스터들(PD1, PD2) 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들(MBCa)의 개수보다 작게 구성할 수 있다.
예컨대, 제1 및 제2 부하 트랜지스터들(PU1, PU2)의 멀티 브릿지 채널들(MBCb)의 개수는 제1 및 제2 구동 트랜지스터들(PD1, PD2) 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들(MBCa)의 개수보다 약 70% 이하로 구성할 수 있다.
이렇게 제1 및 제2 부하 트랜지스터들(PU1, PU2)의 멀티 브릿지 채널들(MBCa)의 개수를 제1 및 제2 구동 트랜지스터들(PD1, PD2) 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들(MBCb)의 개수보다 작게 구성할 경우, 기입(write) 동작 특성을 개선할 수 있다.
보다 상세하게 설명하면, 기입 동작은 제1 및 제2 부하 트랜지스터들(PU1, PU2)과 연결된 노드들(제1 노드 또는 제2 노드)에 고전위(H)가 기록되어 있다가 전하가 제1 및 제2 전송 트랜지스터들(PG1, PG2)로 빠져 나가는 과정으로 이루어질 수 있다. 이때 제1 및 제2 부하 트랜지스터들(PU1, PU2)에서 노드들(제1 노드 또는 제2 노드)로 흘러 들어가는 전하의 양이 많으면 저전위(L)로의 전환이 늦어져 기입 실패(write fail)가 될 수 있다.
이에 따라, 제1 및 제2 부하 트랜지스터들(PU1, PU2)의 멀티 브릿지 채널들의 개수를 제1 및 제2 구동 트랜지스터들(PD1, PD2)나 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들의 개수보다 작게 하여 전하량을 줄일 경우 기입 동작 특성을 개선할 수 있다.
도 7a 및 도 7b는 본 발명의 에스램 소자에 이용되는 멀티 브릿지 채널들을 갖는 트랜지스터들의 일 실시예를 도시한 단면도이다.
구체적으로, 도 7a 및 도 7b는 각각 앞서 도 4 및 도 5에 대응되는 도면일 수 있다. 도 7b는 도 7a의 XA-XA'에 따른 단면도이다. 트랜지스터들(200-1)은 도 4 및 5와 비교할 때 멀티 브릿지 채널들(MBCa, MBCb)을 구성하는 나노 브릿지들(112, 114, 116, 118, 120, 122, 124) 및 게이트 스택 구조물(GSa, GSb)을 구성하는 게이트 전극(124)의 단면 모양이 다른 것을 제외하고는 동일할 수 있다.
도 7a 및 도 7b에서, 도 4 및 도 5와 동일한 참조번호는 동일한 부재를 나타내며, 편의상 중복되는 설명은 생략하거나 간략하게 설명한다. 트랜지스터들(200-1)은 제1 트랜지스터(200A-1) 및 제2 트랜지스터(200B-1)를 포함할 수 있다. 트랜지스터들(200-1)은 도 4 및 도 5와 비교할 때 멀티 브릿지 채널들(MBCa, MBCb)을 구성하는 나노 브릿지들(112, 114, 116, 118, 120, 122, 124) 및 게이트 스택 구조물(GSa, GSb)을 구성하는 게이트 전극(124)의 단면 모양이 원형일 수 있다.
나노 브릿지들(112, 114, 116, 118, 120, 122, 124)의 단면 모양이 원형일 경우, 나노 브릿지들(112, 114, 116, 118, 120, 122, 124)은 나노 와이어라고 명명될 수 있다.
도 8은 본 발명의 에스램 소자에 이용되는 멀티 브릿지 채널들을 갖는 트랜지스터들의 일 실시예를 도시한 단면도이다.
구체적으로, 도 8은 앞서 도 5에 대응되는 도면일 수 있다. 트랜지스터들(200-2)은 도 5와 비교할 때 멀티 브릿지 채널들(MBCa, MBCb)을 구성하는 나노 브릿지들(112, 114, 116, 118, 120, 122, 124) 및 게이트 스택 구조물(GSa, GSb)을 구성하는 게이트 전극(124)의 단면 모양이 다른 것을 제외하고는 동일할 수 있다. 도 8에서, 도 4 내지 도 6과 동일한 참조번호는 동일한 부재를 나타내며, 편의상 중복되는 설명은 생략하거나 간략하게 설명한다.
트랜지스터들(200-2)은 제1 트랜지스터(200A-2) 및 제2 트랜지스터(200B-2)를 포함할 수 있다. 트랜지스터들(200-2)은 도 5와 비교할 때 멀티 브릿지 채널들(MBCa, MBCb)을 구성하는 나노 브릿지들(112, 114, 116, 118, 120, 122, 124) 및 게이트 스택 구조물(GSa, GSb)을 구성하는 게이트 전극(124)의 단면 모양이 직사각형일 수 있다.
나노 브릿지들(112, 114, 116, 118, 120, 122, 124)의 단면 모양이 직사각형일 경우에도, 나노 브릿지들(112, 114, 116, 118, 120, 122, 124)은 나노 쉬트라고 명명될 수 있다.
도 9 및 도 10은 본 발명의 에스램 소자에 이용되는 멀티 브릿지 채널들을 갖는 트랜지스터들의 일 실시예를 도시한 단면도이다.
구체적으로, 도 9 및 도 10은 앞서 도 5 및 도 8에 대응되는 도면일 수 있다. 트랜지스터들(200-3, 2004)은 도 5 및 도 8과 비교할 때 제3 트랜지스터(200C, 200C-1)가 포함된 것을 제외하고는 동일할 수 있다. 도 9 및 도 10에서, 도 4 내지 도 8과 동일한 참조번호는 동일한 부재를 나타내며, 편의상 중복되는 설명은 생략하거나 간략하게 설명한다.
트랜지스터들(200-3, 200-4)은 멀티 브릿지 채널들(MBCa, MBCb, MBCc)을 구성하는 나노 브릿지들(112, 114, 116, 118, 120, 122, 124) 및 게이트 스택 구조물(GSa, GSb, GSc)을 포함할 수 있다. 트랜지스터들(200-3, 200-4)은 제1 트랜지스터(200A, 200A-2), 제2 트랜지스터(200B, 200B-2) 및 제3 트랜지스터(200C, 200C-1)를 포함할 수 있다.
제1 트랜지스터(200A, 200A-2)는 5개의 나노 브릿지들(112, 114, 116, 118, 120)을 포함하므로, 제1 트랜지스터(200A, 200A-2)는 5개의 멀티 브릿지 채널들(MBCa)을 포함할 수 있다. 제2 트랜지스터(200B, 200B-2)는 2개의 나노 브릿지들(112, 114)을 포함하므로, 제2 트랜지스터(200B, 200B-2)는 2개의 멀티 브릿지 채널들(MBCb)을 포함할 수 있다.
제3 트랜지스터(200C, 200C-1)는 4개의 나노 브릿지들(112, 114, 116, 118)을 포함하므로, 4개의 멀티 브릿지 채널들(MBCc)을 포함할 수 있다. 제3 트랜지스터(200C, 200C-1)는 4개의 멀티 브릿지 채널들(MBCc)을 포함하는 것으로 도시하였으나, 제1 트랜지스터(200A, 200A-2)보다 작은 3개의 멀티 브릿지 채널들을 포함할 수도 있다.
트랜지스터들(200-3, 200-4)은 도 1 내지 도 3의 에스램 소자(200)의 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2), 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)에 적용될 수 있다.
다시 말해, 트랜지스터들(200-3, 200-4)는 도 1 내지 도 3의 에스램 소자(200)에 적용할 경우, 제1 및 제2 부하 트랜지스터들(PU1, PU2), 제1 및 제2 구동 트랜지스터들(PD1, PD2) 및 제1 및 제2 전송 트랜지스터들(PG1, PG2)중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들(MBCa. MBCb, MBCc)을 갖는 트랜지스터들로 구성할 수 있다.
일 실시예에서, 제1 트랜지스터(200A-1)는 도 1 내지 도 3의 에스램 소자(200)의 제1 및 제2 구동 트랜지스터들(PD1, PD2)에 적용될 수 있다. 제2 트랜지스터(200B-1)는 도 1 내지 도 3의 에스램 소자(200)의 제1 및 제2 부하 트랜지스터들(PU1, PU2)에 적용될 수 있다. 제3 트랜지스터(200C, 200C-1)는 도 1 내지 도 3의 에스램 소자(200)의 제1 및 제2 전송 트랜지스터들(PG1, PG2)에 적용될 수 있다.
다시 말해, 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들(MBCc)의 개수는 제1 및 제2 구동 트랜지스터들(PD1, PD2)의 멀티 브릿지 채널들(MBCa)의 개수보다 작게 구성할 수 있다. 이렇게 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들(MBCc)의 개수를 제1 및 제2 구동 트랜지스터들(PD1, PD2)의 멀티 브릿지 채널들(MBCa)의 개수보다 작게 구성할 경우, 에스램 소자의 혼동 특성 불량을 억제하고, 에스램 소자는 낮은 동작 전압하에서 동작할 수 있다.
보다 상세하게 설명하면, 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들(MBCc)의 개수를 줄여 제1 및 제2 구동 트랜지스터들(PD1, PD2)보다 작은 전류를 흘려줄 경우, 제1 및 제2 전송 트랜지스터들(PG1, PG2)과 제1 및 제2 구동 트랜지스터들(PD1, PD2) 사이의 노드 전압이 낮게 유지될 수 있다. 이렇게 될 경우, 에스램 소자는 노이즈 등으로 노드 전압이 올라가서 반대쪽 래치 회로를 턴온 시키는 혼동(disturbance) 불량을 최대한 억제 할 수 있다.
제1 및 제2 전송 트랜지스터들(PG1, PG2)의 멀티 브릿지 채널들(MBCc)의 개수를 제1 및 제2 구동 트랜지스터들(PD1, PD2)의 멀티 브릿지 채널들(MBCa)의 개수보다 작게 할 경우, 에스램 소자는 제1 및 제2 전송 트랜지스터들(PG1, PG2)의 전류를 효과적으로 줄일 수 있어 혼동 특성을 좋게 할 수 있으며 상대적으로 낮은 동작 전압에서도 동작시킬 수 있다
도 11a 내지 도 20a, 및 도 11b 내지 도 20b는 본 발명의 일 실시예에 따른 트랜지스터들의 제조 방법을 설명하기 도면들이다.
구체적으로, 도 11a 내지 도 20a, 및 도 11b 내지 도 20b는 앞서 트랜지스터들(200, 200-1)의 제조 방법을 설명하기 위하여 제시한다. 트랜지스터들(200, 200-1)은 다양한 방법으로 제조할 수 있으나, 도 11a 내지 도 20a, 및 도 11b 내지 도 20b는 다양한 트랜지스터들(200, 200-1)의 제조 방법중 일 실시예를 도시한 것이다.
도 11a 내지 도 20a는 트랜지스터들의 제조 방법을 설명하기 위한 사시도들이며, 도 11b 내지 도 20b는 각각 11a 내지 도 20a의 XA-XA'에 따른 단면도들이다.
도 11a 및 도 11b를 참조하면, 반도체 기판(100)을 준비한다. 반도체 기판(100)은 벌크 실리콘 기판이거나 SOI기판일 수 있다. 그리고, 반도체 기판(100)에는 소자 격리 영역(미도시)이 형성되어 있을 수 있다. 소자 격리 영역은 STI(shallow trench isolation) 공정과 같은 이 분야의 통상적인 제조 공정을 사용하여 형성한다.
계속해서, 반도체 기판(100) 상에 채널 형성용 예비층(310, 320)을 형성한다. 채널 형성용 예비층(310)은 5개의 멀티 브릿지 채널(MBCa)을 갖는 제1 트랜지스터(도 4 내지 도 6의 200A)에 해당하는 부분일 수 있다. 채널 형성용 예비층(320)은 2개의 멀티 브릿지 채널(MBCb)을 갖는 제2 트랜지스터(도 4 내지 도 6의 200B)에 해당하는 부분일 수 있다.
채널 형성용 예비층(310)은 제1 희생층(111a), 제1 채널층(112a), 제2 희생층(113a), 제2 채널층(114a), 제3 희생층(115a), 제3 채널층(116a), 제4 희생층(117a), 제4 채널층(118a), 제5 희생층(119a) 및 제5 채널층(120a)을 순차적으로 적층한다.
채널 형성용 예비층(320)은 제1 희생층(121a), 제1 채널층(122a), 제2 희생층(123a), 제2 채널층(124a), 및 제3 희생층(125a)을 순차적으로 적층한다. 채널 형성용 예비층(310, 320)의 제1 희생층(111a, 121a), 제1 채널층(112a, 122a), 제2 희생층(113a, 123a), 및 제2 채널층(114a, 124a)은 동일한 공정 단계에서 형성될 수 있다. 채널 형성용 예비층(310, 320)을 구성하는 희생층 및 채널층의 수를 변화시킴으로써, 멀티 브릿지 채널들의 수를 조절할 수 있다.
채널 형성용 예비층(310, 320)은 에피택시얼 성장법(epitaxial growth method) 또는 분자 빔 에피택시법(molecular beam epitaxy method)을 사용하여 형성할 수 있다. 희생층(111a, 113a, 115a, 117a, 119a, 121a, 123a, 125a)은 채널층(112a, 114a, 116a, 118a, 120a, 122a, 124a)과 유사한 격자상수를 가지면서 채널층(112a, 114a, 116a, 118a, 120a, 122a, 124a)에 대하여 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다.
예를 들어, 채널층(112a, 114a, 116a, 118a, 120a, 122a, 124a)을 에피택시얼 실리콘층으로 형성하는 경우에, 희생층(111a, 113a, 115a, 117a, 119a, 121a, 123a, 125a)은 에피택시얼 실리콘 저매늄층으로 형성할 수 있다. 이 경우, 희생층(111a, 113a, 115a, 117a, 119a, 121a, 123a, 125a)과 채널층(112a, 114a, 116a, 118a, 120a, 122a, 124a)은 인-시츄로 연속적으로 형성하는 것이 바람직하다.
채널 형성용 예비층(310, 320)을 구성하는 희생층(111a, 113a, 115a, 117a, 119a, 121a, 123a, 125a) 및 채널층(112a, 114a, 116a, 118a, 120a, 122a, 124a)의 두께는 10 내지 30nm의 두께를 가질 수 있다. 채널 형성용 예비층(310)을 구성하는 희생층(125a)의 두께는 제1 트랜지스터(도 4 내지 도 6의 200A) 부분 및 제2 트랜지스터 부분(도 4 내지 도 6의 200B)간의 단차 방지를 위하여 다른 희생층들보다 두껍게 형성할 수 있다.
채널 형성용 예비층(310, 320) 상에 마스크층(330)을 형성한다. 마스크층(330)은 실리콘 및 실리콘 저매늄에 대하여 식각 선택비가 큰 물질로 형성하는데, 후속 공정을 고려할 때 실리콘 질화물로 형성하는 것이 바람직하다. 마스크층(330)은 예컨대 약 100nm 또는 그 이하의 두께로 형성할 수 있다. 마스크층(330)은 통상적인 증착 방법, 예컨대 화학기상증착(CVD)법, 저압 화학기상증착(LPCVD)법 또는 플라즈마 강화 화학기상증착(PECVD)법 등의 방법을 사용하여 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 채널 형성용 예비층(310, 320) 및 마스크층(330)을 패터닝하여 채널 형성용 예비 패턴(310a, 320a) 및 마스크 패턴(330a)을 형성한다. 채널 형성용 예비 패턴(310a, 320a)은 패터닝된 희생층(111b, 113b, 115b, 117b, 119b, 121b, 123b, 125b) 및 패터닝된 채널층(112b, 114b, 116b, 118b, 120b, 122b, 124b)을 포함할 수 있다. 마스크 패턴(330a)의 X 방향의 폭과 Y 방향의 길이는 채널 형성용 예비 패턴(310a, 320a)의 X 방향의 폭과 Y 방향의 길이보다 작게 형성할 수 있다.
채널 형성용 예비 패턴(310a, 320a)과 마스크 패턴(330a)은 다음과 같은 방법으로 형성할 수 있다. 포토 리소그라피 공정을 이용하여 채널 형성용 예비 패턴(310a, 320a)의 크기에 맞도록 채널 형성용 예비층(310, 320)과 마스크층(330)을 패터닝한다. 그리고, 등방성 식각 공정을 이용하여 패터닝된 마스크층(330)을 더 식각함으로써 채널 형성용 예비 패턴(310a, 320a)보다 X 방향의 폭과 Y 방향의 길이가 작은 마스크 패턴(330a)을 형성한다.
도 13a 및 도 13b를 참조하면, 반도체 기판(100), 채널 형성용 예비 패턴(310a, 320a) 및 마스크 패턴(330a) 상에 몰더용 절연층을 두껍게 증착한 다음, 마스크 패턴(330a)이 노출될 때까지 평탄화한다. 그 결과, 반도체 기판(100) 상에는 채널 형성용 예비 패턴(310a, 320a)과 마스크 패턴(330a)을 둘러싸는 몰더 패턴(332)이 형성된다.
몰더 패턴(332)은 마스크 패턴(330a), 희생층(111b, 113b, 115b, 117b, 119b, 121b, 123b, 125b) 및 채널층(112b, 114b, 116b, 118b, 120b, 122b, 124b)에 대하여 식각 선택비가 큰 물질인 것이 바람직하다. 예컨대, 마스크 패턴(330a)을 실리콘 질화물로 형성하는 경우에, 몰더 패턴(332)은 실리콘 산화물로 형성할 수 있다. 이 경우, 몰더 패턴(332)은 USG막, HDP 산화막, PE-TEOS막 및 이들의 조합으로 이루어진 군에서 선택된 실리콘 산화막일 수 있다.
도 14a, 및 도 14b를 참조하면, 몰더 패턴(332) 및 마스크 패턴(330a)을 동시에 패터닝하여, 몰더 패턴(332)의 일부(332b)와 마스크 패턴(330a)의 일부(330b)로 구성된 더미 게이트 패턴(340)을 형성한다. 몰더 패턴(332)의 일부(332a)는 채널 형성용 예비 패턴(310a, 320a)을 감싸도록 형성될 수 있다. 상기 패터닝 공정에서는 포토 레지스트 패턴을 식각 마스크로 사용할 수 있다.
그리고, 몰더 패턴(332) 및 마스크 패턴(330a)에 대한 식각 공정은 더미 게이트 패턴(340)의 양 옆으로 채널 형성용 예비 패턴(310a, 320a)의 상면이 노출될 때까지 수행한다. 식각 공정의 결과 형성된 더미 게이트 패턴(340)은 X 방향으로 길게 연장된 라인 타입의 패턴일 수 있다.
도 15a, 및 도 15b를 참조하면, 반도체 기판(100)이 노출될 때까지 더미 게이트 패턴(340)을 식각 마스크로 하여 채널 형성용 예비 패턴(310a, 320a)을 이방성 건식 식각한다. 이때, 더미 게이트 패턴(340)과 잔류하는 몰더 패턴(332a)을 식각 마스크로 사용할 수 있도록 식각 가스를 적절하게 선택할 수 있다. 예컨대, 상기 식각 공정에서는 실리콘과 실리콘 저매늄에 대하여 동일한 식각 선택비를 나타내며, 실리콘 산화막 및 실리콘 질화막에 대하여 높은 식각 선택비를 나타내는 식각 가스를 사용할 수 있다.
그리고, 희생층(111b, 113b, 115b, 117b, 119b, 121b, 123b, 125b) 및 채널층(112b, 114b, 116b, 118b, 120b, 122b, 124b)을 인-시츄(in-situ)로 연속적으로 식각하는 것이 바람직하다. 상기 식각 공정의 결과, 더미 게이트 패턴(340)의 하부에만 채널 형성용 예비 패턴(310b, 320b)이 잔류하게 된다.
잔류하는 채널 형성용 예비 패턴(310b, 320b)의 양 옆에는 잔류하는 몰더 패턴(332a)과 잔류하는 채널 형성용 예비 패턴(310b, 320b)에 의하여 한정되는 1쌍의 제1 홀(344)이 형성된다. 1쌍의 제1 홀(344)을 통해서 반도체 기판(100)의 상면의 일부가 노출된다. 채널 형성용 예비 패턴(310b, 320b)은 패터닝 공정에 의해 희생층(111c, 113c, 115c, 117c, 119c, 121c, 123c, 125c) 및 채널층(112c, 114c, 116c, 118c, 120c, 122c, 124c)을 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 홀(344)에 소오스/드레인 패턴(346)을 형성한다. 소오스/드레인 패턴(346)은 단결정 실리콘이나 폴리 실리콘으로 형성할 수 있다. 소오스/드레인 패턴(346)을 실리콘 에피층으로 형성하는 경우에는, 1쌍의 제1 홀(344)에 의하여 노출된 반도체 기판(100) 상에만 실리콘 에피층을 선택적으로 형성시키는 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 사용함으로써, 단결정 실리콘으로 제1 홀(344)을 매립할 수 있다.
그리고, 제1 홀(344)을 매립하기 위하여 증착한 단결정 실리콘층 또는 폴리 실리콘층 등을 에치 백 등의 공정으로 몰더 패턴(332a)의 상면까지 평탄화한다. 그 결과, 잔류하는 채널 형성용 예비 패턴(310a, 320a)의 상면 레벨과 같은 높이를 가지는 소오스/드레인 패턴(346)이 형성될 수 있다.
도 17a, 및 도 17b를 참조하면, 잔류하는 몰더 패턴(332a), 소오스/드레인 패턴(346) 및 더미 게이트 패턴(340) 상에 버퍼용 절연층을 두껍게 증착한 다음, 더미 게이트 패턴(340)이 노출될 때까지 평탄화한다. 그 결과, 잔류하는 몰더 패턴(332a)과 소오스/드레인 패턴(346) 상에는 버퍼층 패턴(348)이 형성된다. 버퍼층 패턴(348)은 몰더 패턴(332a)과 동일한 물질로 형성하는 것이 바람직하다.
계속하여, 도 17a에 도시한 바와 같이 더미 게이트 패턴(340) 중에서 잔류하는 마스크 패턴(330b) 만을 제거한다. 그 결과, 채널 형성용 예비 패턴(310b, 320b)의 상면이 노출되고, 마스크 패턴(330b)이 차지하는 공간에는 더미 게이트 패턴(340)을 구성하는 몰더 패턴(332b)과 버퍼층 패턴(348)으로 둘러싸인 그루브(groove, 350)가 형성된다.
계속해서 그루브(350)를 통하여 노출된 잔류하는 채널 형성용 예비 패턴(310b, 320b)을 이방성 식각한다. 이때, 더미 게이트 패턴(340)을 구성하는 몰더 패턴(332b)과 버퍼층 패턴(348)을 식각 마스크로 사용할 수 있도록 식각 가스를 적절하게 선택할 수 있다. 예를 들어, 식각 공정에서는 실리콘과 실리콘 저매늄에 대하여 동일한 식각 선택비를 보이고, 실리콘 산화물에 대하여 식각 선택비가 큰 식각 가스를 사용할 수 있다.
식각 공정의 결과, 더미 게이트 패턴(340)을 구성하는 몰더 패턴(332b)의 하부에만 채널 형성용 예비 패턴(310c, 320c)이 잔류하게 된다. 채널 형성용 예비 패턴(310c, 320c)은 식각 공정에 의해 희생층(111d, 113d, 115d, 117d, 119d, 121d, 123d, 125d) 및 채널층(112d, 114d, 116d, 118d, 120d, 122d, 124d)을 포함할 수 있다.
그리고, 잔류하는 채널 형성용 예비 패턴(310c, 320c)과 소오스/드레인 패턴(346)에 의하여 한정되는 공간에는 그루브(350)와 이어지는 제2 홀(352)이 형성된다. 제2 홀(352)을 통해서 반도체 기판(100)의 상면이 노출될 수 있다.
계속하여, 필요에 따라서 도 17b에 도시한 바와 같이 반도체 기판(100)에 채널 형성 방지층(354)을 형성할 수 있다. 채널 형성 방지층(354)은 임의적인 구성 요소이기 때문에 본 단계의 공정 또한 임의적이다. 채널 형성 방지층(354)은 그루브(350) 및 제2 홀(352)을 통하여 노출된 반도체 기판(100)에 이온을 주입하여 형성할 수 있는데, 이 경우 더미 게이트 패턴(340)의 몰더 패턴(332b)과 버퍼층 패턴(348)을 마스크로 사용할 수 있다.
채널 형성 방지층(354)은 기저 트랜지스터가 동작하는 것을 방지하기 위한 것이므로, 반도체 기판(100)의 도전형과 동일한 도전형 이온을 주입하는 것이 바람직하다. 예컨대, p형 반도체 기판(100)인 경우에는 보론(B) 또는 인듐(In) 등과 같은 3B족 원소를 주입할 수 있다.
도 18a, 및 도 18b를 참조하면, 먼저 버퍼층 패턴(348) 및 잔류하는 몰더 패턴(332a, 332b)만을 선택적으로 식각하여 제거한다. 상기 식각 공정에서는 실리콘 및/또는 실리콘 저매늄에 대하여 식각 선택비가 큰 실리콘 산화막 식각 가스 또는 식각액을 사용할 수 있다.
이어서, 채널 형성용 예비 패턴(310c, 320c)의 희생층(111d, 113d, 115d, 117d, 119d, 121d, 123d, 125d)을 제거한다. 그 결과, 반도체 기판(100) 상에는 소오스/드레인 패턴(346)과 그 사이에 서로 이격되도록 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)만이 남게 된다.
잔류하는 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)은 반도체 기판(100) 상부의 소오스/드레인 패턴(346) 사이에 잔류한다. 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)의 단면 모양은 사각형일 수 있다. 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)은 앞서 도 4 내지 도 10에서 설명한 멀티 브릿지 채널을 구성하는 나노 브릿지들일 수 있다.
도 19a 및 도 19b를 참조하면, 소오스/드레인 패턴(346)과 다수의 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)이 형성되어 있는 반도체 기판(100)을 1차로 어닐링한다.
1차 어닐링 공정은 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)의 단면을 원형으로 만들기 위한 것으로서, 임의적인 공정이다. 다시 말해, 1차 어닐링 공정은 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)의 단면을 원형으로 만들지 않을 경우 수행하지 않을 수 있다. 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d), 즉 나노 브릿지들의 단면이 사각형인 경우보다 원형 또는 이에 가까운 타원형인 경우라야 채널에 보다 이상적인 등방성 전위가 형성될 수 있다.
1차 어닐링 공정은 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)의 단면이 원형이 될 수 있는 적절한 온도에서 실시하는 것이 바람직하다. 예컨대, 수소 분위기에서 어닐링을 실시하는 경우에는 약 600 내지 1200℃의 온도에서 수행하는 것이 바람직하며, 아르곤 분위기에서 어닐링을 실시하는 경우에는 약 900 내지 1200℃의 온도에서 수행하는 것이 바람직하다.
도 20a 및 20b를 참조하면, 게이트 절연층(126)을 형성하기 위하여, 상기 결과물을 산소 또는 오존 분위기에서 2차로 어닐링한다. 산소 등의 분위기에서 어닐링하면, 표면에 노출된 실리콘이 소모되면서 그 표면에 실리콘 산화막으로 게이트 절연층(126)이 형성될 수 있다. 2차 어닐링 공정의 온도 및 어닐링 시간은 형성하고자 하는 게이트 절연층(126)의 두께에 따라서 달라질 수 있다.
소오스/드레인 패턴(346) 사이에 게이트 전극(128)을 형성한다. 게이트 전극(128)은 폴리 실리콘막의 단일막이나 또는 폴리 실리콘막과 이것보다 비저항이 작은 도전성 물질의 복합막으로 형성할 수 있다. 채널층 패턴(112d, 114d, 116d, 118d, 120d, 122d, 124d)이 형성된 소오스/드레인 패턴(346) 사이의 빈 공간은 폴리 실리콘을 증착하는 것이 바람직하다.
게이트 전극(128)은 X' 방향으로 연장된 라인 타입으로 형성할 수 있다. 계속해서, 소오스/드레인 패턴(346)에 이온 주입 공정을 실시하여 소오스/드레인 영역(348, S 또는 D)을 한정함으로써 트랜지스터들(200 또는 200-1)을 완성할 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함하는 로직 소자를 보여주는 개략도이다.
구체적으로, 로직 소자(800)은 에스램 형성 영역(400)과 로직 영역(600)을 포함할 수 있다. 에스램 형성 영역(400)은 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자(200)을 포함할 수 있다. 도 21은 편의상 대표적으로 앞서 제시한 에스램 소자(200)를 도시한다.
앞서 설명한 바와 같이 에스램 소자는 제1 부하 트랜지스터 및 제1 구동 트랜지스터를 포함하는 제1 인버터, 제2 부하 트랜지스터 및 제2 구동 트랜지스터를 포함하는 제2 인버터, 상기 제1 인버터의 출력 노드와 연결된 제1 전송 트랜지스터, 및 상기 제2 인버터의 출력 노드와 연결된 제2 전송 트랜지스터를 포함할 수 있다.
그리고, 상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들로 구성된다.
로직 영역(600)은 데이터 처리를 회로 요소가 설치될 수 있다. 로직 영역(600)은 에스램 소자(200)의 데이터 처리나 외부의 데이터를 처리하기 위한 회로 요소가 설치될 수 있다. 예를 들어, 로직 영역(600)에는 모스 트랜지스터(500)가 형성될 수 있다.
도 22는 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함하는 카드를 보여주는 개략도이다.
구체적으로, 카드(1400)는 회로 기판(1402) 상에 배치된 컨트롤러(1410)와 메모리(1420)를 포함할 수 있다. 컨트롤러(1410)와 메모리(1420)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(1410)에서 명령을 내리면, 메모리(1420)는 데이터를 전송할 수 있다. 메모리(1420) 또는 컨트롤러(1410)에는 본 발명의 실시예들에 의한 에스램 소자를 포함할 수 있다.
이러한 카드(1400)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)일 수 있다.
도 23은 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 전자 회로 기판(1500, electronic circuit board)은 회로 기판(1525, circuit board) 상에 배치된 마이크로프로세서(1530, microprocessor), 마이크로프로세서(1530)와 통신하는 주 기억 회로(1535, main storage circuit) 및 부 기억 회로(1540, supplementary storage circuit), 마이크로프로세서(1530)로 명령을 보내는 입력 신호 처리 회로(1545, input signal processing circuit), 마이크로프로세서(1530)로부터 명령을 받는 출력 신호 처리 회로(1550, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(1555, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.
마이크로프로세서(1530)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 전자 회로 기판(1500)의 다른 구성 요소들을 제어할 수 있다. 마이크로프로세서(1530)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다.
주 기억 회로(1535)는 마이크로프로세서(1530)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 주 기억 회로(1535)는 빠른 속의 응답이 필요하므로, 반도체 메모리 칩으로 구성될 수 있다. 보다 상세하게, 주 기억 회로(1535)는 캐시(cache)로 불리는 반도체 메모리일 수도 있다. 주 기억 회로(1535)는 본 발명의 기술적 사상에 의한 에스램 소자로 구성될 수 있다. 더하여, 주 기억 회로(1535)는 DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다.
부가하여, 주 기억 회로(1535)는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 부 기억 회로(1540)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 부 기억 회로(1540)는 주 기억 회로(1535)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 부 기억 회로(1240)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다.
부 기억 회로(1540)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다. 입력 신호 처리 회로(1545)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 마이크로프로세서(1530)로 전달할 수 있다.
외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 입력 신호 처리 회로(1545)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 입력 신호 처리 회로(1545)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다.
출력 신호 처리 회로(1550)는 마이크로 프로세서(1530)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(1550)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 출력 신호 처리 회로(1550)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다.
통신 회로(1555)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 입력 신호 처리 회로(1245) 또는 출력 신호 처리 회로(1250)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(1555)는 개인 컴퓨터 시스템의 모뎀, 랜카드, 또는 다양한 인터페이스 회로 등일 수 있다. 통신 회로(1555)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다.
도 24는 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.
구체적으로, 전자 시스템(1600)은, 제어부(1665, control unit), 입력부(1670, input unit), 출력부(1675, output unit), 및 저장부(1680, storage unit)를 포함하고, 통신부(1685,communication unit) 및/또는 기타 동작부(1690, operation unit)를 더 포함할 수 있다.
제어부(1665)는 전자 시스템(1600) 및 각 부분들을 총괄하여 제어할 수 있다. 제어부(1665)는 중앙처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(도 48의 1500)을 포함할 수 있다. 또, 제어부(1665)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다.
입력부(1670)는 제어부(1665)로 전기적 명령 신호를 보낼 수 있다. 입력부(1670)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 입력부(1670)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다.
출력부(1675)는 제어부(1665)로부터 전기적 명령 신호를 받아 전자 시스템(1600)이 처리한 결과를 출력할 수 있다. 출력부(1675)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 출력부(1675)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다.
저장부(1680)는 제어부(1665)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 저장부(1680)는 제어부(1665)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 저장부(1680)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 저장부(1680)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다.
통신부(1685)는 제어부(1665)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 통신부(1685)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 통신부(1685)는 본 발명의 기술적 사상에 의한 에스램 소자를 포함할 수 있다.
기타 동작부(1690)는 제어부(1665)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 기타 동작부(1690)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템(1600)은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.
또한, 전자 시스템(1600)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 25는 본 발명의 기술적 사상에 의한 일 실시예에 의한 에스램 소자를 포함하는 전자 시스템을 보여주는 개략도이다.
구체적으로, 전자 시스템(1700)은 컨트롤러(1710), 입/출력 장치(1720), 메모리(1730) 및 인터페이스(1740)를 포함할 수 있다. 전자 시스템(1700)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(1710)는 프로그램을 실행하고, 전자 시스템(1700)을 제어하는 역할을 할 수 있다. 컨트롤러(1710)는 본 발명의 실시예에 의한 에스램 소자를 포함할 수 있다. 컨트롤러(1710)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1720)는 전자 시스템(1700)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1700)은 입/출력 장치(1720)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1720)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1730)는 컨트롤러(1710)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1710)에서 처리된 데이터를 저장할 수 있다. 메모리(1730)는 본 발명의 실시예에 따른 에스램 소자를 포함할 수 있다. 인터페이스(1740)는 전자 시스템(1700)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1710), 입/출력 장치(1720), 메모리(1730) 및 인터페이스(1740)는 버스(1750)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(1700)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 26은 본 발명의 기술적 사상의 일 실시예에 따른 에스램 소자를 포함하는 전자 장치를 개략적으로 보여주는 사시도이다.
구체적으로, 도 25의 전자 시스템(1700)이 모바일 폰(1800)에 적용되는 구체예를 보여주고 있다. 모바일 폰(1800)은 시스템 온 칩(1810)을 포함할 수 있다. 시스템 온 칩(1810)은 본 발명의 기술적 사상의 일 실시예에 의한 에스램 소자를 포함할 수 있다. 모바일 폰(1800)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1810)이 포함될 수 있는 바, 상대적으로 고성능을 가질 수 있다. 또한 시스템 온 칩(1810)이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있기 때문에, 모바일 폰(1800)의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
이상 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
PG1, PG2: 제1 및 제2 전송 트랜지스터, PU1, PU2: 제1 및 제2 부하 트랜지스터, PD1, PD2: 제1 및 제2 구동 트랜지스터, MBCS: 멀티 브릿지 채널 구조물, MBC: 멀티 브릿지 채널, 310, 320: 채널 형성용 예비층

Claims (10)

  1. 제1 부하 트랜지스터 및 제1 구동 트랜지스터를 포함하는 제1 인버터, 및 제2 부하 트랜지스터 및 제2 구동 트랜지스터를 포함하는 제2 인버터로 구성되고, 상기 제1 인버터 및 상기 제2 인버터의 입출력 노드는 서로 교차 연결되어 있는 회로 요소;
    상기 제1 인버터의 출력 노드와 연결된 제1 전송 트랜지스터; 및
    상기 제2 인버터의 출력 노드와 연결된 제2 전송 트랜지스터를 포함하되,
    상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들은 멀티 브릿지 채널들을 갖는 트랜지스터로 구성되고,
    상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들로 구성되는 것을 특징으로 하는 에스램 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 부하 트랜지스터들은 피모스 트랜지스터로 구성되고, 상기 제1 및 제2 구동 트랜지스터들은 엔모스 트랜지스터로 구성되고, 상기 제1 및 제2 전송 트랜지스터들은 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 에스램 소자.
  3. 제1항에 있어서, 상기 제1 및 제2 부하 트랜지스터들의 멀티 브릿지 채널들의 개수는 상기 제1 및 제2 전송 트랜지스터들 및 상기 제1 및 제2 구동 트랜지스터들의 멀티 브릿지 채널들의 개수보다 작게 구성되는 것을 특징으로 하는 에스램 소자.
  4. 제1항에 있어서, 상기 제1 및 제2 전송 트랜지스터들의 멀티 브릿지 채널들의 개수는 상기 제1 및 제2 구동 트랜지스터들의 멀티 브릿지 채널들의 개수보다 작게 구성되는 것을 특징으로 하는 에스램 소자.
  5. 제1항에 있어서, 상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들을 구성하는 상기 멀티 브릿지 채널들을 갖는 트랜지스터는,
    서로 떨어져 복수개 적층되고 상기 멀티 브릿지 채널 역할을 수행하는 나노 브릿지들, 상기 나노 브릿지들 각각을 둘러싸고 게이트 절연층 및 게이트 전극으로 구성된 게이트 구조물을 포함하는 것을 특징으로 하는 에스램 소자.
  6. 제5항에 있어서, 상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들중 적어도 하나의 상기 나노 브릿지들의 적층 개수는 나머지 트랜지스터들의 상기 나노 브릿지들의 적층 개수와 서로 다르게 구성되는 것을 특징으로 하는 에스램 소자.
  7. 제2 방향으로 배치됨과 아울러 상기 제2 방향과 수직한 제1 방향으로 떨어져 순차적으로 배치된 제1 내지 제4 멀티 브릿지 채널 구조물들;
    상기 제1 방향으로 배치되어 상기 제1 및 제2 멀티 브릿지 채널 구조물들을 둘러싸게 배치된 제1 게이트 구조물;
    상기 제1 게이트 구조물의 양측의 제1 및 제2 멀티 브릿지 채널 구조물들에 각각 형성된 제1 및 제2 소오스/드레인 영역들;
    상기 제1 방향으로 배치되고 상기 제1 게이트 구조물과 제2 방향으로 떨어져서 상기 제1 멀티 브릿지 채널 구조물을 둘러싸게 배치된 제2 게이트 구조물;
    상기 제2 게이트 구조물의 양측의 제1 멀티 브릿지 채널 구조물에 형성된 제3 소오스/드레인 영역;
    상기 제1 게이트 구조물에서는 제2 방향 및 제2 게이트 구조물에서는 제1 방향으로 떨어져 상기 제3 및 제4 멀티 브릿지 채널 구조물들을 둘러싸게 배치된 제3 게이트 구조물;
    상기 제3 게이트 구조물의 양측의 제3 및 제4 멀티 브릿지 채널 구조물들에 각각 형성된 제4 및 제5 소오스/드레인 영역들;
    상기 제1 게이트 구조물과 상기 제1 방향으로 떨어져 배치되고 상기 제4 멀티 브릿지 채널 구조물을 둘러싸게 배치된 제4 게이트 구조물;
    상기 제4 게이트 구조물의 양측의 상기 제4 멀티 브릿지 채널 구조물에 형성된 제6 소오스/드레인 영역을 포함하고,
    상기 제1 내지 제4 게이트 구조물들에 각각 둘러싸인 제1 내지 제4 멀티 브릿지 채널 구조물들은 상기 제1 방향 및 제2 방향에 의한 평면에서 수직한 제3 방향으로 서로 떨어져 적층되고 채널 역할을 수행하는 복수개의 나노 브릿지들을 포함하고,
    상기 제1 내지 제4 게이트 구조물들에 각각 둘러싸인 제1 내지 제4 멀티 브릿지 채널 구조물들중 적어도 하나는 나머지 멀티 브릿지 채널 구조물들과 서로 다른 개수의 나노 브릿지들을 포함하는 것을 특징으로 하는 에스램 소자.
  8. 제7항에 있어서, 상기 제1 및 제3 게이트 구조물에 둘러싸인 제2 및 제3 멀티 브릿지 채널 구조물들의 나노 브릿지의 개수는 상기 제2 및 제4 게이트 구조물에 둘러싸인 제1 및 제4 멀티 브릿지 채널 구조물들의 나노 브릿지의 개수보다 작게 구성되는 것을 특징으로 하는 에스램 소자.
  9. 제7항에 있어서, 상기 제1 및 제4 게이트 구조물에 둘러싸인 제2 및 제4 멀티 브릿지 적층 구조물들의 나노 브릿지의 개수는 상기 제1 및 제3 게이트 구조물에 둘러싸인 제1 및 제4 멀티 브릿지 적층 구조물들의 나노 브릿지의 개수보다 작게 구성되는 것을 특징으로 하는 에스램 소자.
  10. 에스램 소자를 포함하는 에스램 형성 영역과, 데이터 처리를 위한 로직 영역을 포함하되,
    상기 에스램 소자는 제1 부하 트랜지스터 및 제1 구동 트랜지스터를 포함하는 제1 인버터, 제2 부하 트랜지스터 및 제2 구동 트랜지스터를 포함하는 제2 인버터, 상기 제1 인버터의 출력 노드와 연결된 제1 전송 트랜지스터, 및 상기 제2 인버터의 출력 노드와 연결된 제2 전송 트랜지스터를 포함하고,
    상기 제1 및 제2 부하 트랜지스터들, 상기 제1 및 제2 구동 트랜지스터들 및 제1 및 제2 전송 트랜지스터들중 적어도 하나는 나머지 트랜지스터들과 서로 다른 개수의 멀티 브릿지 채널들을 갖는 트랜지스터들로 구성되는 것을 특징으로 하는 로직 소자.
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