JP5670848B2 - 二重フローティングゲート構造を有するトランジスタを備えた不揮発性メモリ - Google Patents

二重フローティングゲート構造を有するトランジスタを備えた不揮発性メモリ Download PDF

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Description

本発明の実施形態は、二重フローティングゲート構造を有するトランジスタを備えた不揮発性メモリに関する。
ＳＲＡＭ（Static random access memory）は、高速な揮発メモリの一つであり、現在のコンピュータの大規模集積回路の中で、重要な位置を占めている。基本的には６つのトランジスタから構成されるＳＲＡＭはトランジスタの微細化と共に、より小さい面積で高速化が図られてきた。しかり、トランジスタの微細化が困難になりつつある現在、トランジスタの素子ばらつきにより、ノイズマージンが減少し、動作が不安的になりつつある。
これに対して、ゲート酸化膜を別の材料にするなどして、ゲート電圧の大きさに応じて、材料の極性が変化し、ひいてはトランジスタの閾値電圧が変化するＳＲＡＭが考案されている。このＳＲＡＭは、６つのトランジスタに強誘電体電界効果トランジスタ（Ferroelectric Field Effect Transistors（以下、ＦｅＦＥＴともいう））を用いることによって、各トランジスタの閾値電圧を増加させ、ＳＲＡＭのノイズマージンを６０％以上広げることに成功した。特徴的なのは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの基板を、通常とは反対にそれぞれ電源電圧ＶＤＤと接地電圧ＶＳＳに接続した点にある。この接続により、強誘電体中の分極が、ゲート電圧と逆の電荷配置を取ることが可能となり、閾値電圧を増加させている大きな理由である。
S. Tanakamaru, T. Hatanaka, R. Yajima, M. Takahashi, S. Sakai and K. Takeuchi, International Electron Device Meeting 2009, p283.
上記ＦｅＦＥＴを有するＳＲＡＭでは、強誘電体材料として通常のＣＭＯＳ製造プロセスで使われないものが用いられる。ＦｅＦＥＴの強誘電体材料としては、チタン酸ジルコン酸鉛（以下、ＰＺＴともいう）、タンタル酸ビスマスストロンチウム（以下、ＳＢＴともいう）、チタン酸ビスマスランタン（以下、ＢＬＴともいう）等が挙げられる。ＰＺＴは、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３と表されるように、有害な鉛（Ｐｂ）を含んでいるため、環境規制に対応できない。また、ＳＢＴはＳｒＢｉ２Ｔａ２Ｏ９と表され、強誘電性を得るためには７００℃以上の高温で結晶化させる必要がある。そして自発分極を持つａ軸方向に薄膜を成長させることが困難である。更に、残留分極量が２５μＣ／ｃｍ２と相対的に小さい。ＢＬＴは（Ｂｉ、Ｌｎ）４Ｔｉ３Ｏ１２と表され、配向を制御して結晶化させることが困難である。なお、Ｌｎは、Ｌａ、Ｎｄ、Ｐｒ等を表す。このため、強誘電体材料は、現状では残留分極量が小さく抗電界が高い等、いずれも産業上の利用が難しい。
本発明が解決しようとする課題は、ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供することである。
本実施形態によれば、第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタを有する第１のインバータと、第２のＰチャネルトランジスタおよび第２のＮチャネルトランジスタを有し前記第１のインバータと交差接続する第２のインバータと、ソース／ドレインの一方が前記第１インバータの出力ノードに接続され他方が第１の配線に接続されゲートが第２の配線に接続される第３のＮチャネルトランジスタと、ソース／ドレインの一方が前記第２インバータの出力ノードに接続され他方が第３の配線に接続されゲートが前記第２の配線に接続される第４のＮチャネルトランジスタと、を有する少なくとも１個のＳＲＡＭセルを備え、前記第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、前記第１の半導体領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１のフローティングゲートと、前記第１のフローティングゲート上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２のフローティングゲートと、前記第２のフローティングゲート上に設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた第１の制御ゲートとを備え、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に設けられた第４の絶縁膜と、前記第４の絶縁膜上に設けられた第３のフローティングゲートと、前記第３のフローティングゲート上に設けられた第５の絶縁膜と、前記第５の絶縁膜上に設けられた第４のフローティングゲートと、前記第４のフローティングゲート上に設けられた第６の絶縁膜と、前記第６の絶縁膜上に設けられた第２の制御ゲートとを備えていることを特徴とする。
一実施形態に係る二重フローティングゲート構造を有するトランジスタを示す断面図。 図２（ａ）乃至図２（ｄ）は、二重フローティングゲート構造を有するトランジスタの制御ゲートに印加する電圧と第２フローティングゲートに蓄積される電荷との関係を説明する図。 二重フローティングゲート構造を有するトランジスタを表す記号を示す図。 一実施形態によるＳＲＡＭのセルの一例を示す回路図。 一実施形態によるＳＲＡＭのセルの他の例を示す回路図。 一実施形態によるＳＲＡＭのセルの点対称配置を示すレイアウト図。 一実施形態によるＳＲＡＭのセルの線対称配置を示すレイアウト図。 図８（ａ）、８（ｂ）はそれぞれシミュレーションに用いられる点対称配置、線対称配置のモデルを示す図。 図９（ａ）、９（ｂ）は、基本的なゲート電圧と基板電圧とＳＲＡＭセルに蓄積されるデータとの関係を示す図。 図１０（ａ）、１０（ｂ）はそれぞれ点対称配置における各トランジスタのゲート電圧と基板電圧を示す図。 点対称配置におけるＳＲＡＭセルの閾値電圧の変化量を示す図。 図１２（ａ）、１２（ｂ）は、点対称配置におけるＳＲＡＭセルの各フローティングゲートに蓄積される電荷の変化量を示す図。 図１３（ａ）、１３（ｂ）はそれぞれ線対称配置における各トランジスタのゲート電圧と基板電圧を示す図。 線対称配置におけるＳＲＡＭセルの閾値電圧の変化量を示す図。 図１５（ａ）、１５（ｂ）は、線対称配置におけるＳＲＡＭセルの各フローティングゲートに蓄積される電荷の変化量を示す図。 点対称配置の場合の閾値電圧のシフトがうまくいかなくなる例を示す図。 線対称配置の場合の閾値電圧のシフトがうまくいかなくなる例を示す図。 図１８（ａ）、１８（ｂ）は、ＳＲＡＭのノイズマージンの指標であるＳＮＭを説明する図。 ＳＲＡＭに記憶されるデータが“１”である場合の眼鏡カーブの変化を示す図。 ＳＲＡＭに記憶されるデータが“０”である場合の眼鏡カーブの変化を示す図。
以下に、図面を参照して実施形態を説明する。
一実施形態による不揮発性メモリについて図１乃至図４を参照して説明する。本実施形態の不揮発性メモリは、６個のトランジスタを備えているＳＲＡＭであって、クロスカップル接続されたインバータを構成するトランジスタが二重フローティングゲート（ＤＦＧ(double floating gate)）構造を有している。この二重フローティングゲート構造を有するトランジスタの断面を図１に示す。このトランジスタ１は、半導体領域２に離間して設けられ半導体領域２とは導電型が異なるソースおよびドレイン（以下、ソース／ドレインともいう）４と、ソースとドレインとの間の半導体領域２の部分（チャネル）上に設けられたゲート構造６とを有している。なお、半導体領域とは、半導体基板、ウェル領域、ＳＯＩ(Silicon On Insulator)層等を意味する。このゲート構造６は、第１絶縁膜８と、第１フローティングゲート１０と、第２絶縁膜１２と、第２フローティングゲート１４と、電極間絶縁膜１６と、制御ゲート１８とがこの順序で積層された構造を有している。第１および第２フローティングゲート１０、１４は例えばポリシリコンで形成される。また、第１および第２絶縁膜は例えば、シリコン酸化膜または高誘電体（high-k)膜であり、電極間絶縁膜１６は第１および第２絶縁膜より厚いシリコン酸化膜か、またはシリコン窒化膜で形成される。高誘電体とは、酸化シリコンよりも高い誘電率を有する材料であって、例えば、ＳｉＮ、ＳｉＯＮ、ＡｌＯ、ＡｌＯＮ、ＨｆＯ、ＨｆＯＮ、ＺｒＯ、ＺｒＯＮ等が挙げられる。
このように、二重フローティングゲート構造を有するトランジスタは、第２絶縁膜１２を間に挟んだポリシリコンなどでできた電荷蓄積層であるフローティングゲート１０、１４を二つ有する半導体素子のことである。現在社会で広く利用されているＮＡＮＤフラッシュメモリのセルは電荷蓄積層であるフローティングゲートが一層の場合の素子である。二重フローティンゲート構造を有するトランジスタは、二重フローティングゲート構造が人工的な双極子の振る舞いを示すことが知られている（例えば、T. Tanamoto, and K. Muraoka, Appl. Phys. Lett. 96, 022105 (2010)参照）。二重フローティングゲート構造では、制御ゲート１８に印加した電圧と反対の電荷が制御ゲート１８に近い第２フローティングゲート１４に集まりやすくなる傾向がある。例えば、図２（ａ）に示すように、ＮＭＯＳトランジスタの場合には、制御ゲート１８に半導体領域（基板）２を基準にして０Ｖの電圧を印加すると、第１および第２フローティングゲート１０、１４に正の電荷が集まるが、第２フローティングゲート１４に集まる正の電荷は第１フローティングゲート１０に集まる正の電荷よりも多い。そして、ＮＭＯＳトランジスタの場合には、制御ゲート１８に半導体領域２を基準にして０．５Ｖの電圧を印加すると、第１および第２フローティングゲート１０、１４に負の電荷が集まるが、第２フローティングゲート１４に集まる負の電荷は第１フローティングゲート１０に集まる負の電荷よりも多い（図２（ｂ））。また、ＰＭＯＳトランジスタの場合には、制御ゲート１８に半導体領域２を基準にして０．５Ｖの電圧を印加すると、第１および第２フローティングゲート１０、１４に負の電荷集まるが、第２フローティングゲート１４に集まる負の電荷は第１フローティングゲート１０に集まる負の電荷よりも多い（図２（ｃ））。そして、ＰＭＯＳトランジスタの場合には、制御ゲート１８に半導体領域２を基準にして０Ｖの電圧を印加すると、第１および第２フローティングゲート１０、１４に正の電荷が集まるが、第２フローティングゲート１４に集まる正の電荷は第１フローティングゲート１０に集まる正の電荷よりも多い（図２（ｂ））。
本実施形態で用いられる、二重フローティングゲート構造を有するトランジスタにおいては、二重フローティングゲート構造が、ＦｅＦＥＴの誘電体における双極子の代わりの動作をすることになる。二重フローティングゲート構造を用いれば、ＳｒＢｉ２Ｔａ２Ｏ９等の強誘電体材料を用いる必要もなく、かつフローティングゲートの形成については、ゲートを形成するための従来のマスクを用いることができる。
このような二重フローティングゲート構造を有するトランジスタ１を本明細書では、図３に示すように表す。
本実施形態によるＳＲＡＭの回路図を図４に示す。この実施形態のＳＲＡＭは、Ｐチャネルトランジスタ１Ｐ１、１Ｐ２と、Ｎチャネルトランジスタ１Ｎ１、１Ｎ２と、Ｎチャネルトランジスタ１Ｎ３、１Ｎ４と、を備えている。Ｐチャネルトランジスタ１Ｐ１と、Ｎチャネルトランジスタ１Ｎ１は第１インバータを構成し、Ｐチャネルトランジスタ１Ｐ２と、Ｎチャネルトランジスタ１Ｎ２は第２インバータを構成する。そして第１および第２インバータは入力端子と出力端子がクロスカップル接続された構成となっている。すなわち、第１インバータの入力端子が第２インバータの出力端子に接続され、第１インバータの出力端子が第２インバータの入力端子に接続された構成となっている。第１および第２インバータがＳＲＡＭのラッチ部を構成する。Ｐチャネルトランジスタ１Ｐ１、１Ｐ２はプルアップトランジスタとなり、Ｎチャネルトランジスタ１Ｎ１、１Ｎ２はプルダウントランジスタとなる。そして、Ｐチャネルトランジスタ１Ｐ１、１Ｐ２およびＮチャネルトランジスタ１Ｎ１、１Ｎ２は二重フローティングゲート構造を有するトランジスタである。
また、Ｎチャネルトランジスタ１Ｎ３、１Ｎ４はアクセストランジスタとなる。すなわち、トランジスタ１Ｎ３は、ソース／ドレインの一方が第１インバータの出力端子に接続され、ソース／ドレインの他方が第１ビット線ＢＬに接続され、ゲートがワード線ＷＬに接続された構成を有している。トランジスタ１Ｎ４は、ソース／ドレインの一方が第２インバータの出力端子に接続され、ソース／ドレインの他方が第２ビット線／ＢＬに接続され、ゲートがワード線ＷＬに接続された構成を有している。
Ｐチャネルトランジスタ１Ｐ１、１Ｐ２は基板バイアスとして接地電圧ＶＳＳに接続され、Ｎチャネルトランジスタ１Ｎ１、１Ｎ２、１Ｎ３、１Ｎ４は、基板バイアスとして電源電圧ＶＤＤに接続される。
このように構成された本実施形態のＳＲＡＭは、６個のトランジスタから構成されたＳＲＡＭと同様の書き込み動作および読み出し動作を行うことができる。
また、図５に示す本実施形態の変形例のように、アクセストランジスタ１Ｎ３、１Ｎ４も二重フローティングゲート構造を有するトランジスタとしてもよい。
なお、上記説明では、本実施形態およびその変形例においては、ＳＲＡＭは６個のトランジスタから構成されていたが、ＳＲＡＭの動作をより安定にするために６個よりも多くのトランジスタで構成してもよい。
次に、本実施形態のＳＲＡＭについて、本願発明者達によってなされた、より詳細な検討結果を説明する。
６個のトランジスタでＳＲＡＭの配置を見た場合に、６個のうち、二つのトランジスタ１Ｎ３、１Ｎ４がアクセストランジスタとなり、残りの４つのトランジスタ１Ｐ１、１Ｐ２、１Ｎ１、１Ｎ２がクロスカップル接続をとる。このようなＳＲＡＭのクロスカップル接続の４つのトランジスタ１Ｐ１、１Ｐ２、１Ｎ１、１Ｎ２の配置として、４つのトランジスタ１Ｐ１、１Ｐ２、１Ｎ１、１Ｎ２がＳＲＡＭの中心に対して、点対称に配置される点対称配置と、ＳＲＡＭセルの中心線に対して、線対称に配置される線対称配置がある。すなわち、点対称配置とは、トランジスタ１Ｐ１およびトランジスタ１Ｎ１と、トランジスタ１Ｐ２およびトランジスタ１Ｎ２とがＳＲＡＭセルの中心に対して点対称となるように配置されることである。また、線対称配置とは、トランジスタ１Ｐ１およびトランジスタ１Ｎ１と、トランジスタ１Ｐ２およびトランジスタ１Ｎ２とがＳＲＡＭセルの中心線に対して線対称となるように配置されることである。
図６に点対称配置のＳＲＡＭのラッチ部を、図７に線対称配置のＳＲＡＭのラッチ部を示す。簡単のため、図６および図７ではコンタクトホールや一部のゲート電極用の配線を図示していない。またＰＵはプルアップトランジスタ１Ｐ１、１Ｐ２を、ＰＤはプルダウントランジスタ１Ｎ１、１Ｎ２を示す。なお、ＤＦＧは二重フローティングゲート構造を示す。また、ＶＤＤは回路内の高電位、ＶＳＳは基板電圧の電位を表す。
以下に、二重フローティングゲート構造で、トランジスタがＯＮとなる閾値電圧を自動的に最適化する動作について、基礎的なモデルに基づいたシミュレーションにより説明する。ここで用いたモデル及び計算手法は、T. Tanamoto, and K. Muraoka, Appl. Phys. Lett. 96, 022105 (2010)で用いられたものに準じる。
まず、キャパシタンスネットワークモデルを用いて各フローティングゲートの電荷と電位の関係を求める。ここでは、図８（ａ）、８（ｂ）に示すよう合計８つのフローティングゲートがある。なお、図８（ａ）は点対称配置のモデルであり、図８（ｂ）は線対称配置のモデルである。これらのモデルにおいて、ラッチ部を構成する４つのトランジスタに、方位の意味でＮ、Ｗ、Ｓ、Ｅと符号を振り、第２フローティングゲート１４にＡを、第１フローティングゲート１０にＢの記号を振る。例えば、プルアップトランジスタ１Ｐ１、１Ｐ２をそれぞれＷ、Ｓとし、プルダウントランジスタ１Ｎ１、１Ｎ２をＮ、Ｅとする。すると、例えば方位Ｎに位置するトランジスタ１Ｎ１の第２フローティングゲートＮＡの電荷ＱＮＡと電位ＶＮＡと、他のフローティングゲートの電位との関係は、以下の（１）式で表される。
Figure 0005670848
 ここで、例えば、ＣＮＡＷＡはフローティングゲートＮＡとフローティングゲートＷＡの間のキャパシタンスを示し、ＣＮＡＷｇはフローティングゲートＮＡと方位Ｗにおけるゲートとのキャパシタンスを示し、ＶＮｇ、ＶＷｇ、ＶＳｇ、ＶＥｇは各方位におけるトランジスタのゲート電圧を示す。同様に方位Ｎの位置にあるトランジスタの第１フローティングゲートＮＢの電荷ＱＮＢは、以下の（２）式で表される。
Figure 0005670848
 ここで、ＶＮｓｕｂ、ＶＷｓｕｂ、ＶＳｓｕｂ、ＶＥｓｕｂは各方位の基板電位である。（ＱＷＡ，ＶＷＡ）、（ＱＷＢ，ＶＷＢ）、（ＱＳＡ，ＶＳＡ）、（ＱＥＢ，ＶＥＢ）についても同様の式が成り立つ。各キャパシタンスの式としては、平行平板キャパシタンスの式を用いて、フローティングゲート間の面積と距離をそれぞれＳi、ｄｉとし、フローティングゲート間のトンネル膜の誘電率εとしたとき、以下の（３）式を用いる。
Figure 0005670848
第１および第２フローティングゲート間を流れる電流を電界Ｅの関数としたとき、その電流密度Ｊ（Ｅ）は、公知のものを使う（例えば、K. F. Schuegraf and C. Hu, IEEE Trans. Electron Device 41, 761 (1994)参照）。電流密度Ｊ（Ｅ）は、以下の（４）式で表される。
Figure 0005670848
 ここで、ｅは電荷素量、ｍｓｉはシリコンの有効質量（ｍｓｉ＝０．１９）、ｍｏｘは第２絶縁膜１２の有効質量（ｍｏｘ＝０．５）、εｓｉはシリコンの誘電率（εｓｉ＝１１．７）、酸化シリコンからなる第２絶縁膜１２の誘電率をεｏｘ＝３．９、εｏｘは第２絶縁膜１２の厚さを表す。Φｂは酸化シリコンからなる第２絶縁膜１２の障壁の高さを表し、その値は２．９［ｅＶ］である。ｈはプランク定数である。なお、上記シミュレーションにおいて、閾値電圧は各時間の電荷配置に対して、基板（半導体領域２）と第１フローティングゲートの電位差がなくなるような電圧として定義する。
次に、本実施形態において、ゲート電圧および基板電圧の分配を図９（ａ）、９（ｂ）に示す。本実施形態の二重フローティングゲート構造を有するトランジスタにおける基板側のバイアスは、通常のトランジスタにおける基板側のバイアスとは、逆になっている。例えば、Ｎチャネルトランジスタ１Ｎ１、１Ｎ２の基板側のバイアスは駆動電圧ＶＤＤが印加され、Ｐチャネルトランジスタ１Ｐ１、１Ｐ２の基板側のバイアスは電圧０Ｖが印加される。本実施形態のＳＲＡＭに記憶される“０”データと“１”データの定義を図９（ａ）、９（ｂ）に示すように設定する。すなわち、トランジスタ１Ｐ２、１Ｎ２から構成される第２インバータの出力端子の電位レベルが「Ｈ」レベルのときに“１”データが記憶されていると定義し（図９（ａ）参照）、「Ｌ」レベルのときに“０”データが記憶されていると定義する（図９（ｂ）参照）。
図１０（ａ）、１０（ｂ）に点対称配置のＳＲＡＭにおける“１”データ、“０”データが記憶されているときのラッチ部を構成するトランジスタのゲートバイアスおよび基板バイアスを示す。この点対称配置のＳＲＡＭにおいて、“１”データという状態と“０”データという状態との間を変化させたときの、閾値電圧の変化ΔＶｔｈを図１１に示し、電荷分布の変化を図１２（ａ）、１２（ｂ）に示す。
また、図１３（ａ）、１３（ｂ）に線対称配置のＳＲＡＭにおける“１”データ、“０”データが記憶されているときのラッチ部を構成するトランジスタのゲートバイアスおよび基板バイアスを示す。この線対称配置のＳＲＡＭにおいて、“１”データという状態と”０”データという状態との間を変化させたときの、閾値電圧の変化ΔＶｔｈを図１４に示し、電荷分布の変化を図１５（ａ）、１５（ｂ）に示す。
図１１、図１２（ａ）、１２（ｂ）、図１４、図１５（ａ）、１５（ｂ）はシミュレーション結果を示している。図１１、１２（ａ）、１２（ｂ）、図１４、図１５（ａ）、１５（ｂ）において、横軸は時間を表し、“１”データという状態から“０”データという状態になるまでの時間の関数として、示している。また、図１１、図１４において、ΔＶＮｔｈ、ΔＶＥｔｈはそれぞれトランジスタ１Ｎ１、１Ｎ２の閾値電圧の変化量を示し、ΔＶＷｔｈ、ΔＶＳｔｈはそれぞれトランジスタ１Ｐ１、１Ｐ２の閾値電圧の変化量を示す。図１２（ａ）、１２（ｂ）、図１５（ａ）、１５（ｂ）において、ＱＷＡ、ＱＷＢはそれぞれトランジスタ１Ｐ１の第２および第１フローティングゲートに蓄積される電荷を示し、ＱＮＡ、ＱＮＢはそれぞれトランジスタ１Ｎ１の第２および第１フローティングゲートに蓄積される電荷を示す。また、ＱＳＡ、ＱＳＢはそれぞれトランジスタ１Ｐ２の第２および第１フローティングゲートに蓄積される電荷を示し、ＱＥＡ、ＱＥＢはそれぞれトランジスタ１Ｎ２の第２および第１フローティングゲートに蓄積される電荷を示す。
ここで、ＳＲＡＭのノイズマージンの指標であるＳＮＭ(Static Noise Margin)を図１８（ａ）、１８（ｂ）を参照して説明する。ＳＲＡＭの特性は図１８（ａ）に示すようにＳＲＡＭを二つの部分に分け、その二つのインバータ特性を図１８（ｂ）に示すように纏めたときのＳＮＭと記した領域の大きさで特徴つけられる。この二つのインバータ特性の開きが大きければ、トランジスタ特性のばらつきを受けずに、ＳＲＡＭに記憶されるデータ「０」と、データ「１」が確定するのである。図１８（ｂ）に示す特性曲線は眼鏡カーブと一般的には呼ばれている。
図１１、１４からわかるように、点対称配置、線対称配置のいずれも、閾値電圧の変化が、ＳＲＡＭのノイズマージンを増やす方向に働いていることが理解できる。例えば、図１０（ａ）に示すように、“１”データを記憶している状態では、第１インバータを構成するトランジスタ１Ｐ１、１Ｎ１のゲートにはＶＤＤの電圧が印加されており、第１インバータのＮＭＯＳトランジスタ１Ｎ１のチャネルは開く。しかし、第２インバータを構成するＮＭＯＳトランジスタ１Ｎ２のチャネルは閉ざしておきたい。図１１のグラフを見ると、確かにトランジスタ１Ｎ１の閾値電圧の変化量ΔＶＮｔｈはほぼ０であるので閾値電圧はほぼ変わらず、トランジスタ１Ｐ１の閾値電圧の変化量ΔＶＷｔｈの絶対値が０．４Ｖ程度であるので閾値電圧は０．４Ｖ程度変化している。一方、第二インバータのＮチャネルトランジスタＩＮ２の閾値電圧の変化ΔＶＥｔｈは増加しており、より安定的なＯＦＦ状態となっている。これをノイズマージンでみると図１８（ａ）でＶ２入力とＶ１出力の第二インバータのカーブが図１９に示すように右側にシフトし、ノイズマージンが増加していることに対応する。図２０に同様な理由によりデータが“０”の場合の眼鏡カーブの変化を示す。
上記シミュレーションに用いられるパラメータとして下記の値を使用した。点対称配置および線対称配置のいずれにおいても、加えた電圧ＶＤＤは０．５Ｖである。点対称配置の場合は、第１および第２フローティングゲートの幅は１５ｎｍ、隣接するトランジスタ間における第１および第２フローティングゲートとの間の距離は１５ｎｍ、第１および第２フローティングゲートのそれぞれの高さは２５ｎｍ、半導体基板と第１フローティングゲートとの間の第１絶縁膜の厚さが１ｎｍ、第１および第２フローティングゲート間の第２絶縁膜の厚さが１ｎｍ、第２フローティングゲートと制御ゲートとの間の電極間絶縁膜の膜厚が１ｎｍとした。また、線対称配置の場合は、第１および第２フローティングゲートの幅は３０ｎｍ、隣接するトランジスタ間における第１および第２フローティングゲートとの間の距離は３０ｎｍ、第１および第２フローティングゲートのそれぞれの高さは５０ｎｍ、半導体基板と第１フローティングゲートとの間の第１絶縁膜の厚さが１ｎｍ、第１および第２フローティングゲート間の第２絶縁膜の厚さが１ｎｍ、第２フローティングゲートと制御ゲートとの間の電極間絶縁膜の膜厚が１．２ｎｍとした。
これらのパラメータを変えると計算結果も変わるが、その変化は予想される通りである。例えば、電圧を増やせば、“０”データと“１”データとの間のスイッチング速度が増加し、フローティングゲート間のトンネル膜の厚さを増やせば、スイッチング速度は徐々に減少する。また、メモリセル間の距離を増やせば、セル間干渉が減り、閾値電圧の変化は徐々に少なくなる。このように二重フローティングゲート構造を用いれば、点対称配置のＳＲＡＭ、線対称配置のＳＲＡＭは共に、図１０（ａ）、１０（ｂ）および図１３（ａ）、１３（ｂ）に示す電圧配置で、眼鏡カーブを広げる閾値電圧シフトができる。
また、二重フローティングゲート構造を用いたことによりＥＯＴ(equivalent oxide thickness)は、単体トランジスタの場合より増加する。上記の計算では３．２ｎｍ（１ｎｍ＋１ｎｍ＋１．２ｎｍ）のゲート絶縁膜に相当する。ＥＯＴを減らし、スイッチング動作を速くするためには、二重フローティングゲート構造の絶縁膜にのみＳｉＯ２よりもトンネル障壁の小さいいわゆるｈｉｇｈ−Ｋ材料を用いることが可能である。ここで、ｈｉｇｈ−Ｋ材料をメモリセル間に用いると、メモリセル間の静電容量が増加することになり、より多くの電荷がメモリセル間に蓄積されることになり、スイッチング動作が遅くなる。したがって、ｈｉｇｈ−Ｋ材料は第１および第２フローティングゲート間の絶縁膜に入れることがよい。
二重フローティングゲート構造を用いた場合、重要となるのは二重フローティングゲート構造間の干渉効果である。本実施形態では、図８に示すように、二重フローティングゲート構造間の干渉効果を、フローティングゲート間のキャパシタンスという形で取り入れている。もし、この干渉効果がない場合、図１１、１２（ａ）、１２（ｂ）、１４、１５（ａ）、１５（ｂ）に示す変化は見られなかった。これは、例えば図９（ａ）、９（ｂ）の波線の六角形で示す場所、つまりデータ“１”の場合には左側のＮ、Ｓのトランジスタ、データ“０”の場合にはＷ，Ｅのトランジスタの存在により、残りの閾値電圧の変化の起こる二つのセル間に相関が無くなる。セル間に干渉があることにより、全体として電荷のプラス、マイナスがバランスよく配置され、ＳＲＡＭ全体として安定になるのである。セル間干渉は通常のＮＡＮＤフラッシュでは好ましくない現象であるが、ＳＲＡＭのノイズマージンを効果的に広げるためにはT. Tanamoto, and K. Muraoka, Appl. Phys. Lett. 96, 022105 (2010)と同じように、二重フローティングゲート構造セル間の干渉が必要であることがわかる。
フローティングゲートの高さが大きい場合、あるいはセル間が近づきすぎた場合、横方向のフローティングゲート間の相互作用が、一つのセル内の縦方向のフローティングゲート間の結合より強くなる。この場合は、ＳＲＡＭのノイズ耐性が弱くなり、閾値電圧のシフトが乱れる。図１６に点対称配置の場合の閾値電圧のシフトがうまくいかなくなる例を示し、図１７に線対称配置の場合の閾値電圧のシフトがうまくいかなくなる例を示す。つまり、フローティングゲート間の縦方向のキャパシタスＣＢと横方向のフローティングゲート間の結合キャパシタンスＣＤの比と動作の関係を調べると、具体的にはα＝ＣＤ／ＣＢと定義した場合、
α＜０．１ （５）
程度の範囲に抑える必要が生じる。これは、セル内の二つのフローティングゲート間の距離をｄＤ、セル間の二つのフローティングゲート間の距離をｄＢとすると、ＣＤは１／ｄＤに比例し、ＣＢ∝は１／ｄＢに比例するため、式（５）は
ｄＢ＜０．１×ｄＤ
を意味する。フローティングゲート間の電子のトンネリング確率がフローティングゲート間の厚さの指数関数で表されるので、式（５）はトンネリング確率で表すと、
ｅｘｐ（−１０ｄＢ）＝[ｅｘｐ（−ｄＢ）]１０＞ｅｘｐ（−ｄＤ）
となる。つまり、式（５）は、セル間の電子のトンネリング確率がセル内のトンネリング確率より一桁以上小さいことを補償するものとなる。
以上説明したように、本実施形態によれば、シリコン酸化膜もしくは高誘電体材料膜を含んだ二重フローティングゲート構造を用いることにより、人工的に双極子モーメントを発生させて閾値電圧の制御が可能となり、ＳＲＡＭのノイズ特性を向上させることができる。本実施形態に用いられる二重フローティングゲート構造はすべてＣＭＯＳ製造プロセスで使用されている材料を用いることが可能となるので、大きな製造装置の変更が不要で、かつ自由に設計可能な人工双極子型ＳＲＡＭを提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 二重フローティングゲート構造を有するトランジスタ
２ 半導体層
４ ソース／ドレイン
６ 二重フローティングゲート構造
８ 第１絶縁膜
１０ 第１フローティングゲート
１２ 第２絶縁膜
１４ 第２フローティングゲート
１６ 第３絶縁膜
１８ 制御ゲート
１Ｐ１ Ｐチャネルトランジスタ
１Ｐ２ Ｐチャネルトランジスタ
１Ｎ１ Ｎチャネルトランジスタ
１Ｎ２ Ｎチャネルトランジスタ
１Ｎ３ Ｎチャネルトランジスタ
１Ｎ４ Ｎチャネルトランジスタ
ＢＬ ビット線
／ＢＬ ビット線
ＷＬ ワード線

Claims (7)

  1. 第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタを有する第１のインバータと、第２のＰチャネルトランジスタおよび第２のＮチャネルトランジスタを有し前記第１のインバータと交差接続する第２のインバータと、ソース／ドレインの一方が前記第１インバータの出力ノードに接続され他方が第１の配線に接続されゲートが第２の配線に接続される第３のＮチャネルトランジスタと、ソース／ドレインの一方が前記第２インバータの出力ノードに接続され他方が第３の配線に接続されゲートが前記第２の配線に接続される第４のＮチャネルトランジスタと、を有する少なくとも１個のＳＲＡＭセルを備え、
    前記第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、前記第１の半導体領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１のフローティングゲートと、前記第１のフローティングゲート上に設けられた第２の絶縁膜と、前記第２の絶縁膜上に設けられた第２のフローティングゲートと、前記第２のフローティングゲート上に設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた第１の制御ゲートとを備え、
    前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に設けられた第４の絶縁膜と、前記第４の絶縁膜上に設けられた第３のフローティングゲートと、前記第３のフローティングゲート上に設けられた第５の絶縁膜と、前記第５の絶縁膜上に設けられた第４のフローティングゲートと、前記第４のフローティングゲート上に設けられた第６の絶縁膜と、前記第６の絶縁膜上に設けられた第２の制御ゲートとを備え、
    前記ＳＲＡＭセルを構成する各トランジスタのうち、
    隣接する２つのトランジスタのフローティングゲート間の静電容量が、前記２つのトランジスタのそれぞれのトランジスタに含まれる２つのフローティングゲート間の静電容量の１０倍より小さい不揮発性メモリ。
  2. 前記第３および第４のＮチャネルトランジスタはそれぞれ前記第２の半導体領域上に設けられ、前記第２の半導体領域上に設けられた第７の絶縁膜と、前記第７の絶縁膜上に設けられた第５のフローティングゲートと、前記第５のフローティングゲート上に設けられた第８の絶縁膜と、前記第８の絶縁膜上に設けられた第６のフローティングゲートと、前記第６のフローティングゲート上に設けられた第９の絶縁膜と、前記第９の絶縁膜上に設けられた第３の制御ゲートとを備えている請求項１記載の不揮発性メモリ。
  3. 前記第１および第２のＰチャネルトランジスタは基板バイアスが第１の電位に設定され、前記第１および第２のＮチャネルトランジスタは基板バイアスが前記第１の電位よりも高い第２の電位に設定される請求項１または２記載の不揮発性メモリ。
  4. 前記ＳＲＡＭセルの中心に対して、前記第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、前記第２のＰチャネルトランジスタおよび第２のＮチャネルトランジスタとは点対称となるように配置される請求項１乃至３のいずれかに記載の不揮発性メモリ。
  5. 前記ＳＲＡＭセルの中心線に対して、前記第１のＰチャネルトランジスタおよび第１のＮチャネルトランジスタと、前記第２のＰチャネルトランジスタおよび第２のＮチャネルトランジスタとは線対称となるように配置される請求項１乃至３のいずれかに記載の不揮発性メモリ。
  6. 前記第１および第２の絶縁膜と、前記第４および第５の絶縁膜はそれぞれ、シリコン酸化層および高誘電体層のうちの一方を含む請求項１乃至５のいずれかに記載の不揮発性メモリ。
  7. 前記２つのトランジスタのそれぞれのフローティングゲートが静電的に結合し、前記２つのトランジスタのうちの一方のトランジスタのフローティングゲートの電荷状態が他方のトランジスタのフローティングゲートの電荷状態により変化する請求項１乃至６のいずれかに記載の不揮発性メモリ。
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