KR101930542B1 - 반도체 장치의 구동 방법 - Google Patents

반도체 장치의 구동 방법 Download PDF

Info

Publication number
KR101930542B1
KR101930542B1 KR1020120052793A KR20120052793A KR101930542B1 KR 101930542 B1 KR101930542 B1 KR 101930542B1 KR 1020120052793 A KR1020120052793 A KR 1020120052793A KR 20120052793 A KR20120052793 A KR 20120052793A KR 101930542 B1 KR101930542 B1 KR 101930542B1
Authority
KR
South Korea
Prior art keywords
transistor
potential
oxide
semiconductor
film
Prior art date
Application number
KR1020120052793A
Other languages
English (en)
Other versions
KR20120130059A (ko
Inventor
다까노리 마쯔자끼
히로끼 이노우에
슈헤이 나가쯔까
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20120130059A publication Critical patent/KR20120130059A/ko
Application granted granted Critical
Publication of KR101930542B1 publication Critical patent/KR101930542B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은, 반도체 장치의 구동 방법을 제공한다.
구체적으로는 산화물 반도체를 사용한 기입용 트랜지스터, 상기 트랜지스터와 상이한 반도체 재료를 사용한 판독용 트랜지스터 및 용량 소자를 포함하는 불휘발성의 메모리 셀을 갖는 반도체 장치를 제공한다. 메모리 셀로의 기입은, 기입용 트랜지스터를 온 상태로 하여, 기입용 트랜지스터의 소스 전극과, 용량 소자의 전극의 하나와, 판독용 트랜지스터의 게이트 전극이 전기적으로 접속된 노드에 전위를 공급한 후, 기입용 트랜지스터를 오프 상태로 하여, 노드에 소정량의 전위를 유지시킴으로써 행한다. 메모리 셀의 판독은, 비트선에 프리차지 전위를 공급한 후 비트선으로의 전위의 공급을 멈추고, 비트선의 전위가 프리차지 전위에 유지되는지, 또는 전위가 내려가는지에 따라 행한다.

Description

반도체 장치의 구동 방법{METHOD FOR DRIVING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자를 이용한 반도체 장치 및 당해 반도체 장치의 구동 방법에 관한 것이다.
반도체 소자를 이용한 기억 장치는, 전력의 공급이 없어지면 기억 내용이 상실되는 휘발성인 것과, 전력의 공급이 없어져도 기억 내용은 유지되는 불휘발성인 것으로 크게 구별된다.
휘발성 기억 장치의 대표적인 예로는 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택해서 캐패시터에 전하를 축적함으로써, 데이터를 기억한다.
상술한 원리로부터, DRAM에서는 데이터를 판독하면 캐패시터의 전하는 상실되기 때문에, 데이터를 판독할 때마다 다시 기입 동작이 필요해진다. 또한, 기억 소자를 구성하는 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인간의 누설 전류(오프 전류) 등에 의해, 트랜지스터가 선택되지 않은 상황에서도 전하가 유출되거나 유입되기 때문에, 데이터의 유지 기간이 짧다. 이로 인해, 소정의 주기로 다시 기입 동작(리프레시 동작)이 필요하여, 소비 전력을 충분히 저감시키는 것은 곤란하다. 또한, 전력의 공급이 없어지면 기억 내용이 상실되기 때문에, 장기간의 기억 유지에는, 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요해진다.
휘발성 기억 장치의 다른 예로는 SRAM(Static Random Access Memory)이 있다. SRAM은, 플립플롭 등의 회로를 사용해서 기억 내용을 유지하기 때문에, 리프레시 동작이 불필요하며, 이 점에서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하고 있기 때문에, 기억 용량당 단가가 높아진다는 문제가 있다. 또한, 전력의 공급이 없어지면 기억 내용이 상실된다는 점에 대해서는, DRAM과 다를 바가 없다.
불휘발성 기억 장치의 대표예로는, 플래시 메모리가 있다. 플래시 메모리는, 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 갖고, 당해 플로팅 게이트에 전하를 유지시킴으로써 기억을 행하기 때문에, 데이터의 유지 기간은 매우 길고(반영구적), 전력의 공급이 없어져도 기억 내용을 유지할 수 있다는 이점을 갖고 있다(예를 들어, 특허문헌 1 참조).
그러나, 기입시에 발생하는 터널 전류에 의해 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에, 소정 횟수의 기입에 의해 기억 소자가 기능하지 않게 된다는 문제가 발생한다. 이 문제의 영향을 완화시키기 위해, 예를 들어 각 기억 소자의 기입 횟수를 균일화하는 방법이 채용되지만, 이를 실현하기 위해서는 복잡한 주변 회로가 필요해진다. 그리고, 이러한 방법을 채용해도 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 데이터의 재기입 빈도가 높은 용도에는 부적합하다.
또한, 플로팅 게이트에 전하를 주입시키기 위해, 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하고, 또한 그를 위한 회로도 필요하다. 또한, 전하의 주입 또는 제거를 위해서는 비교적 오랜 시간을 필요로 하여, 기입 또는 소거의 고속화가 용이하지 않다는 문제도 있다.
특허문헌 1: 일본 특허 공개 소 57-105889호 공보
상술한 문제를 감안하여 본 발명의 한 형태에서는, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하며, 기입 횟수에도 제한이 없는 반도체 장치의 구동 방법을 제공하는 것을 목적 중 하나로 한다.
상기 목적을 달성하기 위해, 본 발명의 한 형태에서는, 산화물 반도체를 사용한 기입용 트랜지스터, 상기 기입용 트랜지스터와 상이한 반도체 재료를 사용한 판독용 트랜지스터 및 용량 소자를 포함하는 불휘발성의 메모리 셀을 갖는 반도체 장치를 제공한다. 상기 메모리 셀에 대한 데이터의 기입 및 재기입은, 기입용 트랜지스터를 온 상태로 함으로써, 기입용 트랜지스터의 소스 전극 또는 드레인 전극 중 하나와, 용량 소자의 전극 중 하나와, 판독용 트랜지스터의 게이트 전극이 전기적으로 접속된 노드에 전위를 공급하고, 그 후 기입용 트랜지스터를 오프 상태로 함으로써, 노드에 소정량의 전위를 유지시킴으로써 행한다. 또한, 상기 메모리 셀로부터의 데이터의 판독은, 판독용 트랜지스터의 드레인 전극과 전기적으로 접속된 소스선을 접지 전위로 하고, 판독용 트랜지스터의 소스 전극과 전기적으로 접속된 비트선을 접지 전위와 전원 전위 사이의 프리차지 전위로 한 후, 비트선에 대한 전위의 공급을 멈춤으로써, 비트선의 전위가 노드에 유지된 전위에 따라 변동함으로써 행한다.
보다 구체적으로는, 예를 들어 다음과 같은 구성 및 구동 방법을 채용할 수 있다.
본 발명의 한 형태에서는 비트선에 제1 트랜지스터의 소스 전극이 전기적으로 접속되고, 소스선에 제1 트랜지스터의 드레인 전극이 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극과, 제2 트랜지스터의 드레인 전극과, 용량 소자의 하나의 전극이 전기적으로 접속되어 전위가 유지되는 노드가 구성되어 있다. 본 발명의 한 형태는 상기 구성에 있어서, 기입 기간 및 기입 기간 후의 판독 기간을 갖고, 판독 기간 동안 소스선을 접지 전위로 하고, 비트선을 프리차지 전위 공급 배선과 접속하여 비트선을 프리차지 전위로 한 후, 비트선과 프리차지 전위 공급 배선을 접속 해제함으로써, 비트선의 전위가 노드에 유지된 전위에 따라서 변동하는 반도체 장치의 구동 방법이다.
또한, 상기에 있어서, 비트선 전위의 변동에 의해, 노드에 유지된 전위를 판독할 수 있다.
또한, 본 발명의 다른 한 형태에서는, 비트선과, 소스선과, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 갖고, 메모리 셀 중 하나에 있어서, 비트선에 제1 트랜지스터의 소스 전극이 전기적으로 접속되고, 소스선에 제1 트랜지스터의 드레인 전극이 전기적으로 접속되고, 제1 트랜지스터의 게이트 전극과, 제2 트랜지스터의 드레인 전극과, 용량 소자의 하나의 전극이 전기적으로 접속되어 전위가 유지되는 노드가 구성되어 있다. 본 발명의 한 형태는 상기 구성에 있어서, 기입 기간 및 기입 기간 후의 판독 기간을 갖고, 판독 기간 동안 선택하는 메모리 셀 중 하나의 소스선을 접지 전위로 하고, 비트선을 프리차지 전위 공급 배선과 접속하여 비트선을 프리차지 전위로 한 후, 선택하는 메모리 셀 중 하나의 비트선과 프리차지 전위 공급 배선을 접속 해제함으로써, 비트선의 전위가 노드에 유지된 전위에 따라서 변동하는 반도체 장치의 구동 방법이다.
또한, 상기에 있어서, 비트선 전위의 변동에 의해 선택하는 메모리 셀 중 하나의 노드에 유지된 전위를 판독할 수 있다.
또한, 상기에 있어서, 판독 기간 동안 비선택으로 하는 메모리 셀 중 하나의 소스선을 프리차지 전위 공급 배선과 접속할 수 있다.
또한, 상기에 있어서, 제1 트랜지스터를 p 채널형 트랜지스터 또는 n 채널형 트랜지스터로 할 수 있다.
또한, 상기에 있어서, 제2 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함할 수 있다.
또한, 본 명세서 등에 있어서 "위"나 "아래"의 용어는, 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것은 아니다. 예를 들어, "게이트 절연층 위의 게이트 전극"의 표현이라면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 "전극"이나 "배선"이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, "전극"이나 "배선"이라는 용어는, 복수의 "전극"이나 "배선"이 일체가 되어서 형성되어 있는 경우 등도 포함한다.
또한, "소스"나 "드레인"의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는 "소스"나 "드레인"이라는 용어는 교체해서 사용할 수 있는 것이다.
또한, 본 명세서 등에 있어서 "전기적으로 접속"에는, "어떠한 전기적 작용을 갖는 것"을 개재해서 접속되어 있는 경우가 포함된다. 여기서 "어떠한 전기적 작용을 갖는 것"은, 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면 특별히 제한을 받지 않는다.
본 발명의 한 형태에서 사용하는 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 작기 때문에, 이를 사용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지기 때문에, 소비 전력을 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 발명의 한 형태인 반도체 장치에서는, 데이터의 기입에 높은 전압을 필요로 하지 않기 때문에, 소자 열화의 문제도 없다. 예를 들어, 전술한 플래시 메모리와 같이, 플로팅 게이트에 대한 전자의 주입이나, 플로팅 게이트로부터의 전자의 인발을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 발생하지 않는다. 즉, 본 발명에 관한 반도체 장치에서는, 플래시 메모리에서 문제가 되고 있는 재기입 가능 횟수에 제한은 없으며, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 데이터의 기입이 행해지기 때문에, 고속 기입도 용이하게 실현할 수 있다. 또한, 데이터를 소거하기 위한 동작이 불필요하다는 장점도 있다.
또한, 판독용 트랜지스터에는, 산화물 반도체 이외의 재료를 적용한 고속 동작이 가능한 트랜지스터를 사용하고, 반도체 장치의 고속 판독을 실현할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적절하게 실현하는 것이 가능하다.
또한, 본 발명의 한 형태인 반도체 장치의 구동 방법에서는, 메모리 셀로부터의 데이터의 판독을, 소스선을 접지 전위로 하고, 비트선을 프리차지 전위로 한 후, 비트선에 대한 전위의 공급을 멈춤으로써 행하기 때문에, 판독 기간 동안 소스선에 대해서 전위의 상승을 수반하는 프리차지의 필요가 없다. 또한, 비트선에 대해서, 프리차지 전위를 초과해서 전위를 상승시킬 필요가 없기 때문에 전위의 변동이 적다. 그로 인해, 소스선 및 비트선의 전위의 변동이 큰 판독 방법과 비교하여 단시간에 판독 동작을 행할 수 있다.
도 1의 (a-1), (a-2) 및 (b)는 반도체 장치의 회로도.
도 2의 (a) 및 (b)는 반도체 장치의 회로도.
도 3은 반도체 장치의 회로도.
도 4는 타이밍 차트.
도 5는 타이밍 차트.
도 6은 타이밍 차트.
도 7은 타이밍 차트.
도 8은 타이밍 차트.
도 9는 타이밍 차트.
도 10은 타이밍 차트.
도 11은 타이밍 차트.
도 12의 (a) 및 (b)는 반도체 장치의 단면도 및 평면도.
도 13의 (a) 내지 (g)는 반도체 장치의 제작 공정에 관한 단면도.
도 14의 (a) 내지 (e)는 반도체 장치의 제작 공정에 관한 단면도.
도 15의 (a) 내지 (d)는 반도체 장치의 제작 공정에 관한 단면도.
도 16의 (a) 내지 (d)는 반도체 장치의 제작 공정에 관한 단면도.
도 17의 (a) 내지 (c)는 반도체 장치의 제작 공정에 관한 단면도.
도 18의 (a) 내지 (e)는 산화물 반도체의 결정 구조를 도시하는 도면.
도 19의 (a) 내지 (c)는 산화물 반도체의 결정 구조를 도시하는 도면.
도 20의 (a) 내지 (c)는 산화물 반도체의 결정 구조를 도시하는 도면.
도 21의 (a) 및 (b)는 산화물 반도체의 결정 구조를 도시하는 도면.
도 22는 계산에 의해 얻어진 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면.
도 23의 (a) 내지 (c)는 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면.
도 24의 (a) 내지 (c)는 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면.
도 25의 (a) 내지 (c)는 계산에 의해 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하는 도면.
도 26의 (a) 및 (b)는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 27의 (a) 및 (b)는 산화물 반도체층을 사용한 트랜지스터 특성의 그래프.
도 28은 시료 A 및 시료 B의 XRD를 도시하는 도면.
도 29는 트랜지스터의 오프 전류와 측정시 기판 온도와의 관계를 도시하는 도면.
도 30의 (a) 및 (b)는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 도시하는 도면.
도 31의 (a) 내지 (f)는 반도체 장치를 설명하기 위한 도면.
본 발명의 실시 형태의 일례에 대해서, 도면을 사용해서 이하에 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그의 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명이 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.
또한, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은, 이해의 간단화를 위하여 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 이로 인해, 본 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이며, 수적으로 한정하는 것이 아님을 부기한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 한 형태에 관한 반도체 장치의 회로 구성 및 그 동작에 대해서, 도 1 내지 도 11을 참조하여 설명한다. 또한, 회로도에 있어서는, 산화물 반도체를 사용한 트랜지스터인 것을 나타내기 위해서 OS의 부호를 병기하는 경우가 있다. 또한, 본 발명의 한 형태의 주지는 현저하게 낮은 오프 전류를 특징으로 하는 트랜지스터를 사용한 반도체 장치를 제안하는 것에 있다. 그로 인해, 산화물 반도체를 사용한 트랜지스터 대신에, 산화물 반도체 이외의 재료를 사용한 오프 전류가 작은 트랜지스터를 사용해도 좋다.
<기본 회로 1>
먼저, 가장 기본적인 회로 구성 및 그 동작에 대해서, 도 1을 참조하여 설명한다. 도 1의 (a-1)에 나타내는 반도체 장치에 있어서, 소스선 SL과 트랜지스터(160)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되고, 비트선 BL과 트랜지스터(160)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되어 있다. 또한, 신호선 S와 트랜지스터(162)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되며, 기입 워드선 OSG와, 트랜지스터(162)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 게이트 전극과, 트랜지스터(162)의 드레인 전극(또는 소스 전극)은, 용량 소자(164)의 전극 중 하나와 전기적으로 접속되고, 용량선 C와, 용량 소자(164)의 전극 중 다른 하나와 전기적으로 접속되어 있다.
여기서 트랜지스터(162)에는, 예를 들어 산화물 반도체를 사용한 트랜지스터가 적용된다. 본 발명의 한 형태에 사용하는 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 매우 작다는 특징을 갖고 있다. 이로 인해, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 매우 장기간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(164)를 가짐으로써, 트랜지스터(160)의 게이트 전극에 부여된 전위의 유지가 용이해지고, 또한 유지된 데이터의 판독이 용이해진다.
또한, 트랜지스터(160)로서는, 채널의 도전형과 그 반도체 재료에 대해서는 특별히 한정되지 않는다. 트랜지스터의 채널의 도전형에 대해서는, p 채널형을 사용하면 저전위를 사용하지 않고 판독을 행할 수 있기 때문에, 저전위를 생성하는 주변 회로가 불필요해진다. 한편, n 채널형을 사용하면, 고속 판독이 가능해진다. 반도체 재료에 대해서는, 데이터의 판독 속도를 향상시킨다는 관점에서는, 예를 들어 단결정 실리콘을 사용한 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 적용하는 것이 적합하다.
또한, 도 1의 (b)에 도시한 바와 같이, 용량 소자(164)를 마련하지 않는 구성으로 하는 것도 가능하다.
도 1의 (a-1)에 나타내는 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 데이터의 기입, 유지, 판독이 가능하다.
먼저, 데이터의 기입 및 유지에 대해서 설명한다. 우선, 용량선 C를 소정의 전위(정전위)로 하고, 기입 워드선 OSG의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 해서, 트랜지스터(162)를 온 상태로 한다. 이에 의해, 신호선 S의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 즉, 트랜지스터(160)의 게이트 전극에는, 소정의 전위가 부여된다(기입). 여기서는 상이한 2개의 전위 Vdata1(고전위, 데이터 "1"이라고도 함) 및 Vdata0(저전위, 데이터 "0"이라고도 함) 중 어느 하나가 부여되는 것으로 한다. 또한, 상이한 3개 또는 그 이상의 전위를 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 기입 워드선 OSG의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 해서, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전위는 장기간에 걸쳐 유지된다.
이어서, 데이터의 판독에 대해서 설명한다. 소스선 SL에 소정의 전위(정전위)를 부여한 상태에서, 용량선 C에 적절한 전위(판독 전위)를 부여하면, 트랜지스터(160)의 게이트 전극에 유지된 전위에 따라 비트선 BL은 상이한 전위를 취한다. 일반적으로, 트랜지스터(160)를 p 채널형으로 하면, 트랜지스터(160)의 게이트 전극에 Vdata1(데이터 "1")이 부여되어 있는 경우 외관의 임계값 전압 Vth_H는, 트랜지스터(160)의 게이트 전극에 Vdata0(데이터 "0")이 부여되어 있는 경우의 겉보기의 임계값 전압 Vth_L보다 낮아지기 때문이다. 여기서 겉보기의 임계값 전압이란, 트랜지스터(160)를 "온 상태"로 하기 위해서 필요한 용량선 C의 전위를 말하는 것이다. 따라서, 용량선 C의 전위를 Vth_H와 Vth_L의 중간의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극에 부여된 전위를 판별할 수 있다. 예를 들어, 기입에 있어서 Vdata1(데이터 "1")이 부여된 경우에는, 용량선 C의 전위가 V0(>Vth_H)이 되면, 트랜지스터(160)는 "오프 상태"가 된다. Vdata0(데이터 "0")이 부여된 경우에는, 용량선 C의 전위가 V0(<Vth_L)이 되어 트랜지스터(160)는 "온 상태"가 된다. 이로 인해, 비트선 BL의 전위를 측정함으로써, 유지되어 있는 데이터를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치해서 사용하는 경우에는, 원하는 메모리 셀의 데이터만을 판독하는 것이 필요해진다. 이와 같이, 소정의 메모리 셀의 데이터를 판독하고, 그 이외의 메모리 셀의 데이터를 판독하지 않기 위해서는, 트랜지스터(160)가 병렬로 접속되어 있는 경우에는, 판독의 대상이 아닌 메모리 셀의 용량선 C에 대하여, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 "오프 상태"가 되는 전위, 즉 Vth_H보다 큰 전위를 부여하면 된다. 또한 트랜지스터(160)가 직렬로 접속되어 있는 경우에는, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 "온 상태"가 되는 전위, 즉 Vth_L보다 작은 전위를 용량선 C에 부여하면 된다.
이어서, 데이터의 재기입에 대해서 설명한다. 데이터의 재기입은, 상기 데이터의 기입 및 유지와 마찬가지로 행해진다. 즉, 기입 워드선 OSG의 전위를, 트랜지스터(162)가 온 상태로 되는 전위로 해서, 트랜지스터(162)를 온 상태로 한다. 이에 따라, 신호선 S의 전위(새로운 데이터에 관한 전위)가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 부여된다. 그 후, 기입 워드선 OSG의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 해서, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극은 새로운 데이터에 관한 전위가 부여된 상태가 된다.
이와 같이 본 발명에 관한 반도체 장치는, 다시 데이터의 기입에 의해 직접 데이터를 재기입하는 것이 가능하다. 이 때문에 플래시 메모리 등에 있어서 필요로 하는 고전압을 사용한 플로팅 게이트로부터의 전하의 인발이 불필요하여, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(162)의 드레인 전극(또는 소스 전극)은 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써, 불휘발성 메모리 소자로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 발휘한다. 이하에 있어서, 트랜지스터(162)의 드레인 전극(또는 소스 전극)과 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 부위를 노드 FG라 칭하는 경우가 있다. 트랜지스터(162)가 오프 상태인 경우, 당해 노드 FG는 절연체 내에 매설되었다고 볼 수 있으며, 노드 FG에는 전위가 유지된다. 본 발명의 한 형태에서 사용하는 산화물 반도체를 사용한 트랜지스터(162)의 오프 전류는, 실리콘 반도체 등에서 형성되는 트랜지스터의 10만분의 1 이하이기 때문에, 트랜지스터(162)의 누설에 의한, 노드 FG에 축적된 전위의 소실을 무시하는 것이 가능하다. 즉, 산화물 반도체를 사용한 트랜지스터(162)에 의해, 전력의 공급이 없어도 데이터의 유지가 가능한 불휘발성 메모리 소자를 실현하는 것이 가능하다.
예를 들어, In-Ga-Zn-O계의 산화물 반도체를 사용한 트랜지스터의 경우, 예를 들어 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하, 보다 바람직하게는 1zA 이하, 더욱 바람직하게는 100yA 이하 수준으로까지 낮게 할 수 있다. 이 때문에 용량 소자(164)의 용량값이 10fF 정도일 경우에는, 적어도 106초 이상의 데이터 유지가 가능하다. 또한, 당해 유지 시간이 트랜지스터 특성이나 용량값에 따라 변동하는 것은 물론이다.
또한, 본 발명의 반도체 장치에 있어서는, 종래의 플로팅 게이트형 트랜지스터에서 지적되어 있는 게이트 절연막(터널 절연막)의 열화라는 문제가 존재하지 않는다. 즉, 종래 문제가 되고 있었던, 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화라는 문제를 해소할 수 있다. 이는 원리적인 기입 횟수의 제한이 존재하지 않는 것을 의미하는 것이다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기입이나 소거시에 필요하였던 고전압도 불필요하다.
도 1의 (a-1)에 나타내는 반도체 장치는, 당해 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서, 도 1의 (a-2)와 같이 생각하는 것이 가능하다. 즉, 도 1의 (a-2)에서는, 트랜지스터(160) 및 용량 소자(164)가 각각 저항 및 용량을 포함하여 구성된다고 생각하게 된다. R1 및 C1은 각각 용량 소자(164)의 저항값 및 용량값이며, 저항값 R1은 용량 소자(164)를 구성하는 절연층에 의한 저항값에 상당한다. 또한, R2 및 C2는 각각 트랜지스터(160)의 저항값 및 용량값이며, 저항값 R2는 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 의한 저항값에 상당하고, 용량값 C2는 소위 게이트 용량(게이트 전극과, 소스 전극 또는 드레인 전극 사이에 형성되는 용량 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(162)가 오프 상태에 있는 경우의 소스 전극과 드레인 전극 사이의 저항값(실효 저항이라고도 함)을 ROS라 하면, 트랜지스터(162)의 게이트 누설 전류가 충분히 작은 조건에 있어서, R1 및 R2가 R1≥ROS(R1은 ROS 이상), R2≥ROS(R2는 ROS 이상)를 만족시키는 경우에는, 전위의 유지 기간(데이터의 유지 기간이라고도 할 수 있음)은, 주로 트랜지스터(162)의 오프 전류에 의해 결정된다.
반대로, 당해 조건을 만족하지 않는 경우에는, 트랜지스터(162)의 오프 전류가 충분히 작아도, 유지 기간을 충분히 확보하는 것이 곤란해진다. 트랜지스터(162)의 오프 전류 이외의 누설 전류(예를 들어, 소스 전극과 게이트 전극 사이에서 발생하는 누설 전류 등)가 크기 때문이다. 이것으로부터, 본 실시 형태에 있어서 개시하는 반도체 장치는, R1≥ROS(R1은 ROS 이상) 및 R2≥ROS(R2는 ROS 이상)의 관계를 만족하는 것이 바람직하다고 할 수 있다.
한편, C1과 C2는 C1≥C2(C1은 C2 이상)의 관계를 만족하는 것이 바람직하다. C1을 크게 함으로써, 용량선 C에 의해 노드 FG의 전위를 제어할 때에 용량선 C의 전위를 효율적으로 노드 FG에 부여할 수 있게 되어, 용량선 C에 부여하는 전위간(예를 들어, 판독의 전위와, 비판독의 전위)의 전위차를 낮게 억제할 수 있기 때문이다.
이와 같이 상술한 관계를 만족함으로써, 보다 적합한 반도체 장치를 실현하는 것이 가능하다. 또한, R1 및 R2는 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층에 의해 제어된다. C1 및 C2에 대해서도 마찬가지이다. 따라서, 게이트 절연층이나 용량 소자(164)의 절연층의 재료나 두께 등을 적절히 설정하고, 상술한 관계를 만족하도록 하는 것이 바람직하다.
본 실시 형태에서 나타내는 반도체 장치에 있어서는, 노드 FG가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 하지만, 본 실시 형태의 노드 FG는 플래시 메모리 등의 플로팅 게이트와 본질적으로 상이한 특징을 갖고 있다.
플래시 메모리에서는, 컨트롤 게이트에 인가되는 전위가 높기 때문에, 그의 전위가 인접하는 셀의 플로팅 게이트에 영향을 주지 않도록, 셀과 셀의 간격을 어느 정도 유지할 필요가 발생한다. 이는 반도체 장치의 고집적화를 저해하는 요인 중 하나다. 그리고, 당해 요인은 고전압을 가해서 터널 전류를 발생시킨다는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시 형태에 관한 반도체 장치는, 산화물 반도체를 사용한 트랜지스터의 스위칭에 의해 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 같은 전하를 주입하기 위한 고전압이 불필요하다. 이에 따라, 인접 셀에 대한, 컨트롤 게이트에 의한 고전압의 영향을 고려할 필요가 없기 때문에 고집적화가 용이해진다.
또한, 고전계가 불필요하고, 대형 주변 회로(승압 회로 등)가 불필요하다는 점도 플래시 메모리에 대한 어드벤티지이다. 예를 들어, 본 실시 형태에 관한 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 전위의 최대의 것과 최소의 것의 차)의 최대값은, 2단계(1비트)의 데이터를 기입하는 경우, 하나의 메모리 셀에 있어서, 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 용량 소자(164)를 구성하는 절연층의 비유전율 εr1과, 트랜지스터(160)를 구성하는 절연층의 비유전율 εr2를 상이하게 하는 경우에는, 용량 소자(164)를 구성하는 절연층의 면적 S1과, 트랜지스터(160)에 있어서 게이트 용량을 구성하는 절연층의 면적 S2가 2ㆍS2≥S1(2ㆍS2는 S1 이상), 바람직하게는 S2≥S1(S2는 S1 이상)을 만족하면서, C1≥C2(C1은 C2 이상)를 실현하는 것이 용이하다. 즉, 용량 소자(164)를 구성하는 절연층의 면적을 작게 하면서, C1≥C2(C1은 C2 이상)를 실현하는 것이 용이하다. 구체적으로는, 예를 들어 용량 소자(164)를 구성하는 절연층에 있어서는, 산화하프늄 등의 high-k 재료로 이루어지는 막 또는 산화하프늄 등의 high-k 재료로 이루어지는 막과 산화물 반도체로 이루어지는 막과의 적층 구조를 채용해서 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층에 있어서는, 산화실리콘을 채용하여 3≤εr2≤4(εr2는 3 이상 4 이하)로 할 수 있다.
이와 같은 구성을 합쳐서 사용함으로써 본 발명에 관한 반도체 장치의 보다 더 고집적화가 가능하다.
또한, 플래시 메모리 이외에 불휘발성의 랜덤 액세스 메모리로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는, 절연막을 개재해서 상하에 배치되어 있는 강자성체막의 자화의 방향이 병행이면 저저항 상태, 반병행이면 고저항 상태가 됨으로써 정보를 기억하는 소자이다. 따라서, 본 실시 형태에 관한 산화물 반도체를 사용한 메모리와는 원리가 전혀 상이하다. 하기 표 1은 MTJ 소자와, 본 실시 형태에 관한 반도체 장치와의 대비를 나타낸다.
Figure 112012039741359-pat00001
MTJ 소자는 자성 재료를 사용하기 위해서 퀴리 온도 이상으로 하면 자성이 상실되어 버린다는 결점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에, 실리콘의 바이폴라 디바이스와 상성이 양호하지만, 바이폴라 디바이스는 집적화에 부적합하다. 그리고, MTJ 소자는 기입 전류가 미소라고는 해도 메모리의 대용량화에 의해 소비 전력이 증대되어 버린다는 문제가 있다.
원리적으로 MTJ 소자는 자계 내성에 약하고 강자계에 노출되면 자화의 방향이 어긋나기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 의해 발생하는 자화 요동을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 싫어하는 실리콘 반도체의 프로세스에 편입시키는 데에는 상당한 주의를 필요로 한다. MTJ 소자는 비트당 재료 비용에서 보아도 고가라고 생각된다.
한편, 본 실시 형태에서 나타내는 산화물 반도체를 사용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속 산화물인 것 이외에는, 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지이다. 또한, 산화물 반도체를 사용한 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러도 발생할 수 없다는 특질을 갖는다. 이것으로부터 실리콘 집적 회로와 매우 상성이 양호하다고 할 수 있다.
또한, 반도체 장치의 기억 용량을 크게 하기 위해서는, 고집적화 이외에 다치화의 방법을 채용할 수도 있다. 예를 들어, 메모리 셀 중 하나에 3단계 이상의 데이터를 기입하는 구성으로 함으로써, 2단계(1비트)의 데이터를 기입하는 경우와 비교해서 기억 용량을 증대시킬 수 있다. 예를 들어, 상술한 바와 같은 저전위 Vdata0(데이터 "0"), 고전위 Vdata1(데이터 "1") 이외에, 다른 전위를 부여하는 전위 Vdata를 트랜지스터(160)의 게이트 전극에 부여함으로써, 다치화를 실현할 수 있다. 이 경우, 비교적 규모가 큰 회로 구성(예를 들어, 15F2 내지 50F2 등: F는 최소 가공 치수)을 채용해도 충분한 기억 용량을 확보할 수 있다.
<기본 회로 2>
도 2는, 도 1의 (a-1)에 나타내는 메모리 셀을 2행×2열의 매트릭스 형상으로 배치한 메모리 셀 어레이의 회로도이다. 도 2에 있어서의 메모리 셀(170)의 구성은, 도 1의 (a-1)과 마찬가지이다. 도 2의 (a)에 있어서는, 각각의 메모리 셀에 소스선 SL, 비트선 BL, 신호선 S, 기입 워드선 OSG, 용량선 C가 전기적으로 접속되어 있다. 또한, 도 2의 (b)에 있어서는, 비트선 BL이 신호선 S를 겸하고, 또한 소스선 SL이 2열의 메모리 셀에 있어서 공통화된 구조를 갖고 있다.
도 2의 (a)에 도시한 바와 같이, 각각에 메모리 셀에 소스선 SL, 비트선 BL, 신호선 S, 기입 워드선 OSG, 용량선 C가 전기적으로 접속되는 구조로 하면, 각 선에 메모리 셀마다 상이한 전위를 공급하는 것이 가능해진다.
도 2의 (b)에 도시한 바와 같이, 비트선 BL이 신호선 S를 겸하고, 소스선 SL을 2열로 공통화된 구조로 하면, 메모리 셀(170)에 접속하는 배선의 개수를 삭감할 수 있다.
또한, 소스선 SL은 열에 한정되지 않고, 행으로 공통화시켜도 좋다. 또한 소스선 SL을 공통화시키는 열수(또한 패업수)는, 2열(2줄)로 한정되는 것이 아닌, 3열(또는 3행) 이상의 복수열(또는 복수행)의 메모리 셀에 있어서 공통된 구조로 해도 좋다. 공통화시키는 소스선 SL의 열수(또는 행수)는, 공통화에 의한 기생 저항 및 기생 용량을 고려하여 적합한 값을 적절히 선택하면 좋다. 또한, 공통화시키는 열수(또는 행수)가 많을수록, 메모리 셀(170)에 접속되는 배선의 개수를 삭감할 수 있기 때문에 바람직하다.
또한, 도 2의 메모리 셀 어레이에서는, 메모리 셀이 병렬로 접속되어 있지만, 직렬로 접속된 메모리 셀 어레이로 해도 좋다.
도 2에 있어서, 비트선 BL은 비트선 구동 회로(194)와 전기적으로 접속되어 있다. 여기서 비트선 구동 회로(194)는, 비트선 BL 이외에, 비트선 전환 신호선 BLC와 프리차지 전위 공급 배선 PRE와 전기적으로 접속되어 있다.
도 2의 (a) 및 도 2의 (b)에 나타내는 반도체 장치에 있어서, 데이터의 기입, 유지 및 판독은 도 1의 경우와 마찬가지이며, 전술한 기재를 참작할 수 있다. 여기서는 도 2의 (b)에 나타내는 반도체 장치에 있어서, 노드 FG에 전원 전위 VDD 또는 접지 전위 GND 중 어느 하나를 부여하는 경우이며, 노드 FG에 전원 전위 VDD를 부여한 경우에 유지되는 데이터를 데이터 "1", 노드 FG에 접지 전위 GND를 부여한 경우에 유지되는 데이터를 데이터 "0"으로 하는 경우에, 구체적인 동작을 설명한다.
우선, 기입의 동작은 다음과 같다. 메모리 셀(170)에 접속되는 용량선 C의 전위를 접지 전위 GND로 하고, 기입 워드선 OSG를 고전위 VH로 하여 메모리 셀(170)을 선택한다. 이에 따라, 비트선 BL의 전위가 선택된 메모리 셀(170)의 노드 FG에 공급된다.
이어서, 유지의 동작은 다음과 같다. 메모리 셀(170)에 접속되는 기입 워드선 OSG의 전위를, 트랜지스터(162)가 오프 상태가 되는 전위로 해서, 트랜지스터(162)를 오프 상태로 함으로써, 노드 FG에 부여된 전위가 유지된다. 트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전위는 장시간에 걸쳐 유지된다.
이어서, 판독의 동작은 다음과 같다. 우선, 메모리 셀(170)에 접속되는 소스선 SL을 접지 전위 GND로 한다. 또한, 비트선 BL을 프리차지 전위 공급 배선 PRE와 접속하고, 비트선 BL을 프리차지 전위 VPRE1로 한다. 그 후, 비트선 BL과 프리차지 전위 공급 배선 PRE를 접속 해제하면, 비트선 BL의 전위가 노드 FG에 유지된 전위에 따라서 변동한다. 즉, 트랜지스터(160)가 p 채널형 트랜지스터인 경우, 노드 FG에 데이터 "1"이 유지되어 있으면 트랜지스터(160)가 오프 상태가 되고, 비트선 BL의 전위는 프리차지 전위 VPRE1로 유지된다. 또한, 노드 FG에 데이터 "0"이 유지되어 있으면 트랜지스터(160)가 온 상태가 되고, 비트선 BL의 전위가 저하되며, 소스선 SL의 접지 전위 GND에 접근한다. 이와 같이 하여, 비트선 BL의 전위의 변동에 의해 노드 FG에 유지된 전위를 판독할 수 있다.
비트선 BL과 프리차지 전위 공급 배선 PRE의 접속 및 접속 해제는, 비트선 전환 신호선 BLC의 신호에 의해 비트선 구동 회로(194)의 신호를 전환함으로써 행한다.
또한, 도 2에 도시한 바와 같이, 메모리 셀(170)을 어레이 형상으로 배치해서 사용하는 경우에는, 판독 기간에 원하는 메모리 셀(170)의 데이터만을 판독할 수 있는 것이 필요해진다. 이와 같이, 소정의 메모리 셀(170)의 데이터를 판독하고, 그 이외의 메모리 셀(170)의 데이터를 판독하지 않기 위해서는, 판독하지 않는 메모리 셀(170)을 비선택 상태로 할 필요가 있다.
예를 들어, 트랜지스터(160)가 p 채널형 트랜지스터이고, 노드 FG에 전원 전위 VDD 또는 접지 전위 GND 중 어느 하나를 부여하는 경우이며, 노드 FG에 전원 전위 VDD를 부여한 경우에 유지되는 데이터를 데이터 "1", 노드 FG에 접지 전위 GND를 부여한 경우에 유지되는 데이터를 데이터 "0"으로 하는 경우에는, 소스선 SL을 접지 전위 GND로 하고, 용량선 C를 전원 전위 VDD로 하고, 기입 워드선 OSG를 접지 전위 GND로 함으로써 메모리 셀(170)을 비선택 상태로 할 수 있다.
용량선 C를 전원 전위 VDD로 함으로써, 노드 FG의 전위는 용량 소자(164)와의 용량 결합에 의해 전원 전위 VDD만큼 상승한다. 데이터 "1"인 전원 전위 VDD가 노드 FG에 기입되어 있는 경우에는, 전원 전위 VDD만큼 상승해서 VDD+VDD=2VDD가 되고, 트랜지스터(160)의 게이트 전극의 전위가, Vth_H보다도 커지기 때문에, 트랜지스터(160)는 오프 상태가 된다. 또한, 데이터 "0"인 접지 전위 GND가 노드 FG에 기입되어 있는 경우에는, 전원 전위 VDD만큼 상승해서 GND+VDD=VDD가 되고, 트랜지스터(160)의 게이트 전극의 전위가 Vth_H보다도 커지기 때문에, p 채널형 트랜지스터인 트랜지스터(160)는 역시 오프 상태가 된다. 즉, 용량선 C를 전원 전위 VDD로 함으로써, 노드 FG에 유지된 데이터에 의하지 않고, 트랜지스터(160)를 오프 상태, 즉 메모리 셀(170)을 비선택 상태로 할 수 있다.
또한, 트랜지스터(160)에 n 채널형 트랜지스터를 사용할 수도 있다. 이 경우, 용량선 C를 접지 전위 GND로 해도, n 채널형 트랜지스터의 게이트 전극의 전위가 상기 트랜지스터의 임계값 전압보다 높아지면, 모든 메모리 셀을 오프 상태로 할 수 있다고는 한정되지 않는다. 따라서, 메모리 셀을 비선택 상태로 하기 위해서 비선택행의 용량선 C에 저전위 VL을 공급한다. 여기서 저전위 VL은, 접지 전위 GND보다 전원 전위 VDD만큼 낮은 전위다.
또한, 트랜지스터(160)에 n 채널형 트랜지스터를 사용한 경우, 트랜지스터(160)의 동작 속도를 높일 수 있기 때문에, 고속에서의 판독이 가능하다.
또한, 상술한 바와 같이 본 실시 형태에 나타내는 반도체 장치에서는, 판독 기간 동안 메모리 셀(170)에 접속되는 소스선 SL을 접지 전위로 한다. 또한, 비트선 BL을 프리차지 전위 공급 배선 PRE와 접속하고, 비트선 BL을 프리차지 전위로 한다. 그 후, 비트선 BL과 프리차지 전위 공급 배선 PRE를 접속 해제하고, 비트선 BL의 전위가 노드 FG에 유지된 전위에 따라서 변동함으로써, 노드 FG에 유지된 전위를 판독한다.
이상에 나타낸 반도체 장치의 구동 방법에서는, 판독 기간 동안 소스선 SL에 대해서 전위의 상승을 수반하는 프리차지의 필요가 없다. 또한, 비트선 BL에 대해서, 프리차지 전위를 초과해서 전위를 상승시킬 필요가 없기 때문에, 전위의 변동이 적다. 그로 인해, 소스선 SL 및 비트선 BL의 전위의 변동이 큰 판독 방법과 비교하여 단시간에 판독 동작을 행할 수 있다. 또한, 단시간이라도 데이터 "1"과 데이터 "0"을 정확하게 판독할 수 있다.
<응용예 1>
이어서, 도 1에 도시하는 회로를 응용하는 보다 구체적인 회로 구성에 대해서, 도 3을 참조하여 설명한다. 또한, 이하의 설명에 있어서는, 기입용 트랜지스터(트랜지스터(162))에 n 채널형 트랜지스터를 사용하고, 판독용 트랜지스터(트랜지스터(160))에 p 채널형 트랜지스터를 사용하는 경우를 예로 들어 설명한다. 또한, 도 3의 회로도에 있어서, 사선을 갖는 배선은 복수의 신호선을 포함하는 배선이다.
도 3은 (m×n)개의 메모리 셀(170)을 갖는 반도체 장치의 회로도의 일례이다. 도 3 중 메모리 셀(170)의 구성은, 도 1의 (a-1)과 마찬가지이다.
도 3에 도시하는 반도체 장치는, m개(m은 2 이상의 정수)의 기입 워드선 OSG와, m개의 용량선 C와, n개(n은 2 이상의 정수)의 비트선 BL과, 소스선 SL과, 메모리 셀(170)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이와, 승압 회로(180)와, 어드레스 디코더를 포함하는 제1 구동 회로(182)와, 로드라이버를 포함하는 제2 구동 회로(192)와, 페이지 버퍼를 포함하는 제3 구동 회로(190)와, 컨트롤러를 포함하는 제4 구동 회로(184)와, 입출력 제어 회로를 포함하는 제5 구동 회로(186)와, 비트선 구동 회로(194)를 갖는다. 또한, 구동 회로의 수는 도 3에 한정되는 것은 아니고, 각 기능을 갖는 구동 회로를 조합해서 사용하거나, 또는 각 구동 회로에 포함되는 기능을 분할해서 사용해도 좋다.
도 3에 도시하는 반도체 장치에 있어서, 제1 구동 회로(182)는 어드레스 디코더를 포함한다. 어드레스 디코더는 어드레스 선택 신호선 A를 디코드하고, 디코드한 어드레스 선택 신호를 행 선택 신호선 RADR과, 페이지 버퍼 어드레스 선택 신호선 PBADR에 출력하는 회로이다. 어드레스 선택 신호선 A는, 메모리 셀(170)의 행방향의 어드레스 선택 신호와, 페이지 버퍼의 어드레스 선택 신호가 입력되는 단자이며, 메모리 셀(170)의 행수, 열수 또는 페이지 버퍼의 구성에 의해 1개 내지 복수개가 된다. 행 선택 신호선 RADR은, 메모리 셀의 행방향의 어드레스를 지정하는 신호선이다. 페이지 버퍼 어드레스 선택 신호선 PBADR은 페이지 버퍼의 어드레스를 지정하는 신호선이다.
제2 구동 회로(192)는, 로드라이버를 포함한다. 로드라이버는, 제1 구동 회로(182)에 포함되는 어드레스 디코더로부터 출력되는 행 선택 신호선 RADR로부터의 신호를 바탕으로, 메모리 셀(170)의 행방향의 선택 신호, 기입 워드선 OSG로의 신호, 용량선 C로의 신호를 출력한다.
승압 회로(180)는, 배선 VH-L에 의해 제2 구동 회로(192)와 전기적으로 접속되고, 승압 회로(180)에 입력되는 일정 전위(예를 들어, 전원 전위 VDD)를 승압하여, 제2 구동 회로(192)에 상기 일정 전위보다도 높은 전위(VH)를 출력한다. 메모리 셀(170)의 노드 FG에 기입하는 전위를, 기입용 트랜지스터인 트랜지스터(162)의 임계값 전압(Vth_OS)만큼 강하시키지 않도록 하기 위해서는, 기입 워드선 OSG의 전위를 비트선 BL의 전위 +Vth_OS보다도 높게 할 필요가 있다. 따라서, 예를 들어 노드 FG에 전원 전위 VDD를 기입하는 경우에는, VH를 VDD+Vth_OS 이상으로 한다. 단, 노드 FG에 기입되는 전위가 Vth_OS만큼 강하해도 문제가 없는 경우에는, 승압 회로(180)를 마련하지 않아도 좋다.
제3 구동 회로(190)는 페이지 버퍼를 포함한다. 페이지 버퍼는, 데이터 래치와 센스업의 기능을 갖고 있다. 데이터 래치로서의 기능은, 내부 데이터 입출력 신호선 INTDIO, 혹은 비트선 BL로부터 출력되는 데이터를 일시적으로 보존하고, 그의 보존한 데이터를 내부 데이터 입출력 신호선 INTDIO, 혹은 비트선 BL에 출력한다. 센스업으로서의 기능은, 판독시에 메모리 셀로부터 출력되는 비트선 BL을 센싱하는 것이다.
제4 구동 회로(184)는 컨트롤러를 포함하고, 칩 이네이블 바 신호선 CEB, 라이트 이네이블 바 신호선 WEB 또는 리드 이네이블 바 신호선 REB로부터의 신호에 의해, 제1 구동 회로(182), 제2 구동 회로(192), 제3 구동 회로(190), 제5 구동 회로(186), 비트선 구동 회로(194), 승압 회로(180)를 제어하는 신호를 생성하는 회로이다.
칩 이네이블 바 신호선 CEB는, 회로 전체의 선택 신호를 출력하는 신호선이며, 액티브일 때만 입력 신호의 입력 접수 및 출력 신호의 출력을 행한다. 또한, 라이트 이네이블 바 신호선 WEB는, 제3 구동 회로(190) 내의 페이지 버퍼의 래치 데이터를, 메모리 셀 어레이에 기입을 행하는 것을 허가하는 신호를 출력하는 신호선이다. 또한, 리드 이네이블 바 신호선 REB는, 메모리 셀 어레이의 데이터의 판독을 허가하는 신호를 출력하는 신호선이다. 또한, 제4 구동 회로(184)는, 승압 회로 제어 신호선 BCC에 의해 승압 회로(180)와 전기적으로 접속되어 있다. 승압 회로 제어 신호선 BCC는, 제4 구동 회로(184) 내의 컨트롤러로부터 출력시키는 승압 회로의 제어 신호를 전달하는 배선이며, 회로 구성에 의해 0개 내지 복수개가 된다. 또한, 제4 구동 회로(184)는, 페이지 버퍼 제어 신호선 PBC에 의해 제3 구동 회로(190)와 전기적으로 접속되어 있다. 페이지 버퍼 제어 신호선 PBC는, 제4 구동 회로(184) 내의 컨트롤러로부터 출력시키는 페이지 버퍼의 제어 신호를 전달하는 배선이며, 회로 구성에 의해 0개 내지 복수개가 된다. 또한, 제4 구동 회로(184)는, 로드라이버 제어 신호선 RDRVC에 의해 제2 구동 회로(192)와 전기적으로 접속되어 있다. 또한, 제4 구동 회로(184)는, 비트선 전환 신호선 BLC에 의해 비트선 구동 회로(194)와 전기적으로 접속되어 있다.
또한, 제4 구동 회로(184) 내에는 지연 회로를 형성하고, 상기 지연 회로를 페이지 버퍼 제어 신호선 PBC, 로드라이버 제어 신호선 RDRVC, 소스선 전환 신호선 SLC와 전기적으로 접속하는 것이 바람직하다. 예를 들어, 지연 회로와 페이지 버퍼 제어 신호선 PBC를 전기적으로 접속하고, 페이지 버퍼 제어 신호선 PBC에 지연 신호를 공급함으로써, 비트선 BL의 전위의 변화를 늦출 수 있다. 또한, 지연 회로와 로드라이버 제어 신호선 RDRVC를 전기적으로 접속하고, 로드라이버 제어 신호선 RDRVC에 지연 신호를 공급함으로써, 용량선 C의 전위의 변화를 늦출 수 있다. 또한, 지연 회로와 소스선 전환 신호선 SLC를 전기적으로 접속하고, 소스선 전환 신호선 SLC에 지연 신호를 공급함으로써, 소스선 SL의 전위의 변화를 늦출 수 있다. 이들에 의해 메모리 셀(170)에의 오기입을 억제할 수 있다.
비트선 구동 회로(194)는, 제4 구동 회로(184) 내의 컨트롤러로부터의 비트선 전환 신호 BLC를 기초로 비트선 BL의 전위를 전환하는 회로이다. 비트선 구동 회로(194)는, 비트선 BL의 전위를 전환하는 기능을 갖고 있으면 좋고, 멀티플렉서, 인버터 등을 사용해도 좋다. 비트선 전환 신호선 BLC는, 제4 구동 회로(184) 내의 컨트롤러로부터 출력되는 비트선 BL의 전위를 전환하는 신호를 전달하는 배선이다. 회로 구성에 따라, 신호선 개수는 1개 내지 복수개가 된다.
제5 구동 회로(186)는 입출력 제어 회로를 포함한다. 입출력 제어 회로는, 데이터 입출력 신호선 DIO로부터의 입력 신호를 내부 데이터 입출력 신호선 INTDIO에 출력하거나, 내부 데이터 입출력 신호선 INTDIO로부터의 입력 신호를 데이터 입출력 신호선 DIO에 출력하기 위한 회로이다. 데이터 입출력 신호선 DIO 단자는, 외부로부터의 데이터가 입력되거나, 외부로 메모리 데이터가 출력되는 단자이다. 회로 구성에 따라, 신호선 개수는 1개 내지 복수개가 된다. 내부 데이터 입출력 신호선 INTDIO는, 입출력 제어 회로의 출력 신호를 페이지 버퍼에 입력하거나, 페이지 버퍼의 출력 신호를 입출력 제어 회로에 입력하는 신호선이다. 회로 구성에 따라, 신호선 개수는 1개 내지 복수개가 된다. 또한, 데이터 입출력 신호선 DIO는, 데이터 입력용 신호선과 데이터 출력용 신호선으로 나누어도 좋다.
<반도체 장치의 구동 방법>
도 4 내지 도 11에, 도 2의 (b)에 관한 반도체 장치의 기입, 유지 및 판독 동작에 관한 타이밍 차트의 예를 나타낸다. 타이밍 차트 중 OSG, C 등의 명칭은 타이밍 차트에 나타내는 전위가 부여되는 배선을 나타내고 있고, 마찬가지의 기능을 갖는 배선이 복수인 경우에는, 배선의 명칭의 말미에 1, m, n 등을 붙임으로써 구별하고 있다. 또한, 본 발명은 이하에 나타내는 배열로 제한하지 않는다.
도 4 내지 도 11의 타이밍 차트는, 메모리 셀(m×n)개(단, m 및 n은 2 이상의 정수)에 데이터를 기입하고, 유지 기간을 거쳐 기입된 전체 데이터를 판독하는 경우의 각 배선간의 전위의 관계를 나타내는 것이다. 메모리 셀(m×n)개에 기입하는 데이터는, 1줄 1열째의 메모리 셀에 데이터 "1", 1줄 n열째의 메모리 셀에 데이터 "0", m행 1열째의 메모리 셀에 데이터 "0", m행 n열째의 메모리 셀에 데이터 "1"로 한다.
우선, 도 4의 타이밍 차트에 대해서 설명한다. 도 4는, 트랜지스터(160)가 p 채널형 트랜지스터인 경우의 스탠바이, 기입, 유지 및 판독 동작의 일례이다.
스탠바이 기간에서, 기입 워드선 OSG 및 소스선 SL을 접지 전위 GND로 하고, 용량선 C를 전원 전위 VDD로 한다. 또한, 비트선 BL을 프리차지 전위 VPRE1로 한다. VPRE1은 접지 전위 GND와 전원 전위 VDD 사이의 전위다.
기입 기간 동안, 우선 선택행의 기입 워드선 OSG를 전원 전위 VDD보다 높은 전위(고전위: VH)로 하고, 용량선 C를 접지 전위 GND로 하고, 비선택행의 기입 워드선 OSG를 접지 전위 GND로 하고, 용량선 C를 전원 전위 VDD로 함으로써, 기입하는 행을 선택한다.
또한, 메모리 셀(170)의 노드 FG에 기입하는 전위를 트랜지스터(162)의 임계값 전압(Vth_OS)만큼 강하시키지 않도록 하기 위해서는, 기입 워드선 OSG의 전위를 비트선 BL의 전위 +Vth_OS보다도 높게 할 필요가 있다. 따라서, 예를 들어 노드 FG에 전원 전위 VDD를 기입하는(즉 데이터 "1"을 기입하는) 경우에는, VH를 VDD+Vth_OS 이상으로 한다. 단, 노드 FG에 기입되는 전위가 Vth_OS만큼 강하해도 문제가 없을 경우에는, 선택행의 기입 워드선 OSG의 전위를 전원 전위 VDD로 해도 좋다.
계속해서, 기입행 선택의 타이밍보다 늦춰서, 비트선 BL로부터 메모리 셀에 데이터를 입력한다. 예를 들어, 데이터 "1"을 기입하는 경우이면, 비트선 BL에 전원 전위 VDD를 공급하고, 데이터 "0"을 기입하는 경우이면, 비트선 BL에 접지 전위 GND를 입력한다.
도 4의 타이밍 차트에서는, 스탠바이 기간 동안 비트선 BL에 전원 전위 VDD와 접지 전위 GND 사이의 전위인 프리차지 전위 VPRE1을 공급하고 있기 때문에, 스탠바이 기간에 이어지는 기입 기간 동안 고속으로 기입을 행할 수 있다. 예를 들어, 스탠바이 기간 동안 비트선 BL에 접지 전위 GND를 공급하고 있는 경우, 기입 기간에 데이터 "1"인 전원 전위 VDD를 입력할 때에 접지 전위 GND로부터 전원 전위 VDD까지의 전위의 변화에 시간이 걸리고, 기입 속도가 저하된다. 그러나, 도 4의 타이밍 차트에서는, 스탠바이 기간 동안 비트선 BL에 프리차지 전위 VPRE1을 공급함으로써, 데이터로서 전원 전위 VDD와 접지 전위 GND 중 어느쪽이 입력되는 경우에도 전위의 변화를 단시간에 행할 수 있다.
계속해서, 기입 워드선 OSG를 접지 전위 GND로 하고, 모든 행의 용량선 C를 전원 전위 VDD로 하여, 모든 메모리 셀을 비선택 상태로 하고, 기입 워드선 OSG를 접지 전위 GND로 하는 타이밍보다도 늦춰서 비트선 BL을 VPRE1로 한다. 비트선 BL을 VPRE1로 하는 타이밍이 빠르면, 메모리 셀에의 데이터의 오기입이 발생하는 경우가 있기 때문이다.
유지 기간 동안에는, 모든 배선에 있어서 스탠바이 기간과 마찬가지의 전위로 한다.
적어도 판독 기간 동안 선택 메모리 셀이 접속되는 소스선 SL을 접지 전위로 한다. 또한, 적어도 판독 기간 동안 비트선 BL을 선택 또는 비선택에 관계없이 프리차지 전위 공급 배선 PRE와 접속하고, 비트선 BL을 프리차지 전위 VPRE1로 한다. 또한, 판독 기간 동안 선택행의 용량선 C를 접지 전위 GND로 하고, 비선택행의 용량선 C를 전원 전위 VDD로 함으로써 판독하는 행을 선택한다. 기입 워드선 OSG는 선택 또는 비선택에 관계없이 접지 전위 GND로 한다. 그 후, 선택 열의 비트선 BL과 프리차지 전위 공급 배선 PRE를 접속 해제하면, 선택한 비트선 BL의 전위가 노드 FG에 유지된 전위에 따라서 변동한다. 즉, 트랜지스터(160)가 p 채널형 트랜지스터인 경우, 노드 FG에 데이터 "1"이 유지되어 있으면 트랜지스터(160)가 오프 상태가 되고, 비트선 BL의 전위는 프리차지 전위 VPRE1에 유지된다. 또한, 노드 FG에 데이터 "0"이 유지되어 있으면 트랜지스터(160)가 온 상태가 되고, 비트선 BL의 전위가 저하되어, 소스선 SL의 접지 전위 GND에 접근한다. 이와 같이 하여, 비트선 BL의 전위의 변동에 의해, 노드 FG에 유지된 전위를 판독할 수 있다.
이상에 나타낸 반도체 장치의 구동 방법에서는, 소스선 SL에 대해서 전위의 상승을 수반하는 프리차지의 필요가 없다. 또한, 비트선 BL에 대해서 프리차지 전위 이상으로 전위를 상승시킬 필요가 없다. 그로 인해, 전위의 상승을 수반하는 판독의 구동 방법과 비교하여, 단시간에 판독하여 동작을 행할 수 있다. 또한, 단시간이라도 데이터 "1"과 데이터 "0"을 정확하게 판독할 수 있다.
마지막으로, 모든 용량선 C를 전원 전위 VDD로 하고, 비트선 BL을 다시 VPRE1에 프리차지한다.
트랜지스터(160)에 p 채널형 트랜지스터를 사용하면, 도 4의 타이밍 차트에 나타내는 구동 방법과 같이, 비선택행의 용량선 C를 정전위로 함으로써 메모리 셀을 오프 상태로 하는 것이 가능하다. 따라서, 메모리 셀에 있어서 저전위를 생성하는 회로를 형성할 필요가 없어지기 때문에, 소비 전력을 삭감하고, 또한 반도체 장치를 소형화할 수 있다.
또한, 도 4는 도 2의 (b)에 나타내는 반도체 장치의 구동 방법의 일례이기 때문에, 소스선 SL이 메모리 셀 사이에서 공통화된 것으로 하고 있지만, 본 발명의 한 형태는 이것으로 한정되지 않는다. 각 메모리 셀 또는 각 열에 소스선 SL을 갖는 구성으로 해도 좋다. 이에 따라, 각 메모리 셀 또는 각 열에 상이한 소스선 SL의 전위를 공급할 수 있다. 그로 인해, 예를 들어 비선택으로 하는 메모리 셀의 소스선 SL에 VPRE1을 공급해서 비트선 BL과 동일한 전위로 할 수 있다.
이어서, 도 5의 타이밍 차트에 대해서 설명한다. 도 4의 타이밍 차트와 도 5의 타이밍 차트의 차이점은, 도 4에 있어서 비트선 BL(BL1 내지 BLn)을 스탠바이 기간, 비선택의 기입 기간 및 비선택의 판독 기간 동안 VPRE1에 프리차지하고 있는데 반해서, 도 5에서는 비트선 BL을 스탠바이 기간, 비선택의 기입 기간 및 비선택의 판독 기간 동안 접지 전위 GND로 하는 점이다. 도 5와 같이 선택의 판독 기간 이외에, 비트선 BL을 접지 전위 GND로 함으로써, 소비 전력을 저감시킬 수 있다.
이어서, 도 6의 타이밍 차트에 대해서 설명한다. 도 4의 타이밍 차트와, 도 6의 타이밍 차트의 차이점은, 도 4에 있어서, 용량선 C(C1 내지 Cm)를 스탠바이 기간 동안 전원 전위 VDD로 하고 있는데 반해서, 도 6에 있어서, 용량선 C를 스탠바이 기간 동안 접지 전위 GND로 하고 있는 점이다. 스탠바이 기간 동안 용량선 C를 접지 전위 GND로 함으로써, 소비 전력을 저감시킬 수 있다.
이어서, 도 7의 타이밍 차트에 대해서 설명한다. 도 4의 타이밍 차트와, 도 7의 타이밍 차트의 차이점은, 도 4에 있어서, 용량선 C를 스탠바이 기간 동안 전원 전위 VDD로 하고 있는데 반해서, 도 7에 있어서, 용량선 C를 스탠바이 기간 동안 접지 전위 GND로 하고 있는 점이다. 또한, 도 4에 있어서, 비트선 BL을 스탠바이 기간, 비선택의 기입 기간 및 비선택의 판독 기간 동안 VPRE1에 프리차지하고 있는데 반해서, 도 7에서는 비트선 BL을 스탠바이 기간, 비선택의 기입 기간 및 비선택의 판독 기간 동안 접지 전위 GND로 하고 있는 점이다. 스탠바이 기간 동안 용량선 C를 접지 전위 GND로 하고, 선택의 판독 기간 이외에 있어서, 비트선 BL을 접지 전위 GND로 함으로써, 소비 전력을 저감시킬 수 있다.
이어서, 도 8의 타이밍 차트에 대해서 설명한다. 도 8은 트랜지스터(160)가 n 채널형 트랜지스터인 경우의 스탠바이, 기입, 유지 및 판독 동작의 일례이다.
도 4의 타이밍 차트와, 도 8의 타이밍 차트의 차이점은, 도 4에 있어서, 용량선 C를 비선택의 기입 기간 및 비선택의 판독 기간 동안 전원 전위 VDD로 하고 있는데 반해서, 도 8에 있어서, 용량선 C를 비선택의 기입 기간 및 비선택의 판독 기간 동안 VL로 하고 있는 점이다. VL은, 접지 전위 GND로부터 전원 전위 VDD만큼 낮은 전위다. 또한, 도 4에 있어서, 데이터 "1"이 기입된 메모리 셀의 선택의 판독 기간 동안 비트선 BL의 전위가 VPRE1에 유지되고, 데이터 "0"이 기입된 메모리 셀의 선택의 판독 기간 동안 비트선 BL의 전위가 VPRE1로부터 저하되어 있는데 반해서, 도 8에 있어서, 데이터 "1"이 기입된 메모리 셀의 선택의 판독 기간 동안 비트선 BL의 전위가 VPRE1로부터 저하되고, 데이터 "0"이 기입된 메모리 셀의 선택의 판독 기간 동안 비트선 BL의 전위가 VPRE1에 유지되어 있는 점이다.
또한, 도 8의 타이밍 차트에 나타내는 구동 방법에서는, 트랜지스터(160)에 n 채널형 트랜지스터를 사용하고 있기 때문에, 트랜지스터(160)의 동작 속도를 높일 수 있고, 고속으로의 판독이 가능하다.
이어서, 도 9의 타이밍 차트에 대해서 설명한다. 도 8의 타이밍 차트와 도 9의 타이밍 차트의 차이점은, 도 8에 있어서, 비트선 BL을 스탠바이 기간, 비선택의 기입 기간 및 비선택의 판독 기간 동안 VPRE1에 프리차지 하고 있는데 반해서, 도 9에서는 비트선을 스탠바이 기간, 비선택의 기입 기간 및 비선택의 판독 기간 동안 접지 전위 GND로 하고 있는 점이다. 도 9와 같이 선택의 판독 기간 이외에 있어서, 비트선을 접지 전위 GND로 함으로써, 소비 전력을 저감시킬 수 있다.
이어서, 도 10의 타이밍 차트에 대해서 설명한다. 도 8의 타이밍 차트와, 도 10의 타이밍 차트의 차이점은, 도 8에 있어서 용량선 C를 스탠바이 기간 동안 접지 전위 GND로 하고 있는데 반해서, 도 10에 있어서, 용량선 C를 스탠바이 기간 동안 저전위 VL로 하고 있는 점이다.
이어서, 도 11의 타이밍 차트에 대해서 설명한다. 도 8의 타이밍 차트와, 도 11의 타이밍 차트의 차이점은, 도 8에 있어서, 용량선 C를 스탠바이 기간 동안 전원 전위 GND로 하고 있는데 반해서, 도 11에 있어서, 용량선 C를 스탠바이 기간 동안 저전위 VL로 하고 있는 점이다. 또한, 도 8에 있어서, 비트선 BL을 스탠바이 기간, 비선택의 기입 기간 및 비선택의 판독 기간 동안 VPRE1에 프리차지하고 있는데 반해서, 도 11에서는 비트선 BL을 스탠바이 기간, 비선택의 기입 기간 및 비선택의 판독 기간 동안 접지 전위 GND로 하고 있는 점이다. 스탠바이 기간에서, 용량선 C를 저전위 VL로 하고, 선택의 판독 기간 이외에 있어서, 비트선 BL을 접지 전위 GND로 함으로써, 소비 전력을 저감시킬 수 있다.
도 4 내지 도 11의 타이밍 차트에 나타낸 반도체 장치의 구동 방법을 사용함으로써, 소스선 SL 및 비트선 BL의 전위의 상승을 수반하는 판독의 구동 방법과 비교하여 단시간에 판독 동작을 행할 수 있다. 또한, 단시간에도 데이터 "1"과 데이터 "0"을 정확하게 판독할 수 있다.
또한, 본 발명의 반도체 장치에 관한 동작 방법, 동작 전압 등에 대해서는, 상술한 구성으로 한정되지 않으며, 반도체 장치의 동작이 실현되는 형태에서 적절히 변경하는 것이 가능하다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 본 발명의 한 형태에 관한 반도체 장치의 구성 및 그의 제작 방법에 대해서 도 12 내지 도 30을 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 12는, 반도체 장치의 구성의 일례이다. 도 12의 (a)에는, 반도체 장치의 단면을, 도 12의 (b)에는 반도체 장치의 평면을 각각 나타낸다. 여기서 도 12의 (a)는, 도 12의 (b)의 A1-A2 및 B1-B2에 있어서의 단면에 상당한다. 도 12의 (a) 및 도 12의 (b)에 나타내는 반도체 장치는, 하부에 제1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 여기서 제1 반도체 재료와 제2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로는, 예를 들어 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 사용해도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그의 특성에 의해 장기간의 전위 유지를 가능하게 한다. 도 12에 나타내는 반도체 장치는 메모리 셀로서 사용할 수 있다.
또한, 본 발명의 기술적인 본질은, 데이터를 유지하기 위해서 산화물 반도체와 같은 오프 전류를 충분히 저감시키는 것이 가능한 반도체 재료를 트랜지스터(162)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 12에 있어서의 트랜지스터(160)는, 반도체 기판(500) 위의 반도체층 중에 형성된 채널 형성 영역(134)과, 채널 형성 영역(134)을 끼우도록 형성된 불순물 영역(132)(소스 영역 및 드레인 영역이라고도 기재함)과, 채널 형성 영역(134) 위에 설치된 게이트 절연층(122a)과, 게이트 절연층(122a) 위에 채널 형성 영역(134)과 중첩하도록 설치된 게이트 전극(128a)을 갖는다. 또한, 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상 이러한 상태를 포함해서 트랜지스터라 칭하는 경우가 있다. 또한, 이 경우, 트랜지스터의 전기적인 접속 관계를 설명하기 위해서, 소스 영역이나 드레인 영역을 포함해서 소스 전극이나 드레인 전극이라 표현하는 경우가 있다. 즉, 본 명세서에서 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
또한, 반도체 기판(500) 위의 반도체층 중에 형성된 불순물 영역(126)에는, 도전층(128b)이 전기적으로 접속되어 있다. 여기서 도전층(128b)은, 트랜지스터(160)의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 불순물 영역(132)과 불순물 영역(126) 사이에는, 불순물 영역(130)이 형성되어 있다. 또한, 트랜지스터(160)를 덮도록 절연층(136), 절연층(138) 및 절연층(140)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 12에 도시한 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(128a)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(132)을 형성해도 좋다.
도 12에 있어서의 트랜지스터(162)는, 절연층(140) 등의 위에 형성된 산화물 반도체층(144)과, 산화물 반도체층(144)과 전기적으로 접속되어 있는 소스 전극(또는 드레인 전극)(142a) 및 드레인 전극(또는 소스 전극)(142b)과, 산화물 반도체층(144), 소스 전극(142a) 및 드레인 전극(142b)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩하도록 설치된 게이트 전극(148a)을 갖는다.
여기서 산화물 반도체층(144)에 사용하는 산화물 반도체로는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In 및 Zn을 포함하는 것이 바람직하다. 또한, 그들 외에 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 저감시키기 위한 스테빌라이저를 갖는 것이 바람직하다. 스테빌라이저로는 갈륨(Ga), 주석(Sn), 하프늄(Hf) 및 알루미늄(Al) 중 적어도 어느 하나를 가질 수 있다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물, In-Ga-O계 산화물, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기함), In-Al-Zn-O계 산화물, In-Sn-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물, In-Hf-Ga-Zn-O계 산화물, In-Al-Ga-Zn-O계 산화물, In-Sn-Al-Zn-O계 산화물, In-Sn-Hf-Zn-O계 산화물, In-Hf-Al-Zn-O계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어 In-Ga-Zn-O계 산화물이란, In, Ga 및 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In, Ga 및 Zn의 비율은 관계없다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0)으로 표기되는 재료를 사용해도 좋다. 또한, M은 Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n>0)으로 표기되는 재료를 사용해도 좋다.
예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=2:2:1 또는 In:Ga:Zn=3:1:2의 원자수비의 In-Ga-Zn-O계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1, In:Sn:Zn=2:1:3 또는 In:Sn:Zn=2:1:5의 원자수비의 In-Sn-Zn-O계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.
그러나, 이들로 한정되지 않으며, 필요로 하는 반도체 특성(전계 효과 이동도, 임계값 전압 등)에 따라 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn-O계 산화물을 사용한 트랜지스터에서는 비교적 용이하게 높은 전계 효과 이동도가 얻어진다. 그러나, In-Ga-Zn-O계 산화물은, 벌크내 결함 밀도를 저감시킴으로써 전계 효과 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은, a, b, c가
(a-A)2+(b-B)2+(c-C)2≤r2
를 만족하는 것을 말하고, r은, 예를 들어 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
산화물 반도체막은 단결정, 다결정(폴리크리스탈이라고도 함) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 당해 결정부는 1변이 100nm 미만인 입방체 내에 수용되는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부와의 경계는 명확하지는 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그로 인해, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 갖고, c축에 수직인 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 간단히 수직이라 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 간단히 평행이라 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대하여 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 당해 불순물 첨가 영역에서 결정부가 비정질화하는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써 또는 성막 후에 열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"이라 표현할 수 있고, 이하의 수학식 1로 정의된다.
Figure 112012039741359-pat00002
또한, 상기에 있어서, S0은 측정면(좌표(x1, y1), (x1, y2), (x2, y1), (x2, y2)에서 표현G되는 4점에 의해 둘러싸이는 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.
이러한 CAAC-OS막의 예로서, 막 형상으로 형성되고, 막 표면 또는 CAAC가 형성되는 기판면에 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 인정되고, 또한 그의 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 인정되는 산화물을 들 수도 있다.
CAAC-OS막에 포함되는 결정 구조의 일례에 대해서 도 18 내지 도 21을 사용해서 상세하게 설명한다. 또한, 특별히 언급이 없는 한, 도 18 내지 도 21은 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 간단히 상반부, 하반부라 하는 경우, ab면을 경계로 했을 경우의 상반부, 하반부를 말한다. 또한, 도 18에 있어서, 원으로 둘러싸인 O는 4 배위의 O를 나타내고, 이중원으로 둘러싸인 O는 3 배위의 O를 나타낸다.
도 18의 (a)에 1개의 6 배위의 In과, In에 근접한 6개의 4 배위의 산소 원자(이하 4 배위의 O)를 갖는 구조를 나타낸다. 여기서는 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라 칭한다. 도 18의 (a)의 구조는 팔면체 구조를 취하지만, 간단화를 위하여 평면 구조로 나타내고 있다. 또한, 도 18의 (a)의 상반부 및 하반부에는 각각 3개씩 4 배위의 O가 있다. 도 18의 (a)에 나타내는 소그룹은 전하가 0이다.
도 18의 (b)에 1개의 5 배위의 Ga와, Ga에 근접한 3개의 3 배위의 산소 원자(이하 3 배위의 O)와, Ga에 근접한 2개의 4 배위의 O를 갖는 구조를 나타낸다. 3 배위의 O는 모두 ab면에 존재한다. 도 18의 (b)의 상반부 및 하반부에는 각각 1개씩 4 배위의 O가 있다. 또한, In도 5 배위를 취하기 때문에, 도 18의 (b)에 나타내는 구조를 취할 수 있다. 도 18의 (b)에 나타내는 소그룹은 전하가 0이다.
도 18의 (c)에 1개의 4 배위의 Zn과, Zn에 근접한 4개의 4 배위의 O를 갖는 구조를 나타낸다. 도 18의 (c)의 상반부에는 1개의 4 배위의 O가 있고, 하반부에는 3개의 4 배위의 O가 있다. 또는, 도 18의 (c)의 상반부에 3개의 4 배위의 O가 있고, 하반부에 1개의 4 배위의 O가 있어도 된다. 도 18의 (c)에 나타내는 소그룹은 전하가 0이다.
도 18의 (d)에 1개의 6 배위의 Sn과, Sn에 근접한 6개의 4 배위의 O를 갖는 구조를 나타낸다. 도 18의 (d)의 상반부에는 3개의 4 배위의 O가 있고, 하반부에는 3개의 4 배위의 O가 있다. 도 18의 (d)에 나타내는 소그룹은 전하가 +1이 된다.
도 18의 (e)에 2개의 Zn을 포함하는 소그룹을 나타낸다. 도 18의 (e)의 상반부에는 1개의 4 배위의 O가 있고, 하반부에는 1개의 4 배위의 O가 있다. 도 18의 (e)에 나타내는 소그룹은 전하가 -1이 된다.
여기서는 복수의 소그룹의 집합체를 중간 그룹이라 칭하고, 복수의 중간 그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라 칭한다.
여기서 이들의 소그룹끼리가 결합하는 규칙에 대해서 설명한다. 도 18의 (a)에 나타내는 6 배위의 In의 상반부의 3개의 O는 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 In을 갖는다. 도 18의 (b)에 나타내는 5 배위의 Ga의 상반부의 1개의 O는 하측 방향에 1개의 근접 Ga을 갖고, 하반부의 1개의 O는 상측 방향에 1개의 근접 Ga을 갖는다. 도 18의 (c)에 나타내는 4 배위의 Zn의 상반부의 1개의 O는 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향에 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4 배위의 O의 수와, 그의 O의 하측 방향에 있는 근접 금속 원자의 수는 동등하고, 마찬가지로 금속 원자의 하측 방향의 4 배위의 O의 수와, 그의 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4 배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상측 방향에 있는 4 배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4 배위의 O의 수와의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 그 이유를 이하에 나타낸다. 예를 들어, 6 배위의 금속 원자(In 또는 Sn)가 하반부의 4 배위의 O를 개재해서 결합하는 경우, 4 배위의 O가 3개이기 때문에, 5 배위의 금속 원자(Ga 또는 In) 또는 4 배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들의 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4 배위의 O를 개재해서 결합한다. 또한, 이외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합해서 중간 그룹을 구성한다.
도 19의 (a)에 In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 나타낸다. 도 19의 (b)에 3개의 그룹으로 구성되는 유닛을 나타낸다. 또한, 도 19의 (c)는 도 19의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
도 19의 (a)에 있어서는, 간단화를 위하여 3 배위의 O는 생략하고, 4 배위의 O는 개수만 나타내고, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4 배위의 O가 있는 것을 ③으로서 나타내고 있다. 마찬가지로, 도 19의 (a)에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4 배위의 O가 있고, ①로서 나타내고 있다. 또한, 마찬가지로 도 19의 (a)에 있어서, 하반부에는 1개의 4 배위의 O가 있고, 상반부에는 3개의 4 배위의 O가 있는 Zn과, 상반부에는 1개의 4 배위의 O가 있고, 하반부에는 3개의 4 배위의 O가 있는 Zn을 나타내고 있다.
도 19의 (a)에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹은, 위에서부터 차례로 4 배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4 배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 3개의 4 배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4 배위의 O를 개재해서 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이 상반부에 1개의 4 배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4 배위의 O를 개재해서 4 배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합해서 대그룹을 구성한다.
여기서 3 배위의 O 및 4 배위의 O인 경우, 결합 1개당 전하는 각각 -0.667, -0.5라 생각할 수 있다. 예를 들어, In(6 배위 또는 5 배위), Zn(4 배위), Sn(5 배위 또는 6 배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 18의 (e)에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 19의 (b)에 나타낸 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는 In2SnZn2O7(ZnO)m(m은0 또는 자연수)으로 하는 조성식으로 표현할 수 있다.
또한, 이외에도 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기함), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물, 1원계 금속의 산화물인 In-O계 산화물, Sn-O계 산화물, Zn-O계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들어, 도 20의 (a)에 In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 20의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4 배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4 배위의 O를 개재해서 4 배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4 배위의 O를 개재해서, 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합해서 대그룹을 구성한다.
도 20의 (b)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 20의 (c)는, 도 20의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타내고 있다.
여기서, In(6 배위 또는 5 배위), Zn(4 배위), Ga(5 배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은 전하가 0이 된다. 그로 인해, 이들의소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은 도 20의 (a)에 도시한 중그룹으로 한정되지 않으며, In, Ga, Zn의 배열이 상이한 그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 20의 (b)에 도시한 대그룹이 반복됨으로써 In-Ga-Zn-O계의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계의 층 구조는, InGaO3(ZnO)n(n은 자연수)으로 하는 조성식으로 표시할 수 있다.
n=1(InGaZnO4)인 경우에는, 예를 들어 도 21의 (a)에 도시하는 결정 구조를 취할 수 있다. 또한, 도 21의 (a)에 도시하는 결정 구조에 있어서, 도 18의 (b)에서 설명한 바와 같이 Ga 및 In은 5 배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)인 경우에는, 예를 들어 도 21의 (b)에 도시하는 결정 구조를 취할 수 있다. 또한, 도 21의 (b)에 도시하는 결정 구조에 있어서, 도 18의 (b)에서 설명한 바와 같이 Ga 및 In은 5 배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, 산화물 반도체층의 수소 농도는 5×1019atoms/cm3 이하인 것이 바람직하고, 5×1018atoms/cm3 이하인 것이 보다 바람직하다.
예를 들어, In-Ga-Zn-O계의 산화물 반도체를 사용한 트랜지스터의 경우, 예를 들어 실온(25℃)에서의 오프 전류(여기에서는, 단위 채널 폭(1㎛)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하, 보다 바람직하게는 1zA 이하, 더욱 바람직하게는 100yA 이하 레벨까지 낮게 할 수 있다.
또한, 도 12의 트랜지스터(162)에서는, 미세화에 기인해서 소자간에 발생하는 누설을 억제하기 위해 섬 형상으로 가공된 산화물 반도체층(144)을 사용하고 있지만, 섬 형상으로 가공되어 있지 않은 구성을 채용해도 좋다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는, 가공시의 에칭에 의한 산화물 반도체층(144)의 오염을 방지할 수 있다.
도 12에 있어서의 용량 소자(164)는, 드레인 전극(142b), 게이트 절연층(146) 및 도전층(148b)으로 구성된다. 즉, 드레인 전극(142b)은 용량 소자(164)의 하나의 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 하나의 전극으로서 기능하게 된다. 이러한 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(144)과 게이트 절연층(146)을 적층시키는 경우에는, 드레인 전극(142b)과 도전층(148b)과의 절연성을 충분히 확보할 수 있다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 설치하지 않는 구성으로 할 수도 있다.
본 실시 형태에서는, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 적어도 일부가 중첩되도록 설치되어 있다. 이러한 평면 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다. 예를 들어, 최소 가공 치수를 F로 하여, 메모리 셀이 차지하는 면적을 15F2 내지 25F2로 하는 것이 가능하다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연층(150)이 설치되어 있다. 그리고, 게이트 절연층(146) 및 절연층(150)에 형성된 개구에는 배선(154)이 설치되어 있다. 배선(154)은, 메모리 셀 중 하나와 다른 메모리 셀을 접속하는 배선이며, 도 2의 회로도에 있어서의 비트선 BL에 상당한다. 배선(154)은, 소스 전극(142a)과 도전층(128b)을 개재해서 불순물 영역(126)에 접속되어 있다. 이에 의해, 트랜지스터(160)에 있어서의 소스 영역 또는 드레인 영역과, 트랜지스터(162)에 있어서의 소스 전극(142a)을 각각 상이한 배선에 접속하는 경우와 비교해서 배선의 수를 삭감할 수 있기 때문에, 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 도전층(128b)을 설치함으로써 불순물 영역(126)과 소스 전극(142a)이 접속하는 위치와, 소스 전극(142a)과 배선(154)이 접속하는 위치를 중첩하여 설치할 수 있다. 이러한 평면 레이아웃을 채용함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
<SOI 기판의 제작 방법>
이어서, 상기 반도체 장치의 제작에 사용되는 SOI 기판의 제작 방법의 일례에 대해서 도 13을 참조하여 설명한다.
우선, 베이스 기판으로서 반도체 기판(500)을 준비한다(도 13의 (a) 참조). 반도체 기판(500)으로는, 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용할 수 있다. 또한, 반도체 기판으로서, 태양 전지급 실리콘(SOG-Si: Solar Grade Silicon) 기판 등을 사용해도 좋다. 또한, 다결정 반도체 기판을 사용해도 좋다. 태양 전지급 실리콘이나 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우와 비교해서 제조 비용을 억제할 수 있다.
또한, 반도체 기판(500) 대신에 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리와 같은 전자 공업용에 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 질화실리콘과 산화알루미늄을 주성분으로 한 열팽창 계수가 실리콘에 가까운 세라믹 기판을 사용해도 좋다.
반도체 기판(500)은, 그의 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 반도체 기판(500)에 대해서 염산 과산화수소수 혼합 용액(HPM), 황산 과산화수소수 혼합 용액(SPM), 암모니아 과산화수소수 혼합 용액(APM), 묽은 불산(DHF) 등을 사용해서 세정을 행하는 것이 바람직하다.
이어서, 본드 기판을 준비한다. 여기에서는, 본드 기판으로서 단결정 반도체 기판(510)을 사용한다(도 13의 (b) 참조). 또한, 여기에서는 본드 기판으로서 단결정인 것을 사용하지만, 본드 기판의 결정성을 단결정으로 한정할 필요는 없다.
단결정 반도체 기판(510)으로는, 예를 들어 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제14족 원소로 이루어지는 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 사용할 수도 있다. 시판되어 있는 실리콘 기판으로는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 크기의 원형인 것이 대표적이다. 또한, 단결정 반도체 기판(510)의 형상은 원형으로 한정되지 않고, 예를 들어 직사각형 등으로 가공한 것이어도 좋다. 또한, 단결정 반도체 기판(510)은, CZ(초크랄스키)법이나 FZ(플로팅 존)법을 사용해서 제작할 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)을 형성한다(도 13의 (c) 참조). 또한, 오염물 제거의 관점에서, 산화막(512)의 형성 전에 염산 과산화수소수 혼합 용액(HPM), 황산 과산화수소수 혼합 용액(SPM), 암모니아 과산화수소수 혼합 용액(APM), 묽은 불산(DHF), FPM(불산, 과산화수소수, 순수의 혼합액) 등을 사용해서 단결정 반도체 기판(510)의 표면을 세정해 두는 것이 바람직하다. 묽은 불산과 오존수를 교대로 토출해서 세정해도 좋다.
산화막(512)은, 예를 들어 산화실리콘막, 산화질화실리콘막 등을 단층으로, 또는 적층시켜서 형성할 수 있다. 상기 산화막(512)의 제작 방법으로는, 열산화법, CVD법, 스퍼터링법 등이 있다. 또한, CVD법을 사용해서 산화막(512)을 형성하는 경우, 양호한 접합을 실현하기 위해서는 테트라에톡시실란(약칭; TEOS: 화학식 Si(OC2H5)4) 등의 유기 실란을 사용해서 산화실리콘막을 형성하는 것이 바람직하다.
본 실시 형태에서는, 단결정 반도체 기판(510)에 열산화 처리를 행함으로써 산화막(512)(여기에서는, 산화실리콘막)을 형성한다. 열산화 처리는, 산화성 분위기 중에 할로겐을 첨가해서 행하는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(510)에 열산화 처리를 행함으로써, 염소 산화된 산화막(512)을 형성할 수 있다. 이 경우, 산화막(512)은 염소 원자를 함유하는 막이 된다. 이러한 염소 산화에 의해 외인성의 불순물인 중금속(예를 들어, Fe, Cr, Ni, Mo 등)을 포집해서 금속의 염화물을 형성하고, 이것을 외측으로 제거해서 단결정 반도체 기판(510)의 오염을 저감시킬 수 있다.
또한, 산화막(512)에 함유시키는 할로겐 원자는 염소 원자로 한정되지 않는다. 산화막(512)에는 불소 원자를 함유시켜도 좋다. 단결정 반도체 기판(510) 표면을 불소 산화하는 방법으로는, HF 용액에 침지시킨 후에 산화성 분위기 중에서 열산화 처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가해서 열산화 처리를 행하는 방법 등이 있다.
이어서, 이온을 전계에서 가속해서 단결정 반도체 기판(510)에 조사하고, 첨가함으로써, 단결정 반도체 기판(510)의 소정의 깊이에 결정 구조가 손상된 취화 영역(514)을 형성한다(도 13의 (d) 참조).
취화 영역(514)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 따라 조절할 수 있다. 또한, 취화 영역(514)은, 이온의 평균 침입 깊이와 거의 동일한 깊이의 영역에 형성된다. 이로 인해, 이온을 첨가하는 깊이로, 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하 정도가 되도록 평균 침입 깊이를 조절하면 된다.
당해 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 사용해서 행할 수 있다. 이온 도핑 장치의 대표예로는, 프로세스 가스를 플라즈마 여기해서 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 당해 장치에서는, 플라즈마 중의 이온종을 질량 분리하지 않고 피처리체에 조사하게 된다. 이에 비해, 이온 주입 장치는 질량 분리형의 장치이다. 이온 주입 장치에서는 플라즈마 중의 이온종을 질량 분리하고, 어떤 특정한 질량의 이온종을 피처리체에 조사한다.
본 실시 형태에서는, 이온 도핑 장치를 사용해서 수소를 단결정 반도체 기판(510)에 첨가하는 예에 대해서 설명한다. 소스 가스로는 수소를 포함하는 가스를 사용한다. 조사하는 이온에 대해서는 H3 +의 비율을 높게 하면 좋다. 구체적으로는, H+, H2 +, H3 +의 총량에 대해서 H3 +의 비율이 50％ 이상(보다 바람직하게는 80％ 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
또한, 첨가하는 이온은 수소로 한정되지 않는다. 헬륨 등의 이온을 첨가해도 좋다. 또한, 첨가하는 이온은 1종류로 한정되지 않으며, 복수 종류의 이온을 첨가해도 좋다. 예를 들어, 이온 도핑 장치를 사용해서 수소와 헬륨을 동시에 조사하는 경우에는, 상이한 공정에서 조사하는 경우와 비교해서 공정수를 저감시킬 수 있음과 함께, 이후의 단결정 반도체층의 표면 거칠함을 억제하는 것이 가능하다.
또한, 이온 도핑 장치를 사용해서 취화 영역(514)을 형성하는 경우에는 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(512)을 개재해서 이온의 조사를 행함으로써, 이들 중금속에 의한 단결정 반도체 기판(510)의 오염을 방지할 수 있다.
이어서, 반도체 기판(500)과 단결정 반도체 기판(510)을 대향시키고, 산화막(512)을 개재해서 밀착시킨다. 이에 의해, 반도체 기판(500)과 단결정 반도체 기판(510)이 접합된다(도 13의 (e) 참조). 또한, 단결정 반도체 기판(510)과 접합하는 반도체 기판(500)의 표면에 산화막 또는 질화막을 성막해도 좋다.
접합시에는, 반도체 기판(500) 또는 단결정 반도체 기판(510)의 1곳에 0.001N/cm2 이상 100N/cm2 이하, 예를 들어 1N/cm2 이상 20N/cm2 이하의 압력을 가하는 것이 바람직하다. 압력을 가하여 접합면을 접근, 밀착시키면, 밀착시킨 부분에 있어서 반도체 기판(500)과 산화막(512)의 접합이 발생하고, 당해 부분을 시작점으로 하여 자발적인 접합이 거의 전체면에 미친다. 이 접합에는, 반데르발스력이나 수소 결합이 작용하고 있으며, 상온에서 행할 수 있다.
또한, 단결정 반도체 기판(510)과 반도체 기판(500)을 접합하기 전에는, 접합에 관한 표면에 대해서 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(510)과 반도체 기판(500)과의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리 또는 웨트 처리와 드라이 처리의 조합을 사용할 수 있다. 또한, 상이한 웨트 처리끼리 조합해서 사용해도 좋고, 상이한 드라이 처리끼리 조합해서 사용해도 좋다.
또한, 접합 후에는 접합 강도를 증가시키기 위한 열 처리를 행해도 좋다. 이 열 처리의 온도는, 취화 영역(514)에 있어서의 분리가 발생하지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위에서 가열하면서 반도체 기판(500)과 산화막(512)을 접합시켜도 좋다. 상기 열 처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다. 또한, 상기 온도 조건은 어디까지나 일례에 지나지 않으며, 본 발명의 한 형태가 이것으로 한정되어 해석되는 것은 아니다.
이어서, 열 처리를 행함으로써 단결정 반도체 기판(510)을 취화 영역에서 분리하여, 반도체 기판(500) 위에 산화막(512)을 개재해서 단결정 반도체층(516)을 형성한다(도 13의 (f) 참조).
또한, 상기 분리시의 열 처리 온도는 가능한 한 낮은 것이 바람직하다. 분리시의 온도가 낮을수록, 단결정 반도체층(516)의 표면 거칠함을 억제할 수 있기 때문이다. 구체적으로는, 예를 들어 상기 분리시의 열 처리 온도는 300℃ 이상 600℃ 이하로 하면 좋고, 400℃ 이상 500℃ 이하로 하면 보다 효과적이다.
또한, 단결정 반도체 기판(510)을 분리한 후에는, 단결정 반도체층(516)에 대해서 500℃ 이상의 온도에서 열 처리를 행하여, 단결정 반도체층(516) 중에 잔존하는 수소의 농도를 저감시켜도 좋다.
이어서, 단결정 반도체층(516)의 표면에 레이저광을 조사함으로써 표면의 평탄성을 향상시키고, 또한 결함을 저감시킨 단결정 반도체층(518)을 형성한다(도 13의 (g) 참조). 또한, 레이저광의 조사 처리 대신에 열 처리를 행해도 좋다.
또한, 본 실시 형태에 있어서는, 단결정 반도체층(516)의 분리에 관한 열 처리 직후에 레이저광의 조사 처리를 행하고 있지만, 본 발명의 한 형태는 이것으로 한정해서 해석되지 않는다. 단결정 반도체층(516)의 분리에 관한 열 처리 후에 에칭 처리를 실시하여, 단결정 반도체층(516) 표면의 결함이 많은 영역을 제거한 후, 레이저광의 조사 처리를 행해도 좋고, 단결정 반도체층(516) 표면의 평탄성을 향상시킨 후 레이저광의 조사 처리를 행해도 좋다. 또한, 상기 에칭 처리로서는, 습식 에칭, 건식 에칭 중 어느 것을 사용해도 좋다. 또한, 본 실시 형태에 있어서는 상술한 바와 같이 레이저광을 조사한 후, 단결정 반도체층(516)의 막 두께를 작게 하는 박막화 공정을 행해도 좋다. 단결정 반도체층(516)의 박막화에는, 건식 에칭 또는 습식 에칭 중 한쪽 또는 양쪽을 사용하면 된다.
이상의 공정에 의해, 양호한 특성의 단결정 반도체층(518)을 갖는 SOI 기판을 얻을 수 있다(도 13의 (g) 참조).
<반도체 장치의 제작 방법>
이어서, 상기한 SOI 기판을 사용한 반도체 장치의 제작 방법에 대해서 도 14 내지 도 17을 참조하여 설명한다.
<하부의 트랜지스터의 제작 방법>
우선, 하부의 트랜지스터(160)의 제작 방법에 대해서 도 14 및 도 15를 참조하여 설명한다. 또한, 도 14 및 도 15는, 도 13에 도시하는 방법으로 제조한 SOI 기판의 일부이며, 도 12의 (a)에 도시하는 하부의 트랜지스터에 상당하는 단면 공정도이다.
우선, 단결정 반도체층(518)을 섬 형상으로 가공하여, 반도체층(120)을 형성한다(도 14의 (a) 참조). 또한, 이 공정 전후에 있어서, 트랜지스터의 임계값 전압을 제어하기 위해 n형의 도전성을 부여하는 불순물 원소나, p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가해도 좋다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로는 예를 들어 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로는, 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
이어서, 반도체층(120)을 덮도록 절연층(122)을 형성한다(도 14의 (b) 참조). 절연층(122)은, 이후에 게이트 절연층이 되는 것이다. 절연층(122)은, 예를 들어 반도체층(120) 표면의 열 처리(열산화 처리나 열 질화 처리 등)에 의해 형성할 수 있다. 열 처리 대신에 고밀도 플라즈마 처리를 적용해도 좋다. 고밀도 플라즈마 처리는, 예를 들어 헬륨(He), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 하나의 혼합 가스를 사용해서 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용해서 절연층을 형성해도 좋다. 당해 절연층(122)은, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층(122)의 두께는 예를 들어 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 여기에서는, 플라즈마 CVD법을 사용하여 산화실리콘을 포함하는 절연층을 단층으로 형성하는 것으로 한다.
이어서, 절연층(122) 위에 마스크(124)를 형성하고, 일 도전성을 부여하는 불순물 원소를 반도체층(120)에 첨가하여 불순물 영역(126)을 형성한다(도 14의 (c) 참조). 또한, 여기에서는 불순물 원소를 첨가한 후, 마스크(124)는 제거한다.
이어서, 절연층(122) 위에 마스크를 형성하고, 절연층(122)이 불순물 영역(126)과 중첩하는 영역의 일부를 제거함으로써 게이트 절연층(122a)을 형성한다(도 14의 (d) 참조). 절연층(122)의 제거 방법으로서, 습식 에칭 또는 건식 에칭 등의 에칭 처리를 사용할 수 있다.
이어서, 게이트 절연층(122a) 위에 게이트 전극(이것과 동일한 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 당해 도전층을 가공하여 게이트 전극(128a) 및 도전층(128b)을 형성한다(도 14의 (e) 참조).
게이트 전극(128a) 및 도전층(128b)에 사용하는 도전층으로는, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용해서 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용해서 도전 재료를 포함하는 층을 형성해도 좋다. 형성 방법도 특별히 한정되지 않으며, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 사용할 수 있다. 또한, 도전층의 가공은, 레지스트 마스크를 사용한 에칭에 의해 행할 수 있다.
이어서, 게이트 전극(128a) 및 도전층(128b)을 마스크로서 일 도전형을 부여하는 불순물 원소를 반도체층에 첨가하여, 채널 형성 영역(134), 불순물 영역(132) 및 불순물 영역(130)을 형성한다(도 15의 (a) 참조). 여기에서는, p형 트랜지스터를 형성하기 위해 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가한다. 여기서, 첨가되는 불순물 원소의 농도는 적절히 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화를 위한 열 처리를 행한다. 여기서, 불순물 영역의 농도는, 불순물 영역(126), 불순물 영역(132), 불순물 영역(130)의 순서대로 높아진다.
이어서, 게이트 절연층(122a), 게이트 전극(128a), 도전층(128b)을 덮도록 절연층(136), 절연층(138) 및 절연층(140)을 형성한다(도 15의 (b) 참조).
절연층(136), 절연층(138), 절연층(140)은, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 특히, 절연층(136), 절연층(138), 절연층(140)에 유전율이 낮은 (low-k) 재료를 사용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감시키는 것이 가능해지기 때문에 바람직하다. 또한, 절연층(136), 절연층(138), 절연층(140)에는, 이들 재료를 사용한 다공성의 절연층을 적용해도 좋다. 다공성의 절연층에서는 밀도가 높은 절연층과 비교해서 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더 저감시키는 것이 가능하다. 또한, 절연층(136)이나 절연층(138), 절연층(140)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용해서 형성하는 것도 가능하다. 본 실시 형태에서는, 절연층(136)으로서 산화질화실리콘, 절연층(138)으로서 질화산화실리콘, 절연층(140)으로서 산화실리콘을 사용하는 경우에 대해서 설명한다. 또한, 여기에서는 절연층(136), 절연층(138) 및 절연층(140)의 적층 구조로 하고 있지만, 본 발명의 한 형태는 이것으로 한정되지 않는다. 1층 또는 2층으로 해도 좋고, 4층 이상의 적층 구조로 해도 좋다.
이어서, 절연층(138) 및 절연층(140)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 절연층(138) 및 절연층(140)을 평탄화한다(도 15의 (c) 참조). 여기에서는, 절연층(138)이 일부 노출될 때까지 CMP 처리를 행한다. 절연층(138)에 질화산화실리콘을 사용하고, 절연층(140)에 산화실리콘을 사용한 경우, 절연층(138)은 에칭 스토퍼로서 기능한다.
이어서, 절연층(138) 및 절연층(140)에 CMP 처리나 에칭 처리를 행함으로써, 게이트 전극(128a) 및 도전층(128b)의 상면을 노출시킨다(도 15의 (d) 참조). 여기에서는, 게이트 전극(128a) 및 도전층(128b)이 일부 노출될 때까지 에칭 처리를 행한다. 당해 에칭 처리는 건식 에칭을 사용하는 것이 적합하지만, 습식 에칭을 사용해도 좋다. 게이트 전극(128a) 및 도전층(128b)의 일부를 노출시키는 공정에 있어서, 이후에 형성되는 트랜지스터(162)의 특성을 향상시키기 위해, 절연층(136), 절연층(138), 절연층(140)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 하부의 트랜지스터(160)를 형성할 수 있다(도 15의 (d) 참조).
또한, 상기한 각 공정 전후에는, 전극이나 배선, 반도체층, 절연층 등을 더 형성하는 공정을 포함하고 있어도 좋다. 예를 들어, 배선의 구조로서 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화된 반도체 장치를 실현하는 것도 가능하다.
<상부의 트랜지스터의 제작 방법>
이어서, 상부의 트랜지스터(162)의 제작 방법에 대해서 도 16 및 도 17을 참조하여 설명한다.
여기서, 모든 막에 있어서, 트랜지스터의 특성에 악영향을 주는 수소 또는 물 등의 불순물이 포함되지 않도록 성막하면 바람직하다. 예를 들어, 반도체 기판(500) 등의 표면에 부착되어 있는 불순물도 막에 도입되어 버린다. 그로 인해, 각 층의 성막 전에 감압 분위기 또는 산화성 분위기에서 열 처리를 행하여, 반도체 기판(500) 등의 표면에 부착되어 있는 불순물을 제거해 두는 것이 바람직하다. 또한, 성막실에 기인하는 불순물도 문제가 되기 때문에, 미리 제거해 두면 바람직하다. 구체적으로는, 미리 성막실을 베이킹해 두어 성막실 내부로부터 탈가스시켜 두는 것이 바람직하다. 또한, 각 층의 성막 전에는 5분간×100장 정도의 더미 성막을 행해 두면 바람직하다. 여기서, 더미 성막이란, 더미 기판에 대해서 스퍼터링 등에 의한 성막을 행함으로써 더미 기판 및 성막실 내벽에 막을 퇴적시키고, 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막 중에 가두는 것을 말한다. 더미 기판은 방출 가스가 적은 재료가 바람직하고, 예를 들어 반도체 기판(500)과 마찬가지의 재료를 사용해도 좋다. 더미 성막을 행함으로써, 이후에 성막되는 막 중의 불순물 농도를 저감시킬 수 있다.
또한, 성막에 사용하는 가스의 순도도 막 중의 불순물 농도에 영향을 미치기 때문에, 가능한 한 순도가 높은 가스를 사용하는 것이 바람직하다. 스퍼터링법을 사용하는 경우, 예를 들어 순도가 9N인 아르곤 가스(노점 -121℃, 물 0.1ppb, 수소 0.5ppb) 및 순도가 8N인 산소(노점 -112℃, 물 1ppb, 수소 1ppb)의 가스를 사용하면 좋다.
우선, 게이트 전극(128a), 도전층(128b), 절연층(136), 절연층(138), 절연층(140) 등 위에 산화물 반도체층을 형성하고, 당해 산화물 반도체층을 가공하여 산화물 반도체층(144)을 형성한다(도 16의 (a) 참조). 또한, 산화물 반도체층을 형성하기 전에 절연층(136), 절연층(138), 절연층(140) 위에 하지로서 기능하는 절연층을 설치해도 좋다. 당해 절연층은, 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 사용해서 형성할 수 있다.
산화물 반도체층은 스퍼터링법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등에 의해 성막할 수 있다. 산화물 반도체층(144)은, 바람직하게는 스퍼터링법에 의해 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기에서 성막한다. 산화물 반도체층(144)의 두께는 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 성막시의 기판 가열 온도가 높을수록, 얻어지는 산화물 반도체층(144)의 불순물 농도는 낮아진다. 또한, 산화물 반도체층(144) 중의 원자 배열이 정돈되고, 고밀도화되어, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다. 또한, 산소 가스 분위기에서 성막함으로써도 희가스 등의 여분의 원자가 포함되지 않기 때문에, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 좋고, 이 경우에는 산소 가스의 비율은 30 체적％ 이상, 바람직하게는 50 체적％ 이상, 더욱 바람직하게는 80 체적％ 이상으로 한다. 또한, 산화물 반도체층(144)은 얇을수록 트랜지스터의 단채널 효과가 저감된다. 단, 지나치게 얇게 하면 계면 산란의 영향이 강해져, 전계 효과 이동도의 저하가 일어나는 경우가 있다.
산화물 반도체층(144)으로서 In-Ga-Zn-O계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3 또는 3:1:4로 나타나는 In-Ga-Zn-O 타깃을 사용한다. 상술한 원자수비를 갖는 In-Ga-Zn-O 타깃을 사용해서 산화물 반도체층(144)을 성막함으로써, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 산화물 반도체층(144)으로서 In-Sn-Zn-O계 산화물을 스퍼터링법으로 성막하는 경우, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2 또는 20:45:35로 나타나는 In-Sn-Zn-O 타깃을 사용한다. 상술한 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용해서 산화물 반도체층(144)을 성막함으로써, 다결정막 또는 CAAC-OS막이 형성되기 쉬워진다.
이어서, 가열 처리를 행한다. 가열 처리는, 감압 분위기, 불활성 분위기 또는 산화성 분위기에서 행한다. 가열 처리에 의해 산화물 반도체층(144) 중의 불순물 농도를 저감시킬 수 있다.
가열 처리는, 감압 분위기 또는 불활성 분위기에서 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하여 가열 처리를 더 행하면 바람직하다. 이것은, 감압 분위기 또는 불활성 분위기에서 가열 처리를 행하면, 산화물 반도체층(144) 중의 불순물 농도를 저감시킬 수 있지만, 동시에 산소 결손도 발생해 버리기 때문이며, 이 때 발생한 산소 결손을 산화성 분위기에서의 가열 처리에 의해 저감시킬 수 있다.
산화물 반도체층(144)은, 성막시의 기판 가열 뿐만 아니라 가열 처리를 행함으로써, 막 중의 불순물 준위를 매우 작게 하는 것이 가능해진다. 그 결과, 트랜지스터의 전계 효과 이동도를 후술하는 이상적인 전계 효과 이동도 가까이까지 높이는 것이 가능해진다.
이어서, 기판에 열 처리를 행해도 좋다. 열 처리를 행함으로써, 보다 비정질 영역에 대해서 결정 영역의 비율이 많은 산화물 반도체층으로 할 수 있다. 열 처리는, 예를 들어 200℃ 이상 기판의 왜곡점 미만에서 행하면 된다. 바람직하게는 250℃ 이상 450℃ 이하로 한다. 분위기는 한정되지 않지만, 산화성 분위기, 불활성 분위기 또는 감압 분위기(10Pa 이하)에서 행한다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간을 길게 할수록 비정질 영역에 대해서 결정 영역의 비율이 많은 산화물 반도체층을 형성할 수 있지만, 24시간을 초과하는 열 처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
산화성 분위기란, 산화성 가스를 포함하는 분위기이다. 산화성 가스란, 산소, 오존 또는 아산화질소 등이며, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 산소, 오존, 아산화질소의 순도를 8N(99.999999％) 이상, 바람직하게는 9N(99.9999999％) 이상으로 한다. 산화성 분위기는, 산화성 가스를 불활성 가스와 혼합하여 사용해도 좋다. 이 경우, 산화성 가스가 적어도 10ppm 이상 포함되는 것으로 한다.
여기서, 불활성 분위기란, 질소, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논) 등의 불활성 가스를 주성분으로 하는 분위기이다. 구체적으로는, 산화성 가스 등의 반응성 가스를 10ppm 미만으로 한다.
열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA를 사용함으로써 단시간인 한, 기판의 왜곡점 이상의 온도에서 열 처리를 행할 수 있다. 그로 인해, 비정질 영역에 대해서 결정 영역의 비율이 많은 산화물 반도체층을 형성하기 위한 시간을 단축할 수 있다.
In-Ga-Zn-O계 산화물의 타깃으로는, 예를 들어 In:Ga:Zn=2:2:1(원자수비)인 타깃을 사용할 수 있다. 또한, 타깃의 재료 및 조성을 상술한 것으로 한정할 필요는 없다. 예를 들어, In:Ga:Zn=1:1:1(원자수비)인 타깃을 사용할 수도 있다.
또한, 비정질인 In-Sn-Zn-O계 산화물을 활성층에 사용한 트랜지스터의 전기적 특성이 보고되고 있으며, 전계 효과 이동도 30cm2/Vs가 얻어지고 있다(문헌 [Eri Fukumoto, Toshiaki Arai, Narihiro Morosawa, Kazuhiko Tokunaga, Yasuhiro Terai, Takashige Fujimori and Tatsuya Sasaoka, 「High Mobility-Oxide Semiconductor TFT for Circuit Integration-Of AM-O LED」, IDW'10 p631-p634]).
또한, 산화물 반도체층은, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 재료를 사용한 박막으로 할 수 있다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co 등을 사용할 수 있다.
이어서, 산화물 반도체층(144) 등 위에 소스 전극 및 드레인 전극(이것과 동일한 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 당해 도전층을 가공하여 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 16의 (b) 참조).
도전층은, PVD법이나 CVD법을 사용해서 형성할 수 있다. 또한, 도전층의 재료로는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 사용해도 좋다.
도전층은 단층 구조여도 좋고, 2층 이상의 적층 구조여도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극(142a) 및 드레인 전극(142b)으로의 가공이 용이하다는 장점이 있다.
또한, 도전층은, 도전성의 금속 산화물을 사용해서 형성해도 좋다. 도전성의 금속 산화물로는 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐주석(In2O3-SnO2, ITO로 약기하는 경우가 있음), 산화인듐아연(In2O3-ZnO) 또는 이들 금속 산화물 재료에 실리콘 혹은 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극(142a) 및 드레인 전극(142b)의 단부가 테이퍼 형상이 되도록 행하는 것이 바람직하다. 여기서, 테이퍼각은 예를 들어 30° 이상 60° 이하인 것이 바람직하다. 소스 전극(142a), 드레인 전극(142b)의 단부를 테이퍼 형상이 되도록 에칭함으로써, 이후에 형성되는 게이트 절연층(146)의 피복성을 향상시키고, 절단을 방지할 수 있다.
상부의 트랜지스터의 채널 길이(L)는, 소스 전극(142a) 및 드레인 전극(142b)의 하단부의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25nm 미만인 트랜지스터를 형성하는 경우에 사용하는 마스크 형성의 노광을 행할 때에는, 수nm 내지 수십nm로 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 이후에 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1㎛) 이하로 하는 것도 가능하고, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해 반도체 장치의 소비 전력을 저감시키는 것도 가능하다.
이어서, 소스 전극(142a), 드레인 전극(142b)을 덮으면서 산화물 반도체층(144)의 일부와 접하도록, 게이트 절연층(146)을 형성한다(도 16의 (c) 참조).
게이트 절연층(146)은, CVD법이나 스퍼터링법 등을 사용해서 형성할 수 있다. 또한, 게이트 절연층(146)은, 산화실리콘, 질화실리콘, 산질화실리콘, 산화갈륨, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등을 포함하도록 형성하는 것이 적합하다. 게이트 절연층(146)은 단층 구조로 해도 좋고, 상기한 재료를 조합해서 적층 구조로 해도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는 트랜지스터의 동작을 확보하기 위해 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 누설이 문제가 된다. 게이트 누설의 문제를 해소하기 위해서는, 게이트 절연층(146)에 산화하프늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x>0, y>0)) 등의 고유전율(high-k) 재료를 사용하면 된다. high-k 재료를 게이트 절연층(146)에 사용함으로써, 전기적 특성을 확보하면서 게이트 누설을 억제하기 때문에 막 두께를 크게 하는 것이 가능해진다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 하나를 포함하는 막과의 적층 구조로 해도 좋다.
이어서, 게이트 전극(이것과 동일한 층에서 형성되는 배선을 포함함)을 형성하기 위한 도전층을 형성하고, 당해 도전층을 가공하여 게이트 전극(148a) 및 도전층(148b)을 형성한다(도 16의 (d) 참조).
게이트 전극(148a) 및 도전층(148b)은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용해서 형성할 수 있다. 또한, 게이트 전극(148a) 및 도전층(148b)은 단층 구조로 해도 좋고, 적층 구조로 해도 좋다.
이어서, 게이트 절연층(146), 게이트 전극(148a) 및 도전층(148b) 위에 절연층(150)을 형성한다(도 17의 (a) 참조). 절연층(150)은, PVD법이나 CVD법 등을 사용해서 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용해서 형성할 수 있다. 또한, 절연층(150)에는, 유전율이 낮은 재료나 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연층(150)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 용량을 저감시키고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시 형태에서는, 절연층(150)의 단층 구조로 하고 있지만, 본 발명의 한 형태는 이것에 한정되지 않으며, 2층 이상의 적층 구조로 해도 좋다.
이어서, 게이트 절연층(146), 절연층(150)에 소스 전극(142a)까지 달하는 개구를 형성한다. 그 후, 절연층(150) 위에 소스 전극(142a)과 접하는 배선(154)을 형성한다(도 17의 (b) 참조). 또한, 당해 개구의 형성은, 마스크 등을 사용한 선택적인 에칭에 의해 행해진다.
배선(154)은, PVD법이나 CVD법을 사용해서 도전층을 형성한 후, 당해 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 사용해도 좋다.
보다 구체적으로는, 예를 들어 절연층(150)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게(5nm 정도) 형성한 후, 개구에 매립되도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기에서는 소스 전극(142a))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후, 도금법에 의해 구리막을 형성해도 좋다.
절연층(150)에 형성하는 개구는, 도전층(128b)과 중첩된 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구를 형성함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기서, 도전층(128b)을 사용하지 않고 불순물 영역(126)과 소스 전극(142a)과의 접속과, 소스 전극(142a)과 배선(154)과의 접속을 중첩시키는 경우에 대해서 설명한다. 이 경우, 불순물 영역(126) 위에 형성된 절연층(136), 절연층(138) 및 절연층(140)에 개구(하부의 콘택트라고 칭함)를 형성하고, 하부의 콘택트에 소스 전극(142a)을 형성한 후, 게이트 절연층(146) 및 절연층(150)에 있어서 하부의 콘택트와 중첩된 영역에 개구(상부의 콘택트로 칭함)를 형성하고, 배선(154)을 형성하게 된다. 하부의 콘택트와 중첩된 영역에 상부의 콘택트를 형성할 때에, 에칭에 의해 하부의 콘택트에 설치된 소스 전극(142a)이 단선될 우려가 있다. 이것을 피하기 위해 하부의 콘택트와 상부의 콘택트가 중첩하지 않도록 형성함으로써, 소자 면적이 증대된다는 문제가 일어난다.
본 실시 형태에 나타낸 바와 같이, 도전층(128b)을 사용함으로써 소스 전극(142a)을 단선시키지 않고 상부의 콘택트의 형성이 가능해진다. 이에 의해, 하부의 콘택트와 상부의 콘택트를 중첩시켜서 설치할 수 있기 때문에, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
이어서, 배선(154)을 덮도록 절연층(156)을 형성한다(도 17의 (c) 참조).
이상에 의해, 산화물 반도체층(144)을 사용한 트랜지스터(162) 및 용량 소자(164)가 완성된다(도 17의 (c) 참조).
상기한 산화물 반도체층(144)을 사용함으로써 오프 전류가 충분히 낮고, 또한 신뢰성이 높은 트랜지스터를 얻을 수 있다. 그리고, 이러한 트랜지스터를 사용함으로써 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능한 반도체 장치가 얻어진다.
또한, 본 실시 형태에 있어서 나타내는 반도체 장치에서는 배선을 공통화하는 것도 가능하며, 집적도가 높아진 반도체 장치를 실현할 수 있다.
도 12에 도시하는 트랜지스터에서는 상술한 산화물 반도체층을 사용하고 있기 때문에, 전계 효과 이동도가 높고, 또한 신뢰성이 높은 트랜지스터를 얻을 수 있다.
여기서, 본 발명의 한 형태에 사용되는 산화물 반도체를 사용한 트랜지스터의 전계 효과 이동도를 계산한 결과에 대해서 설명한다.
산화물 반도체로 한정되지 않으며, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 다양한 이유에 의해 본래의 전계 효과 이동도보다 낮아진다. 전계 효과 이동도를 저하시키는 요인으로는 반도체 내부의 결함이나 반도체와 절연막과의 계면의 결함이 있지만, 레빈슨(Levinson) 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 전계 효과 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 하기 수학식 2로 나타낼 수 있다.
Figure 112012039741359-pat00003
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에서 유래한다고 가정하면, 레빈슨 모델에서는 하기 수학식 3으로 표시된다.
Figure 112012039741359-pat00004
여기서, e는 전기소량, N은 채널 내의 단위 면적당의 평균 결함 밀도, ε는 반도체의 유전율, n은 단위 면적당의 채널에 포함되는 캐리어수, Cox는 단위 면적당의 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 상관없다. 선형 영역에서의 드레인 전류 Id는, 하기 수학식 4로 표시된다.
Figure 112012039741359-pat00005
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는 L=W=10㎛이다. 또한, Vd는 드레인 전압이다. 상기 수학식의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 하기 수학식 5가 된다.
Figure 112012039741359-pat00006
수학식 5의 우변은 Vg의 함수이다. 이 수학식으로부터 알 수 있는 바와 같이, 종축을 ln(Id/Vg), 횡축을 1/Vg로서 실측값을 플롯해서 얻어지는 그래프의 직선 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1(원자수비)인 것에서는 결함 밀도 N이 1×1012/cm2정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 수학식 4 및 수학식 5로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물 반도체막을 사용한 트랜지스터로 측정되는 전계 효과 이동도는 30cm2/Vs 정도이다. 그러나, 반도체 내부 및 반도체와 게이트 절연막과의 계면의 결함이 없는 산화물 반도체막을 사용한 트랜지스터의 전계 효과 이동도 μ0는 120cm2/Vs가 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 반도체와 게이트 절연막과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 이격된 장소에 있어서의 전계 효과 이동도 μ1은, 하기 수학식 6으로 표시된다.
Figure 112012039741359-pat00007
여기서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은 실제의 측정 결과로부터 구할 수 있으며, 상기한 측정 결과로부터는 B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 6의 제2항이 증가하기 때문에, 전계 효과 이동도 μ1은 저하된다는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 22에 도시한다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, 센타우루스 디바이스를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV, 전자 친화력을 4.7eV, 비유전율을 15, 두께를 15nm로 했다. 또한, 게이트, 소스, 드레인의 일함수를 각각 5.5eV, 4.6eV, 4.6eV로 했다. 또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 했다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 22에 도시한 바와 같이, 게이트 전압이 1V를 약간 넘었을 때 전계 효과 이동도 100cm2/Vs 이상의 피크를 이루지만, 게이트 전압이 더욱 높아지면 계면 산란의 영향이 커져 전계 효과 이동도가 저하된다. 또한, 계면 산란의 영향을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 전계 효과 이동도를 갖는 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 23 내지 도 25에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 26에 도시한다. 도 26에 도시하는 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(2103a) 및 반도체 영역(2103c)을 갖는다. 반도체 영역(2103a) 및 반도체 영역(2103c)의 저항률은 2×10-3Ωcm로 한다.
도 26의 (a)에 도시하는 트랜지스터는 하지 절연막(2101)과, 하지 절연막(2101)에 매립되도록 형성된 산화알루미늄으로 이루어지는 매립 절연막(2102) 위에 형성된다. 트랜지스터는 반도체 영역(2103a), 반도체 영역(2103c)과, 이들에 끼워져 있으며, 채널 형성 영역이 되는 진성인 반도체 영역(2103b)과, 게이트(2105)를 갖는다. 게이트(2105)의 폭을 33nm로 한다.
게이트(2105)와 반도체 영역(2103b)의 사이에는 게이트 절연막(2104)을 갖고, 또한 게이트(2105)의 양측면에는 측벽 절연막(2106a) 및 측벽 절연막(2106b), 게이트(2105)의 상부에는, 게이트(2105)와 다른 배선과의 단락을 방지하기 위한 절연막(2107)을 갖는다. 측벽 절연막의 폭은 5nm로 한다. 또한, 반도체 영역(2103a) 및 반도체 영역(2103c)에 접하여 소스(2108a) 및 드레인(2108b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40nm로 한다.
도 26의 (b)에 도시하는 트랜지스터는 하지 절연막(2101)과, 산화알루미늄으로 이루어지는 매립 절연막(2102) 위에 형성되며, 반도체 영역(2103a), 반도체 영역(2103c)과, 이들에 끼워진 진성의 반도체 영역(2103b)과, 폭 33nm의 게이트(2105)와 게이트 절연막(2104)과 측벽 절연막(2106a) 및 측벽 절연막(2106b)과 절연막(2107)과 소스(2108a) 및 드레인(2108b)을 갖는 점에서 도 26의 (a)에 도시하는 트랜지스터와 동일하다.
도 26의 (a)에 도시하는 트랜지스터와 도 26의 (b)에 도시하는 트랜지스터의 차이점은, 측벽 절연막(2106a) 및 측벽 절연막(2106b) 아래의 반도체 영역의 도전형이다. 도 26의 (a)에 도시하는 트랜지스터에서는, 측벽 절연막(2106a) 및 측벽 절연막(2106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(2103a) 및 반도체 영역(2103c)이지만, 도 26의 (b)에 도시하는 트랜지스터에서는 진성의 반도체 영역(2103b)이다. 즉, 반도체 영역(2103b)과 게이트(2105)가 Loff만큼 겹치지 않는 영역이 되어 있다. 이 영역을 오프셋 영역이라고 하고, 그의 폭 Loff를 오프셋 길이라고 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는 측벽 절연막(2106a)(측벽 절연막(2106b))의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, 센타우루스 디바이스를 사용했다. 도 23은, 도 26의 (a)에 도시하는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 전계 효과 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 23의 (a)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 23의 (b)는 10nm로 한 것이며, 도 23의 (c)는 5nm로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압 1V 전후에, 드레인 전류는 메모리 소자 등에서 필요로 되는 10㎂를 초과한다는 것이 나타났다.
도 24는, 도 26의 (b)에 도시하는 구조의 트랜지스터에서 오프셋 길이 Loff를 5nm로 한 것의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 24의 (a)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 24의 (b)는 10nm로 한 것이며, 도 24의 (c)는 5nm로 한 것이다.
또한, 도 25는, 도 26의 (b)에 도시하는 구조의 트랜지스터에서 오프셋 길이 Loff를 15nm로 한 것의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 25의 (a)는 게이트 절연막의 두께를 15nm로 한 것이며, 도 25의 (b)는 10nm로 한 것이며, 도 25의 (c)는 5nm로 한 것이다.
모두 게이트 절연막이 얇아질수록 오프 전류가 현저하게 저하되는 한편, 전계 효과 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 전계 효과 이동도 μ의 피크는 도 23에서는 80cm2/Vs 정도이지만, 도 24에서는 60cm2/Vs 정도, 도 25에서는 40cm2/Vs로 오프셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 마찬가지인 경향이 있다. 한편, 온 전류에서는 오프셋 길이 Loff의 증가에 따라 감소하지만, 오프 전류의 저하에 비교하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에, 드레인 전류는 메모리 소자 등에서 필요로 되는 10㎂를 초과한다는 것이 나타났다.
이어서, 본 발명의 한 형태에 사용되는 산화물 반도체를 사용한 트랜지스터의 전계 효과 이동도를 측정한 결과에 대해서 설명한다.
In, Sn 및 Zn을 포함하는 산화물 반도체층을 채널 형성 영역으로서 갖는 트랜지스터는, 상기 산화물 반도체층을 성막할 때에 기판을 가열해서 성막하거나, 또는 산화물 반도체층을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다.
In, Sn 및 Zn을 포함하는 산화물 반도체층의 형성 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다.
예를 들어, 도 27의 (a) 및 (b)는, 도 26의 트랜지스터에 있어서 산화물 반도체층이 In, Sn 및 Zn을 포함하는 산화물 반도체막을 사용한 트랜지스터의 특성이다. 또한, 측정에 사용한 트랜지스터는 채널 길이 L이 3㎛, 채널 폭 W가 10㎛이며, 두께가 100nm인 게이트 절연막을 사용하였다. 또한, Vd는 10V로 했다.
도 27의 (a)는 기판을 200℃로 가열해서 In, Sn 및 Zn을 포함하는 산화물 반도체층을 형성했을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도는 32.2cm2/Vsec가 얻어졌다.
전계 효과 이동도는, In, Sn 및 Zn을 포함하는 산화물 반도체층을 형성한 후에 열 처리를 행함으로써 더욱 높일 수 있다. 도 27의 (b)는, In, Sn 및 Zn을 포함하는 산화물 반도체층을 200℃에서 스퍼터링법에 의해 형성한 후, 650℃에서 열 처리를 행했을 때의 트랜지스터 특성을 나타낸다. 이때 전계 효과 이동도는 34.5cm2/Vsec가 얻어졌다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체층 중에 도입되는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막 후에 열 처리를 행함으로써도, 산화물 반도체층으로부터 수소나 수산기 혹은 수분 등을 방출시켜 제거할 수 있으며, 상기와 같이 전계 효과 이동도를 향상시킬 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화ㆍ탈수소화에 의한 불순물의 제거 뿐만 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문인 것으로도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거해서 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100cm2/Vsec를 초과하는 전계 효과 이동도를 실현하는 것도 가능해지는 것으로 추정된다.
In, Sn 및 Zn을 포함하는 산화물 반도체에 산소 이온을 주입하고, 열 처리에 의해 상기 산화물 반도체에 포함되는 수소나 수산기 혹은 수분 등을 방출시켜, 그 열 처리와 동시에 또는 그 후의 열 처리에 의해 산화물 반도체를 결정화시켜도 좋다. 이러한 결정화 혹은 재결정화의 처리에 의해 결정성이 양호한 비단결정 산화물 반도체를 얻을 수 있다.
열 처리는 산소 분위기 중에서 행할 수 있지만, 우선 질소 혹은 불활성 가스 또는 감압하에서 열 처리를 행한 후 산소를 포함하는 분위기 중에서 열 처리를 행해도 좋다. 우선, 탈수화ㆍ탈수소화를 행한 후 산소를 산화물 반도체층에 가함으로써, 열 처리의 효과를 보다 높일 수 있다. 또한, 나중에 산소를 첨가하기 위해서는, 산소 이온을 전계에서 가속해서 산화물 반도체층에 주입하는 방법을 적용해도 좋다.
산화물 반도체층 중 및 산화물 반도체층과 적층되는 막과의 계면에는 산소 결손에 의한 결함이 생성되기 쉽지만, 이러한 열 처리에 의해 산화물 반도체층 중에 산소를 과잉으로 포함시킴으로써, 정상적으로 생성되는 산소 결손을 과잉의 산소에 의해 보상하는 것이 가능해진다. 과잉 산소는 주로 격자간에 존재하는 산소이며, 그의 산소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하로 하면, 결정에 왜곡 등을 부여하지 않고 산화물 반도체층 중에 포함시킬 수 있다.
또한, 열 처리에 의해 산화물 반도체층에 결정 영역이 포함되도록 함으로써, 보다 안정된 산화물 반도체층을 얻을 수 있다. 예를 들어, In:Sn:Zn=1:1:1(원자수비)인 타깃을 사용하여, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체층은, X선 회절(XRD: X-Ray Diffraction)에서 할로 패턴이 관측된다. 이 성막된 산화물 반도체층을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의이지만, 예를 들어 650℃의 열 처리를 행함으로써 X선 회절에 의해 명확한 회절 피크를 관측할 수 있다.
실제로, In-Sn-Zn-O막의 XRD 분석을 행했다. XRD 분석에는, 브루커 AXS사제 X선 회절 장치 D8 어드밴스를 사용하여 -아웃-오브-플레인법으로 측정했다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비했다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리 완료된 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 성막했다.
In-Sn-Zn-O막은, 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W (DC)로 해서 성막했다. 타깃은 In:Sn:Zn=1:1:1(원자수비)인 In-Sn-Zn-O 타깃을 사용했다. 또한, 성막시의 기판 가열 온도는 200℃로 했다. 이와 같이 하여 제작한 시료를 시료 A로 했다.
이어서, 시료 A와 마찬가지의 방법으로 제작한 시료에 대해서 열 처리를 650 ℃의 온도에서 행했다. 열 처리는, 우선 질소 분위기에서 1시간의 열 처리를 행하며, 온도를 낮추지 않고 산소 분위기에서 1시간의 열 처리를 더 행했다. 이와 같이 하여 제작한 시료를 시료 B로 했다.
도 28에 시료 A 및 시료 B의 XRD 스펙트럼을 나타낸다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg일 때 결정 유래의 피크가 관측되었다.
이와 같이, In, Sn 및 Zn을 포함하는 산화물 반도체막은 성막시에 의도적으로 가열, 및/또는 성막 후에 열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
이 기판 가열이나 열 처리는, 산화물 반도체층에 있어서 악성의 불순물인 수소나 수산기를 산화물 반도체층에 포함시키지 않도록 하거나 또는 산화물 반도체층으로부터 제거하는 작용이 있다. 즉, 산화물 반도체층 중에서 도너 불순물이 되는 수소, 수산기, 수분 등을 제거함으로써 고순도화를 도모할 수 있으며, 고순도화됨으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널 폭 1㎛당의 전류값을 나타낸다.
구체적으로는 도 29에 도시한 바와 같이, 기판 온도가 125℃인 경우에는 1aA/㎛(1×10-18A/㎛) 이하, 85℃인 경우에는 100zA/㎛(1×10-19A/㎛) 이하, 실온(27℃)인 경우에는 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다. 바람직하게는, 125℃에 있어서 0.1aA/㎛(1×10-19A/㎛) 이하로, 85℃에 있어서 10zA/㎛(1×10-20A/㎛) 이하로, 실온에 있어서 0.1zA/㎛(1×10-22A/㎛) 이하로 할 수 있다. 이들의 오프 전류값은, 실리콘을 반도체막으로서 사용한 트랜지스터에 비해 매우 낮은 것이라는 것이 명확하다.
무엇보다, 산화물 반도체층의 성막시에 수소, 수산기, 수분 등이 막 중에 혼입되지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 그 자체에 수소, 수산기, 수분 등의 불순물이 포함되어 있지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn 및 Zn을 포함하는 산화물 반도체막은 열 처리에 의해 막 중의 수분을 제거할 수 있지만, In, Ga 및 Zn을 포함하는 산화물 반도체막과 비교해서 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성해 두는 것이 바람직하다.
도 30의 (a)에 기판 온도와 임계값 전압의 관계를, 도 30의 (b)에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 30의 (a)로부터, 기판 온도가 높을수록 임계값 전압은 낮아진다는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 1.09V 내지 -0.23V였다.
또한, 도 30의 (b)로부터, 기판 온도가 높을수록 전계 효과 이동도가 낮아진다는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에서 36cm2/Vs 내지 32cm2/Vs였다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작다는 것을 알 수 있다.
상기와 같은 In, Sn 및 Zn을 포함하는 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터에 의하면, 오프 전류를 1aA/㎛ 이하로 유지하면서 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 보다 바람직하게는 60cm2/Vsec 이상으로 하여, LSI에서 요구되는 온 전류의 값을 만족할 수 있다. 예를 들어, L/W=33nm/40nm인 FET에서, 게이트 전압 2.7V, 드레인 전압 1.0V일 때 12㎂ 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에 있어서도 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이면, 실리콘으로 제조되는 집적 회로 중에 산화물 반도체막을 사용한 트랜지스터를 혼재해도, 동작 속도를 희생하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
본 실시 형태는 다른 실시 형태와 적절히 조합해서 사용할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 상술한 실시 형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해서 도 31을 사용해서 설명한다. 본 실시 형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대 정보 단말기(휴대형 게임기, 음향 재생 장치 등도 포함함), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함) 등의 전자 기기에 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 31의 (a)는 노트북형의 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등에 의해 구성되어 있다. 하우징(701)과 하우징(702) 중 적어도 하나에는 상술한 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 데이터의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하면서도 소비 전력이 충분히 저감된 노트북형의 퍼스널 컴퓨터가 실현된다.
도 31의 (b)는 휴대 정보 단말기(PDA)이며, 본체(711)에는 표시부(713)와, 외부 인터페이스(715)와, 조작 버튼(714) 등이 설치되어 있다. 또한, 휴대 정보 단말기를 조작하는 스타일러스(712) 등을 구비하고 있다. 본체(711) 내에는, 상술한 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 데이터의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하면서도 소비 전력이 충분히 저감된 휴대 정보 단말기가 실현된다.
도 31의 (c)는 전자 페이퍼를 실장한 전자 서적(720)이며, 하우징(721)과 하우징(723)의 2개의 하우징으로 구성되어 있다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 설치되어 있다. 하우징(721)과 하우징(723)은 축부(737)에 의해 접속되어 있으며, 상기 축부(737)룰 축으로서 개폐 동작을 행할 수 있다. 또한, 하우징(721)은 전원(731), 조작 키(733), 스피커(735) 등을 구비하고 있다. 하우징(721), 하우징(723) 중 적어도 하나에는 상술한 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 데이터의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하면서도 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 31의 (d)는 휴대 전화기이며, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성되어 있다. 또한, 하우징(740)과 하우징(741)은 슬라이드하여, 도 31의 (d)와 같이 전개되어 있는 상태로부터 중첩된 상태로 할 수 있으며, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비하고 있다. 또한, 하우징(740)은, 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비하고 있다. 또한, 안테나는 하우징(741)에 내장되어 있다. 하우징(740)과 하우징(741) 중 적어도 하나에는 상술한 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 데이터의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하면서도 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 31의 (e)는 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등에 의해 구성되어 있다. 본체(761) 내에는, 상술한 실시 형태에 나타낸 반도체 장치가 설치되어 있다. 그로 인해, 데이터의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하면서도 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 31의 (f)는 텔레비전 장치(770)이며, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성되어 있다. 텔레비전 장치(770)의 조작은, 하우징(771)이 구비하는 스위치나 리모콘 조작기(780)에 의해 행할 수 있다. 하우징(771) 및 리모콘 조작기(780)에는, 상술한 실시 형태에 나타낸 반도체 장치가 탑재되어 있다. 그로 인해, 데이터의 기입 및 판독이 고속이며, 장기간의 기억 유지가 가능하면서도 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시 형태에 나타내는 전자 기기에는 상술한 실시 형태에 관한 반도체 장치가 탑재되어 있다. 이로 인해, 소비 전력을 저감시킨 전자 기기가 실현된다.
120 반도체층
122 절연층
122a 게이트 절연층
124 마스크
126 불순물 영역
128a 게이트 전극
128b 도전층
130 불순물 영역
132 불순물 영역
134 채널 형성 영역
136 절연층
138 절연층
140 절연층
142a 소스 전극
142b 드레인 전극
144 산화물 반도체층
146 게이트 절연층
148a 게이트 전극
148b 도전층
150 절연층
154 배선
156 절연층
160 트랜지스터
162 트랜지스터
164 용량 소자
170 메모리 셀
180 승압 회로
182 구동 회로
184 구동 회로
186 구동 회로
190 구동 회로
192 구동 회로
194 구동 회로
500 반도체 기판
510 단결정 반도체 기판
512 산화막
514 취화 영역
516 단결정 반도체층
518 단결정 반도체층
701 하우징
702 하우징
703 표시부
704 키보드
711 본체
712 스타일러스
713 표시부
714 조작 버튼
715 외부 인터페이스
720 전자 서적
721 하우징
723 하우징
725 표시부
727 표시부
731 전원
733 조작 키
735 스피커
737 축부
740 하우징
741 하우징
742 표시 패널
743 스피커
744 마이크로폰
745 조작 키
746 포인팅 디바이스
747 카메라용 렌즈
748 외부 접속 단자
749 태양 전지 셀
750 외부 메모리 슬롯
761 본체
763 접안부
764 조작 스위치
765 표시부
766 배터리
767 표시부
770 텔레비전 장치
771 하우징
773 표시부
775 스탠드
780 리모콘 조작기
2101 하지 절연막
2102 절연막
2103a 반도체 영역
2103b 반도체 영역
2103c 반도체 영역
2104 게이트 절연막
2105 게이트
2106a 측벽 절연막
2106b 측벽 절연막
2107 절연막
2108a 소스
2108b 드레인

Claims (14)

  1. 반도체 장치의 구동 방법으로서,
    상기 반도체 장치는 메모리 셀을 포함하고,
    상기 메모리 셀은,
    제1 트랜지스터;
    채널 형성 영역 내에 산화물 반도체를 포함하는 제2 트랜지스터; 및
    용량 소자
    를 포함하고,
    상기 제1 트랜지스터의 소스 전극 및 드레인 전극 중 하나가 비트선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나가 소스선에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트 전극은 상기 제2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 상기 용량 소자의 한쪽 전극에 전기적으로 접속되며,
    상기 방법은,
    스탠바이 기간 내에 상기 비트선의 전위를 프리차지 전위로 설정하는 단계; 및
    상기 스탠바이 기간 후, 판독 기간 내에 상기 메모리 셀로부터 데이터를 판독하는 단계
    를 포함하고,
    상기 비트선의 상기 전위는 상기 판독 기간 내에 상기 프리차지 전위를 초과하지 않도록 설정되는, 반도체 장치의 구동 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 프리차지 전위는 전원 전위와 접지 전위 사이인, 반도체 장치의 구동 방법.
  10. 제1항에 있어서,
    상기 제2 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 다른 하나는 신호선에 전기적으로 접속되고,
    상기 제2 트랜지스터의 게이트는 워드선에 전기적으로 접속되며,
    상기 용량 소자의 다른쪽 전극은 용량선에 전기적으로 접속되는, 반도체 장치의 구동 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
KR1020120052793A 2011-05-20 2012-05-18 반도체 장치의 구동 방법 KR101930542B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011114182 2011-05-20
JPJP-P-2011-114182 2011-05-20

Publications (2)

Publication Number Publication Date
KR20120130059A KR20120130059A (ko) 2012-11-28
KR101930542B1 true KR101930542B1 (ko) 2018-12-18

Family

ID=47174816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120052793A KR101930542B1 (ko) 2011-05-20 2012-05-18 반도체 장치의 구동 방법

Country Status (4)

Country Link
US (1) US8649208B2 (ko)
JP (1) JP6013682B2 (ko)
KR (1) KR101930542B1 (ko)
TW (1) TWI570731B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150128820A (ko) 2013-03-14 2015-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 구동 방법 및 반도체 장치
US9196582B2 (en) * 2013-11-22 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Word line coupling prevention using 3D integrated circuit
JP6607681B2 (ja) 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
US9747962B2 (en) * 2014-03-14 2017-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US9842842B2 (en) * 2014-03-19 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and semiconductor device and electronic device having the same
KR102330412B1 (ko) * 2014-04-25 2021-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
JP6525722B2 (ja) * 2014-05-29 2019-06-05 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
JP6581825B2 (ja) * 2014-07-18 2019-09-25 株式会社半導体エネルギー研究所 表示システム
WO2016092416A1 (en) 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
ITUB20159421A1 (it) * 2015-12-22 2017-06-22 St Microelectronics Srl Dispositivo per generare una tensione di riferimento comprendente una cella di memoria non volatile
KR102421299B1 (ko) 2016-09-12 2022-07-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 이의 구동 방법, 반도체 장치, 전자 부품, 및 전자 기기
CN112041825A (zh) 2018-05-02 2020-12-04 株式会社半导体能源研究所 半导体装置
JPWO2019220259A1 (ja) 2018-05-17 2021-07-08 株式会社半導体エネルギー研究所 記憶装置、半導体装置、および電子機器
US10872666B2 (en) * 2019-02-22 2020-12-22 Micron Technology, Inc. Source line management for memory cells with floating gates
WO2020262248A1 (ja) * 2019-06-28 2020-12-30 株式会社ソシオネクスト 半導体記憶装置
JPWO2021024083A1 (ko) 2019-08-08 2021-02-11
JPWO2021053453A1 (ko) 2019-09-20 2021-03-25

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110110145A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5757693A (en) * 1997-02-19 1998-05-26 International Business Machines Corporation Gain memory cell with diode
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW461096B (en) 1999-05-13 2001-10-21 Hitachi Ltd Semiconductor memory
JP3936830B2 (ja) 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053167A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3971536B2 (ja) * 1999-09-14 2007-09-05 松下電器産業株式会社 強誘電体メモリ装置
JP2001168198A (ja) 1999-12-09 2001-06-22 Sony Corp メモリ混載半導体集積回路およびその設計方法
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002109875A (ja) * 2000-09-29 2002-04-12 Nec Corp 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US6510073B1 (en) * 2002-01-31 2003-01-21 Sharp Laboratories Of America, Inc. Two transistor ferroelectric non-volatile memory
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8445946B2 (en) 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7149137B2 (en) * 2004-12-30 2006-12-12 Texas Instruments Incorporated Process monitoring for ferroelectric memory devices with in-line retention test
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
US7209384B1 (en) * 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
EP2399261B1 (en) * 2009-02-20 2013-11-20 John Lynch Memory architecture with a current controller and reduced power requirements
KR101877149B1 (ko) * 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
KR20240042253A (ko) 2009-10-29 2024-04-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR101811999B1 (ko) 2009-11-20 2017-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2510541A4 (en) 2009-12-11 2016-04-13 Semiconductor Energy Lab NONVOLATILE LATCH CIRCUIT, LOGIC CIRCUIT, AND SEMICONDUCTOR DEVICE USING THE SAME
EP2513966B1 (en) 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102804360B (zh) 2009-12-25 2014-12-17 株式会社半导体能源研究所 半导体装置
EP3550604A1 (en) 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105702631B (zh) 2009-12-28 2019-05-28 株式会社半导体能源研究所 半导体器件
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2519972B1 (en) 2009-12-28 2019-06-12 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR101848516B1 (ko) 2010-01-15 2018-04-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101791279B1 (ko) 2010-01-15 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011086847A1 (en) 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102725841B (zh) 2010-01-15 2016-10-05 株式会社半导体能源研究所 半导体器件
KR102542681B1 (ko) 2010-01-20 2023-06-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전자 기기
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
WO2011089808A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011089835A1 (en) 2010-01-20 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101855060B1 (ko) 2010-01-22 2018-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 그 구동 방법
KR101948707B1 (ko) 2010-01-29 2019-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기억 장치
WO2011096264A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR101926336B1 (ko) 2010-02-05 2019-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102725842B (zh) 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011099360A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
WO2011099389A1 (en) 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of the same
WO2011102206A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device, driving method thereof, and method for manufacturing semiconductor device
WO2011102228A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method of semiconductor device
KR101939713B1 (ko) 2010-02-19 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011105310A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101932909B1 (ko) 2010-03-04 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치 및 반도체 장치
WO2011111503A1 (en) 2010-03-08 2011-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN102822978B (zh) 2010-03-12 2015-07-22 株式会社半导体能源研究所 半导体装置及其制造方法
KR101891065B1 (ko) 2010-03-19 2018-08-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 구동 방법
WO2011114868A1 (en) 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101840797B1 (ko) 2010-03-19 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치
WO2011125432A1 (en) 2010-04-07 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR101904445B1 (ko) 2010-04-16 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011135999A1 (en) 2010-04-27 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
TWI511236B (zh) 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置
WO2011142371A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
WO2011145468A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
WO2011152254A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011152286A1 (en) 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101894897B1 (ko) 2010-06-04 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011162147A1 (en) 2010-06-23 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9437454B2 (en) 2010-06-29 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101850567B1 (ko) 2010-07-16 2018-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012008286A1 (en) 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012008390A1 (en) 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101853516B1 (ko) 2010-07-27 2018-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5846789B2 (ja) 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
KR101842181B1 (ko) 2010-08-04 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8537600B2 (en) 2010-08-04 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Low off-state leakage current semiconductor memory device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5671418B2 (ja) 2010-08-06 2015-02-18 株式会社半導体エネルギー研究所 半導体装置の駆動方法
TWI605549B (zh) 2010-08-06 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
US8467232B2 (en) 2010-08-06 2013-06-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110110145A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US8649208B2 (en) 2014-02-11
US20120294070A1 (en) 2012-11-22
JP2013008435A (ja) 2013-01-10
JP6013682B2 (ja) 2016-10-25
TW201301287A (zh) 2013-01-01
TWI570731B (zh) 2017-02-11
KR20120130059A (ko) 2012-11-28

Similar Documents

Publication Publication Date Title
KR101930542B1 (ko) 반도체 장치의 구동 방법
JP7395702B2 (ja) 半導体装置
JP6194148B2 (ja) 半導体装置及び半導体装置の作製方法
KR101783051B1 (ko) 반도체 장치
US8634228B2 (en) Driving method of semiconductor device
KR101925159B1 (ko) 반도체 장치
KR101840474B1 (ko) 반도체 장치 및 반도체 장치의 구동방법
KR101851817B1 (ko) 반도체 장치 및 그 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant