KR20180127332A - 분극 게이트 스택 sram - Google Patents

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KR20180127332A
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inverter
polarization
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KR1020187025276A
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다니엘 에이치. 모리스
위가르 이. 아브시
이안 에이. 영
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인텔 코포레이션
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Abstract

일 실시예는 장치를 제공한다. 이 장치는 제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함하는 제1 인버터; 제1 인버터에 교차 결합된 제2 인버터- 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함함 -; 제1 인버터에 결합된 제1 액세스 트랜지스터; 및 제2 인버터에 결합된 제2 액세스 트랜지스터를 포함한다. 각각의 인버터의 하나의 트랜지스터의 게이트 전극은 분극 층을 포함한다.

Description

분극 게이트 스택 SRAM
본 개시는 SRAM(정적 랜덤 액세스 메모리)에 관한 것이며, 특히 분극 게이트 스택 SRAM에 관한 것이다.
정적 랜덤 액세스 메모리(SRAM) 메모리 셀들은 복수의 트랜지스터를 포함한다. 기술이 진보함에 따라, 대응하는 메모리 셀 및 연관된 메모리 어레이의 크기를 감소시키기 위해 트랜지스터들의 크기들은 감소될 수 있다. 트랜지스터들의 크기를 감소시키는 것은 트랜지스터 동작 특성들에서의 증가된 변동 및 동작 마진들에서의 대응하는 감소를 초래할 수 있으며, 예를 들어 판독 방해를 초래할 수 있다.
청구된 주제의 특징들 및 이점들은 그와 일관된 실시예들에 대한 다음의 상세한 설명으로부터 명백해질 것이며, 이러한 설명은 첨부 도면들을 참조하여 고려되어야 한다.
도 1은 본 개시의 실시예와 일관된 SRAM(정적 랜덤 액세스 메모리) 메모리 셀을 도시한다;
도 2는 본 개시의 다른 실시예와 일관된 다른 SRAM 메모리 셀을 도시한다;
도 3은 본 개시의 몇몇 실시예와 일관된 트랜지스터 구조체를 도시한다;
도 4는 본 개시의 몇몇 실시예와 일관된 다른 트랜지스터 구조체를 도시한다; 및
도 5는 본 개시의 몇몇 실시예와 일관된 시스템의 기능 블록 다이어그램을 도시한다.
다음의 상세한 설명은 예시적인 실시예들을 참조하여 진행될 것이지만, 그것의 많은 대안들, 수정들, 및 변형들이 본 기술분야의 통상의 기술자들에게 명백할 것이다.
일반적으로, 본 개시는 분극 게이트 스택 SRAM(정적 랜덤 액세스 메모리) 메모리 셀에 관한 것이다. 분극 게이트 스택 SRAM 메모리 셀은 한 쌍의 교차 결합형 인버터를 포함한다. 제1 인버터는 제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함하고, 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함한다. 분극 게이트 스택 SRAM 메모리 셀은 제1 인버터에 결합된 제1 액세스 트랜지스터 및 제2 인버터에 결합된 제2 액세스 트랜지스터를 추가로 포함한다. 각각의 인버터의 하나의 트랜지스터의 게이트 스택은 분극 층을 포함한다. 분극 층은 강유전 재료 및/또는 나노결정들을 포함할 수 있다.
장치, 방법 및/또는 시스템은 연관된 트랜지스터가 턴오프될 때 누설 전류를 감소시키고 판독 동작들 동안 판독 전류를 증가시키기 위해 트랜지스터의 게이트 스택에서 분극 층을 이용하도록 구성된다. 실시예에서, 액세스 트랜지스터들은 NMOS(n-채널 금속 산화물 반도체 필드 효과 트랜지스터들(MOSFET들)) 트랜지스터들일 수 있고, 분극 층들은 풀 다운 트랜지스터들의 게이트 스택들에 포함될 수 있다. 다른 실시예에서, 액세스 트랜지스터들은 PMOS(p-채널 MOSFET들) 트랜지스터들일 수 있고, 분극 층들은 풀 업 트랜지스터들의 게이트 스택들에 포함될 수 있다.
분극 층의 분극은 판독 동작들 동안 게이트 바이어스를 강화시키고 따라서 연관 트랜지스터들의 구동 전류를 증가시키도록 구성된다. 구동 전류를 증가시키는 것은 판독 방해의 가능성을 감소시키고 판독 동작들의 속도를 강화시킬 수 있다. 분극 층의 분극은 대응하는 트랜지스터가 턴오프될 때 유효 임계 전압을 증가시키고, 따라서 연관된 트랜지스터가 턴오프될 때 누설 전류를 감소시키도록 추가로 구성된다. 분극 층들(즉, 강유전 재료들 및/또는 나노결정들)은 예를 들어, 인가된 전압의 결과로서 전기장의 인가에 의해 분극화될 수 있다. 분극은 분극 층에 반대 극성의 전압을 인가하는 것에 의해 반전될 수 있다. 이롭게, 인가된 전압들은 SRAM 메모리 셀의 동작 동안 연관된 트랜지스터를 턴온 또는 턴오프하도록 구성된 바이어스 및/또는 공급 전압들에 대응한다.
도 1은 본 개시의 실시예와 일관된 SRAM(정적 랜덤 액세스 메모리) 메모리 셀(100)을 도시한다. 일부 실시예에서, SRAM 메모리 셀(100)은 6개의 트랜지스터(6T)를 포함한다. 일부 실시예에서, SRAM 메모리 셀(100)은 8개의 트랜지스터(8T)를 포함한다. SRAM 메모리 셀(100)은 2개의 NMOS 액세스 트랜지스터 AX11, AX21, 2개의 PMOS 풀 업 트랜지스터 PU11, PU21 및 2개의 NMOS 풀 다운 트랜지스터 PD11, PD21을 포함한다. SRAM 메모리 셀(100)은 판독 액세스 트랜지스터 M1 및 M2를 추가로 포함할 수 있다. 따라서, 6T SRAM 메모리 셀 및 8T SRAM 메모리 셀 양자 모두는 트랜지스터들 AX11, AX12, PU11, PU21, PD11 및 PD21을 포함하고, 8T SRAM 메모리 셀은 트랜지스터들 M1 및 M2를 추가로 포함한다.
예를 들어, 트랜지스터들 AX11, AX12, PU11, PU21, PD11 및 PD21 (및 존재하는 경우에, 트랜지스터들 M1 및 M2)은 finFET 및/또는 나노와이어, 즉 비평면, MOSFET들일 수 있다. 트랜지스터들은, 예를 들어, 5 내지 10 나노미터(nm)의 범위 내의 상대적으로 얇은 바디 두께를 가질 수 있다. 하나 이상의 트랜지스터는 상대적으로 낮게 도핑된, 예를 들어, 입방 센티미터(cm3) 당 1.0e18 도펀트 원자 미만의 도펀트 원자의 농도일 수 있다.
풀 업 트랜지스터들 PU11, PU21은 공급 전압, Vdd에 결합되고, 풀 다운 트랜지스터들 PD11, PD21은 접지에 결합된다. 제1 인버터(102)는 제1 풀 다운 트랜지스터 PD11에 결합된 제1 풀 업 트랜지스터 PU11을 포함한다. 제2 인버터(104)는 제2 풀 다운 트랜지스터 PD21에 결합된 제2 풀 업 트랜지스터 PU21을 포함한다. 제1 데이터 노드 Q(즉, 제1 인버터(102)의 출력)는 제1 풀 업 트랜지스터 PU11 및 제1 풀 다운 트랜지스터 PD11의 드레인들에 결합된다. 제2 데이터 노드 Qb(즉, 제2 인버터(104)의 출력)는 제2 풀 업 트랜지스터 PU21 및 제2 풀 다운 트랜지스터 PD21의 드레인들에 결합된다.
액세스 트랜지스터들 AX11, AX21은 SRAM 메모리 셀(100)에 대한 액세스를 제어하도록 구성된다. 각각의 액세스 트랜지스터 AX11, AX21의 각 게이트 전극은 워드 라인(WL)에 결합되고, 제1 액세스 트랜지스터 AX11의 드레인 전극은 제1 비트 라인(BL)에 결합되고, 제2 액세스 트랜지스터 AX21의 드레인 전극은 제2 비트 라인(BLB)에 결합된다. 제1 액세스 트랜지스터 AX11의 소스 전극은 제1 데이터 노드 Q(즉, 출력 노드)에 결합되고, 제2 액세스 트랜지스터 AX21의 소스 전극은 제2 데이터 노드 Qb(즉, 반전된 출력 노드)에 결합된다. 판독 액세스 트랜지스터들 M1, M2(즉, 8T SRAM)를 포함하는 실시예들에서, 액세스 트랜지스터들 AX11, AX12는 기입 액세스를 위해 이용될 수 있고, 판독 액세스 트랜지스터들 M1, M2는 판독 액세스를 제공할 수 있다. 판독 액세스 트랜지스터들 M1, M2는 MOSFET들일 수 있고 제2 데이터 노드 Qb, 판독 워드 라인 RWL 및 판독 비트 라인 RBL(즉, 판독 회로(120))에 결합된다.
동작시, SRAM 메모리 셀(100)은, 예를 들어, 프로세서에 의해, 액세스 트랜지스터들 AX11 및 AX2 또는 판독 액세스 트랜지스터 M2를 턴온하도록 구성된 워드 라인들 WL 및/또는 RWL에 적절한 제어 입력들을 결합하는 것에 의해, 메모리 액세스 동작들을 위해 선택될 수 있다. 그 후, 데이터는 비트 라인 쌍 BL, BLB 양단에 차동 전압을 인가하는 것 및/또는 비트 라인 쌍 BL, BLB 양단의 차동 전압을 판독하는 것(또는 판독 비트 라인 RBL을 판독하는 것)에 의해 SRAM 메모리 셀(100)에 저장될 수 있고/있거나 SRAM 메모리 셀(100)로부터 판독될 수 있다. SRAM 메모리 셀(100)은 교차 결합형 인버터들, 즉 트랜지스터들 PU11, PD11, PU21 및 PU21이 전력 공급받는 채로 남아 있는 한, 저장되는 데이터를 유지하도록 구성된다.
SRAM 메모리 셀(100)은 논리 1 또는 논리 0을 저장할 수 있다. 예를 들어, SRAM 메모리 셀(100)이 논리 0을 저장할 때, 풀 업 트랜지스터 PU11 및 풀 다운 트랜지스터 PD21은 턴오프되고, 풀 다운 트랜지스터 PD11 및 풀 업 트랜지스터 PU21은 턴온된다. 반대로, SRAM 메모리 셀(100)이 논리 1을 저장할 때, 풀 업 트랜지스터 PU11 및 풀 다운 트랜지스터 PD21은 턴온되고, 풀 다운 트랜지스터 PD11 및 풀 업 트랜지스터 PU21은 턴오프된다.
풀 다운 트랜지스터들 PD11, PD21은 게이트 스택(110, 112)을 각각 포함한다. 각각의 게이트 스택(110, 112)은 게이트 전극(즉, 게이트 금속 층), 게이트 산화물 층 및 분극 층(111, 113)을 포함할 수 있다. 각각의 분극 층(111, 113)은 강유전 재료 및/또는 나노결정들을 포함할 수 있다. 예를 들어, 강유전 재료들은 BaTiO3(바륨 티타늄 산화물), PbTiO3(납 티타늄 산화물), Pb(Zr0.2Ti0.8)O3(납 지르코늄 티타늄 산화물), BiFe0.95Ru0.05O3(비스무트 철 루테늄 산화물), HfOx(하프늄 산화물) 및/또는 HfZrOx(하프늄 지르코늄 산화물)을 포함할 수 있지만 이에 한정되는 것은 아니다. 다른 예에서, 나노결정들은 Si(규소), Ge(게르마늄), Si/Ge, Al(알루미늄), W(텅스텐) 및/또는 TiN(티타늄 질화물)을 포함할 수 있지만, 이에 한정되는 것은 아니다.
일부 실시예에서, 액세스 트랜지스터들 AX11, AX21은 각 액세스 트랜지스터 AX11, AX21 게이트 스택에 분극 층(121, 123)을 각각 포함할 수 있다. 액세스 트랜지스터들 AX11, AX21에 분극 층(121, 123)을 포함하는 것은 제조 비용 감소를 용이하게 하도록 구성된다. 예를 들어, 액세스 트랜지스터들 AX11, AX21은 부분적으로 풀 다운 트랜지스터들 PD11, PD21과 공통 프로세스로 제조될 수 있고, 따라서 제조 비용 감소를 용이하게 한다.
분극 층들(111, 113)은 각각의 풀 다운 트랜지스터 PD11, PD21의 게이트 전극과 채널 사이에 위치된다. 실시예에서, 분극 층들(111, 113)은 각각의 게이트 스택(110, 112)의 게이트 산화물 층과 게이트 금속 층 사이에 샌드위치(sandwich)될 수 있다. 다른 실시예에서, 분극 층들(111, 113)은 각각의 풀 다운 트랜지스터 PD11, PD21의 각 채널과 게이트 산화물 층 사이에 샌드위치될 수 있다. 각각의 분극 층(111, 113)은 본 명세서에 설명된 바와 같이 각 분극 층들(111, 113) 양단에 전압을 인가하는 것에 의해 분극될 수 있다.
도 1은 온 상태의 예시적인 풀 다운 트랜지스터(150) 및 오프 상태의 예시적인 풀 다운 트랜지스터(160)를 추가로 도시한다. 풀 다운 트랜지스터들(150, 160)은 SRAM 메모리 셀(100)의 풀 다운 트랜지스터들 PD11, PD21에 대응하고, 동작을 예시하기 위해 제공된다. 풀 다운 트랜지스터들(150, 160)은 SRAM 메모리 셀(100)의 분극 게이트 스택들(110, 112)에 대응하는 분극 게이트 스택(152)을 포함한다. 분극 게이트 스택(152)은 본 명세서에 설명된 바와 같이, 분극 층(153)을 포함한다. 분극 층(153)은 SRAM 메모리 셀(100)의 분극 층들(111, 113)에 대응한다.
예를 들어, SRAM 메모리 셀(100)이 논리 0을 저장할 때, 풀 다운 트랜지스터 PD11를 턴온하는 바이어스 전압, 예를 들어, Vdd는, 분극 층(111)의 대응하는 분극이 풀 다운 트랜지스터 PD11의 게이트 전극으로부터 채널로 되도록 분극 층(111)을 분극시킬 수 있다. 유사하게, SRAM 메모리 셀(100)이 논리 1을 저장할 때, 풀 다운 트랜지스터 PD21를 턴온하는 바이어스 전압, Vdd는, 분극 층(113)의 대응하는 분극이 풀 다운 트랜지스터 PD21의 게이트 전극으로부터 채널로 되도록 분극 층(113)을 분극시킬 수 있다.
온 상태의 풀 다운 트랜지스터, 예를 들어, 풀 다운 트랜지스터 PD11 또는 PD21에 대한 분극은 풀 다운 트랜지스터(150) 상에 화살표에 의해(즉, 게이트 전극으로부터 채널로) 도시된다. 분극은 분극 층(153) 양단에, 그리고 따라서 분극 게이트 스택(152) 양단에 전압 Vp를 발생시킬 수 있으며, 상대적으로 더 포지티브인 노드가 화살표의 헤드 부근의 플러스 부호에 의해 표시된다. 따라서, 온 상태에서, 분극 층(153)의 분극 방향은 게이트 전압(Vg = 공급 전압 Vdd)과 직렬로 추가적인 전압을 제공할 수 있다. 추가의 전압은 본 명세서에 설명된 바와 같이, 연관된 풀 다운 트랜지스터에 추가적인 바이어스를 제공하도록 구성된다.
각각의 풀 다운 트랜지스터 PD11, PD21가 턴오프될 때, 그의 각 게이트 전극들은 접지에 결합될 수 있고, 그의 각 드레인-소스 전극들 양단에 공급 전압 Vdd에 대응하는 드레인 소스 전압이 있을 수 있다. 이는 분극 층들(111, 113)이 채널로부터 게이트 전극으로의 포지티브 분극 방향으로 재분극하게 할 수 있다. 오프 상태의 풀 다운 트랜지스터, 예를 들어, 풀 다운 트랜지스터 PD11 또는 PD21에 대한 분극은 풀 다운 트랜지스터(160) 상의 화살표에 의해 도시된다. 분극은 분극 층(153) 양단에, 그리고 따라서 분극 게이트 스택(152) 양단에 전압 Vp를 발생시킬 수 있으며, 상대적으로 더 포지티브인 노드가 플러스 부호에 의해 표시된다. 따라서, 오프 상태에서, 분극 층(153)의 분극 방향은 게이트 전압(Vg = 0 볼트(V))과 직렬로 네거티브 전압을 제공할 수 있다. 추가의 전압은 본 명세서에서 설명된 바와 같이, 연관된 풀 다운 트랜지스터의 채널에 네거티브 전압(즉, -Vp)을 제공하도록 구성된다.
풀 다운 트랜지스터들 PD11, PD21은 본 명세서에 설명된 바와 같이 finFET들 또는 나노와이어 트랜지스터들일 수 있다. 따라서, 본 명세서에 설명된 바와 같이, 분극 스위칭은 소스 및 드레인 전압들과 관련된다. 트랜지스터 바디 전위는 분극 층에 인가된 전기장에 영향을 주지 않을 수 있고, 따라서 분극 스위칭에 영향을 주지 않을 수 있다. 즉, 예를 들어, 게이트 길이인 게이트 치수의 크기는 비교적 작아서, 분극 스위칭 특성들은 바디 전압보다는 소스 및 드레인 전압들에 종속한다. 이롭게, 분극 층들의 분극 스위칭은 연관된 SRAM 메모리 셀(100)의 메모리 액세스 동작들 동안 트랜지스터들에 인가되는 전압들에 의해 제어될 수 있다. 즉, 분극 층을 분극 또는 재분극하도록 구성된 분극 전압을 인가하는 것이라기보다는, 연관된 SRAM 메모리 셀(100)로부터 판독하거나 또는 연관된 SRAM 메모리 셀(100)에 기입하기 위해 인가된 전압에 응답하여 분극 층이 분극되거나 재분극될 수 있다.
누설 전류는 분극 층 양단의 전압 Vp와 게이트 전압 Vg의 직렬 결합인 채널에 의해 나타나는 전압 Vc와 관련된다. 결합된 전압을 감소시키는 것은 누설 전류를 감소시킬 수 있다. 예를 들어, 분극 층(111, 113)의 포지티브 분극 방향이 채널로부터 게이트 전극으로인 경우, 각 풀 다운 트랜지스터 PD11, P21이 턴오프될 때, 각각의 채널은 분극 층들(111, 113)의 분극으로 인해 네거티브 결합된 전압을 경험할 수 있다. 그 후, 네거티브 결합된 전압은 풀 다운 트랜지스터 PD11, PD21의 누설 전류를 감소시킬 수 있다. 즉, SRAM 메모리 셀(100)의 상태를 유지하도록 구성된 교차 결합형 인버터들에 인가된 전기 에너지의 일부는 분극 층들(111, 113)을 분극시킬 수 있다. 그 후, 분극 층들(111, 113)은 풀 다운 트랜지스터 PD11, PD21가 오프일 때 풀 다운 트랜지스터 PD11, PD21의 게이트들을 효과적으로 음으로 바이어스시키고 따라서 연관된 누설 전류를 감소시킬 수 있다.
액세스 트랜지스터들 AX11, AX21 및 각 풀 다운 트랜지스터 PD11, PD21가 턴온될 때, 데이터 노드 Q, Qb에 대응하는 각 풀 다운 트랜지스터 PD11, PD12와 대응하는 액세스 트랜지스터 AX11, AX21 사이에 판독 경로가 존재할 수 있다. 판독 경로를 통한 전류의 크기는 판독 동작의 지속기간에 영향을 줄 수 있다. 예를 들어, 액세스 트랜지스터 AX11, AX21을 통한 상대적으로 낮은 전류는 상대적으로 느린 판독 성능, 즉 상대적으로 더 긴 판독 동작 지속기간을 초래할 수 있다. 반대로, 액세스 트랜지스터 AX11, AX21을 통한 판독 전류가 풀 다운 트랜지스터들 PD11, PD21을 통한 대응하는 전류보다 높으면, 판독 방해 이벤트(즉, 판독 동작 동안 SRAM 메모리 셀(100)의 의도하지 않은 상태 변화)가 발생할 수 있다.
분극 층들(111, 113)의 분극은 판독 방해의 가능성을 감소시킬 수 있다. 분극 층들(111, 113)의 분극은 풀 다운 트랜지스터들 PD11, PD21의 구동 전류를 증가시킬 수 있다. 예를 들어, SRAM 메모리 셀(100)이 논리 0을 저장할 때, 판독 동작 동안, 전류는 액세스 트랜지스터 AX11을 통해 제1 풀 다운 트랜지스터 PD11로부터 제1 비트 라인 BL로 흐를 수 있다. 분극 층(111)의 분극은 제1 풀 다운 트랜지스터 PD11의 바이어스(즉, Vg + Vp)에 기여할 수 있고, 제1 풀 다운 트랜지스터 PD11이 동일한 드레인 소스 바이어스에 대해 상대적으로 더 많은 전류를 공급할 수 있게 한다. 유사하게, SRAM 메모리 셀(100)이 논리 1을 저장할 때, 판독 동작 동안, 전류는 제2 액세스 트랜지스터 AX21을 통해 제2 풀 다운 트랜지스터 PD21로부터 제2 비트 라인 BLB로 흐를 수 있다. 분극 층(113)의 분극은 제2 풀 다운 트랜지스터 PD21의 바이어스에 기여할 수 있고, 제2 풀 다운 트랜지스터 PD21가 상대적으로 더 많은 전류를 공급할 수 있게 한다. 따라서, 판독 방해의 가능성이 감소될 수 있고 판독 동작의 속도가 강화될 수 있다. 즉, 강화된 전류 흐름은 더 빠른 판독 동작을 용이하게 할 수 있다.
기입 동작들은 분극 층들(111, 113)의 추가에 의해 직접적으로 영향을 받지 않을 수 있다. 간접적으로, 분극 층들(111, 113)의 추가는 개선된 기입 동작들을 용이하게 할 수 있다. 예를 들어, 공급 전압 Vdd를 감소하는 것에 의해 기입 속도들이 증가될 수 있다. 공급 전압 Vdd를 감소시키는 것은 판독 마진들에 해롭게 영향을 주고 따라서 판독 방해의 가능성을 증가시킬 수 있다. 분극 층들(111, 113)은 예를 들어, 본 명세서에 설명된 바와 같이, 게이트 전압과 직렬로 분극 전압을 부가하는 것에 의해 그러한 유해한 영향들을 완화시킬 수 있다. 따라서, 기입 동작들 동안 공급 전압 Vdd가 감소될 수 있고, 분극 층들(111, 113)은 본 명세서에 설명된 바와 같이 판독 동작들 동안 감소된 공급 전압의 영향들을 완화시킬 수 있다.
도 2는 본 개시의 일 실시예와 일관된 다른 SRAM 메모리 셀(200)을 도시한다. SRAM 메모리 셀(200)은, 액세스 트랜지스터들 AX12, AX22가 NMOS가 아니라 PMOS이고, 강유전 재료가 풀 업 트랜지스터들 PU12, PU22의 분극 층들(211, 213)에 포함되는 점을 제외하고는 도 1의 SRAM 메모리 셀(100)과 동일한 구성을 갖는다. 도 1의 풀 다운 트랜지스터들 PD11, PD21과 유사하게, 풀 업 트랜지스터들 PU12, PU22는 finFET들 또는 나노와이어 트랜지스터들일 수 있다.
풀 업 트랜지스터들 PU12, PU22는 게이트 스택(210, 212)을 각각 포함한다. 각각의 게이트 스택(210, 212)은 게이트 전극(즉, 게이트 금속 층), 게이트 산화물 층 및 분극 층(211, 213)을 포함할 수 있다. 각각의 분극 층(211, 213)은 본 명세서에 기재된 바와 같이 강유전 재료 및/또는 나노결정들을 포함할 수 있다. 분극 층들(211, 213)은 각각의 풀 업 트랜지스터 PU12, PU22의 게이트 전극과 채널 사이에 위치된다. 실시예에서, 분극 층들(211, 213)은 각각의 게이트 스택(210, 212)의 금속 층과 게이트 산화물 층 사이에 샌드위치될 수 있다. 다른 실시예에서, 분극 층들(211, 213)은 각각의 풀 업 트랜지스터 PU12, PU22의 각 채널과 게이트 산화물 층 사이에 샌드위치될 수 있다. 각각의 분극 층(211, 213)은 본 명세서에 설명된 바와 같이 각 분극 층들(211, 213) 양단에 전압을 인가하는 것에 의해 분극될 수 있다.
일부 실시예에서, 액세스 트랜지스터들 AX12, AX22는 각 액세스 트랜지스터 AX12, AX22 게이트 스택에 분극 층(221, 223)을 각각 포함할 수 있다. 액세스 트랜지스터들 AX12, AX22에 분극 층(221, 223)을 포함하는 것은 제조 비용 감소를 용이하게 하도록 구성된다. 예를 들어, 액세스 트랜지스터들 AX12, AX22는 부분적으로 풀 업 트랜지스터들 PD12, PD22와 공통 프로세스로 제조될 수 있고, 따라서 제조 비용 감소를 용이하게 한다.
도 2는 온 상태의 예시적인 풀 업 트랜지스터(250) 및 오프 상태의 예시적인 풀 업 트랜지스터(260)를 추가로 도시한다. 풀 업 트랜지스터들(250, 260)은 SRAM 메모리 셀(200)의 풀 업 트랜지스터들 PU12, PU22에 대응하고 동작을 예시하기 위해 제공된다. 풀 업 트랜지스터들(250, 260)은 SRAM 메모리 셀(200)의 분극 게이트 스택들(210, 212)에 대응하는 분극 게이트 스택(252)을 포함한다. 분극 게이트 스택(252)은 본 명세서에 설명된 바와 같이, 분극 층(253)을 포함한다. 분극 층(253)은 SRAM 메모리 셀(200)의 분극 층들(211, 213)에 대응한다.
예를 들어, SRAM 메모리 셀(200)이 논리 0을 저장할 때, 풀 업 트랜지스터 PU22를 턴온하는 인가된 전압들(즉, Vg=0V, Vd=Vs=Vdd)은 PU22의 채널로부터 게이트 전극으로의 포지티브 분극 방향으로 분극 층(213)을 분극시킬 수 있다. 즉, Vgs = Vgd = -Vdd이다. 풀 업 트랜지스터 PU12를 턴오프하는 인가된 전압들(즉, Vg= Vd=Vdd, Vs=0V)은 PU12의 게이트 전극으로부터 채널로의 포지티브 분극 방향으로 층(212)을 분극시킬 수 있다.
온 상태에서 풀 업 트랜지스터, 예를 들어, 풀 업 트랜지스터 PU12 또는 PU22에 대한 분극은 풀 업 트랜지스터(250) 상의 화살표에 의해(즉, 채널에서 게이트 전극으로) 도시된다. 분극은 분극 층(253) 양단에, 그리고 따라서 분극 게이트 스택(252) 양단에 전압 Vp를 발생시킬 수 있으며, 상대적으로 더 포지티브인 노드가 화살표의 헤드 부근의 플러스 부호에 의해 표시된다. 따라서, 온 상태에서, 분극 층(253)의 분극 방향은 게이트 전압(Vg = 0 볼트(V))과 직렬로 네거티브 전압을 제공할 수 있다. 추가 전압은 본 명세서에서 설명된 바와 같이, 연관된 풀 업 트랜지스터의 채널에 추가적인 네거티브 전압(즉, -Vp)을 제공하도록 구성된다.
유사하게, SRAM 메모리 셀(200)이 논리 1을 저장할 때, 풀 업 트랜지스터 PU12를 턴온하는 인가된 전압들(즉, Vg=0V, Vd=Vs=Vdd)은 PU12의 채널로부터 게이트 전극으로의 포지티브 분극 방향으로 분극 층(211)을 분극시킬 수 있다. 즉, Vgs = Vgd = -Vdd이다. 풀 업 트랜지스터 PU22를 턴오프하는 인가된 전압들(즉, Vg= Vd=Vdd, Vs=0V)은 PU22의 게이트 전극으로부터 채널로의 포지티브 분극 방향으로 층(213)을 분극시킬 수 있다.
오프 상태의 풀 업 트랜지스터, 예를 들어, 풀 업 트랜지스터 PU12 또는 PU22에 대한 분극은 풀 업 트랜지스터(260) 상의 화살표에 의해(즉, 게이트 전극으로부터 채널로) 도시된다. 분극은 분극 층(253) 그리고 따라서 분극 게이트 스택(252) 양단에 전압 Vp를 발생시킬 수 있으며, 상대적으로 포지티브인 노드가 플러스 부호에 의해 표시된다. 따라서, 오프 상태에서, 분극 층(253)의 분극 방향은 게이트 전압(Vg = 공급 전압 Vdd)과 직렬인 포지티브 전압을 제공할 수 있다. 추가 전압은 본 명세서에서 설명된 바와 같이, 연관된 풀 업 트랜지스터에 추가적인 포지티브 전압(즉, Vp)을 제공하도록 구성된다.
그 후, 분극된 분극 층들(211, 213)은 도 1의 풀 다운 트랜지스터들 PD11, PD21의 분극 층들(111, 113)의 효과들과 유사하게, 판독 방해의 가능성을 감소시키고, 판독 전류를 증가 및/또는 누설 전류를 감소시키도록 동작할 수 있다.
일부 실시예에서, 액세스 트랜지스터들 도 1의 AX11 및 AX12 또는 도 2의 AX12 및 AX22는 본 명세서에 설명된 바와 같이, 분극 층들(121 및 123 또는 221 및 223)을 포함할 수 있다. 이들 액세스 트랜지스터 분극 층들의 분극은 워드 라인 전압의 인가에 의해 스위칭(즉, 게이트에서 채널로의 포지티브(positive gate to channel)로부터 채널에서 게이트로의 포지티브(positive channel to gate)로 변경 또는 채널에서 게이트로의 포지티브(positive channel to gate)로부터 게이트에서 채널로의 포지티브(positive gate to channel)로 변경)할 수 있다. 일부 실시예에서, 분극 스위칭은 일정 시간(즉, 지연) 이후에 발생할 수 있다. 지연은 재분극 전에 강화된 판독 방해 마진을 제공하도록 구성될 수 있다.
일부 실시예에서, WL 전압은 액세스 트랜지스터 게이트 스택의 재분극을 억제하도록 상대적으로 낮게 구성될 수 있다. 일부 실시예에서, 액세스 트랜지스터 AX11 및 AX12 또는 AX12 및 AX22 게이트-소스 전압 및 게이트-드레인 전압은 게이트 스택의 재분극을 억제할 수 있다. 예를 들어, 비교적 낮은 게이트-드레인 전압은 게이트 스택의 재분극을 억제할 수 있다. 일부 실시예에서, 액세스 트랜지스터는 재분극을 억제하도록 구성된 상대적으로 낮은 게이트-드레인 바이어스를 제공하도록 동작될 수 있다. 유사하게, 일부 실시예에서, SRAM 메모리 셀(예를 들어, 도 1의 SRAM 메모리 셀(100) 또는 도 2의 SRAM 메모리 셀(200))이 데이터를 저장하고 있을 때, 풀 다운(또는 풀 업) 트랜지스터는 상대적으로 높은 게이트-드레인 바이어스를 갖도록 동작될 수 있다.
도 3은 본 개시의 몇몇 실시예와 일관된 게이트 스택(301)을 포함하는 트랜지스터 구조체(300)를 도시한다. 트랜지스터 구조체(300)는 도 1의 풀 다운 트랜지스터들 PD11, PD21 또는 도 2의 풀 업 트랜지스터들 PU12, PU22에 대응할 수 있다. 일부 실시예에서, 트랜지스터 구조체(300)는 도 1의 액세스 트랜지스터들 AX11, AX21 및/또는 도 2의 액세스 트랜지스터들 AX12, AX22에 대응할 수 있다. 트랜지스터 구조체(300)는 소스(302), 드레인(304) 및 채널(306)을 포함한다. 트랜지스터 구조체(300)는 채널(306)에 인접한 제1 층(310), 제1 층(310)에 인접한 제2 층(312), 및 제2 층(312)에 인접한 게이트 전극(314)을 포함하는 게이트 스택(301)을 추가로 포함한다. 트랜지스터 구조체(300)는 스페이서들(320, 322)을 추가로 포함할 수 있다. 제1 스페이서(320)는 소스(302) 및 게이트 스택(301)에 인접하고, 제2 스페이서(322)는 드레인(304) 및 게이트 스택(301)에 인접한다.
실시예에서, 제1 층(310)은 분극 층, 즉, 강유전 층 및/또는 나노결정 층에 대응할 수 있고, 제2 층(312)은 게이트 산화물을 포함할 수 있다. 이 실시예에서, 제1 층(310)은 본 명세서에 설명된 바와 같이 강유전 재료 및/또는 나노결정들을 포함할 수 있다. 따라서, 제1 층(310)은 도 1의 층들(111, 113) 또는 도 2의 층들(211, 213)에 대응할 수 있다. 이 실시예에서, 분극 층은 게이트 산화물 층과 채널(306) 사이에 샌드위치된다. 다른 실시예에서, 제1 층(310)은 게이트 산화물을 포함할 수 있고, 제2 층(312)은 분극 층을 포함할 수 있다. 이 실시예에서, 제2 층(312)은 본 명세서에 설명된 바와 같이 강유전 재료 및/또는 나노결정들을 포함할 수 있다. 따라서, 제2 층(312)은 도 1의 층들(111, 113) 또는 도 2의 층들(211, 213)에 대응할 수 있다. 이 실시예에서, 분극 층은 게이트 산화물 층과 게이트 금속 층, 즉 게이트 전극(314) 사이에 샌드위치된다.
도 4는 본 개시의 몇몇 실시예와 일관된 게이트 스택(401)을 포함하는 트랜지스터 구조체(400)를 도시한다. 트랜지스터 구조체(400)는 도 1 또는 도 2의 하나 이상의 트랜지스터에 대응할 수 있다. 트랜지스터 구조체(400)는 소스(402), 드레인(404) 및 채널(406)을 포함한다. 트랜지스터 구조체(400)는 채널(406)에 인접한 제1 층(410), 제1 층(410)에 인접한 제2 층(412), 제2 층(412)에 인접한 제3 층(414), 및 제3 층(414)에 인접한 게이트 전극(416)을 포함하는 게이트 스택(401)을 추가로 포함한다. 트랜지스터 구조체(400)는 스페이서들(420, 422)을 추가로 포함할 수 있다. 제1 스페이서(420)는 소스(402) 및 게이트 스택(401)에 인접하고, 제2 스페이서(422)는 드레인(404) 및 게이트 스택(401)에 인접한다.
실시예에서, 제1 층(410)은 산화물 층에 대응할 수 있고, 제2 층(412)은 전도성 전극(즉, 플로팅 게이트 전극)을 포함할 수 있고, 제3 층(414)은 강유전 층에 대응할 수 있다. 따라서, 강유전 층(414)은 도 1의 층들(111, 113) 또는 도 2의 층들(211, 213)에 대응할 수 있다. 이 실시예에서, 강유전 층은 게이트 전극(416)과 플로팅 게이트 전극(412) 사이에 샌드위치된다.
따라서, SRAM 메모리 셀, 예를 들어, SRAM 메모리 셀(100) 또는 SRAM 메모리 셀(200)은 각각의 인버터의 하나의 트랜지스터의 게이트 스택에 분극 층을 포함할 수 있다. 분극 층은 각 SRAM 메모리 셀의 데이터 저장 동작들에 의해 분극화될 수 있다. 그 후, 분극된 분극 층들은 누설 전류를 감소시키고, 판독 전류를 증가시키고, 판독 방해의 가능성을 감소시키도록(즉, 판독 마진들을 증가시키도록) 동작할 수 있다.
도 5는 본 개시의 몇몇 실시예와 일관된 메모리 어레이를 포함하는 시스템(500)의 기능 블록 다이어그램을 도시한다. 시스템(500)은 프로세서(502) 및 메모리 어레이(506)를 포함한다. 시스템(500)은 메모리 컨트롤러(504), 메모리(508) 및/또는 하나 이상의 주변 디바이스(510)를 추가로 포함할 수 있다. 시스템(500)은 스마트 폰(예를 들어, iPhone®, Android®-기반 폰, Blackberry®, Symbian®-기반 폰, Palm®-기반 폰, 등)을 포함하지만 이에 한정되는 것은 아닌 모바일 전화기; 웨어러블 디바이스(예를 들어, 웨어러블 컴퓨터, "스마트" 시계들, 스마트 안경, 스마트 의류 등) 및/또는 시스템; 센서 시스템(예를 들어, 환경, 위치, 모션 등) 및/또는 센서 네트워크(유선 및/또는 무선)를 포함하지만 이에 한정되는 것은 아닌 IoT(Internet of Things) 네트워킹된 디바이스; 컴퓨팅 시스템(예를 들어, 서버, 워크 스테이션 컴퓨터, 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터(예를 들어, iPad®, GalaxyTab® 등), 울트라포터블 컴퓨터, 울트라모바일 컴퓨터, 넷북 컴퓨터 및/또는 서브노트 컴퓨터); 등을 포함할 수 있지만 이에 한정되는 것은 아니다.
프로세서(502)는 시스템(500)과 연관된 동작들을 수행하도록 구성된다. 프로세서(502)는 하나 이상의 프로세싱 유닛(들), 즉 코어들을 포함할 수 있다. 메모리 컨트롤러(504)는 프로세서(502)를 메모리(508)에 결합하도록 구성되고 메모리(508)에 대한 액세스들을 관리하도록 구성될 수 있다. 주변 디바이스들(510)은 사용자 인터페이스(예를 들어, 키패드, 키보드, 터치 패드, 마우스, 디스플레이, 터치 민감 디스플레이), 하나 이상의 센서(들)(예를 들어, 가속도계, GPS(global positioning system), 자이로스코프 등), 저장 디바이스(들)(예를 들어, 하드 디스크 드라이브, 고체 상태 드라이브 등) 등을 포함할 수 있다.
메모리 어레이(506)는 본 명세서에 설명된 바와 같이 복수의 분극 게이트 스택 SRAM 메모리 셀, 예를 들어, SRAM 메모리 셀들(100 및/또는 200)을 포함할 수 있다. 일부 실시예에서, 메모리 어레이(506) 및 프로세서(502)는 동일한 다이 상에 있을 수 있다. 일부 실시예에서, 메모리 어레이(506)는 프로세서(502)에 결합, 예를 들어 접속될 수 있다. 프로세서(502)는 메모리 어레이(506)에 포함된 분극 게이트 스택 SRAM 메모리 셀들에 제어 입력들을 제공하고 출력 신호들을 캡처하도록 구성될 수 있다. 예를 들어, 프로세서(502)는 하나 이상의 분극 게이트 스택 SRAM 메모리 셀을 선택 및/또는 선택 해제하고, 선택된 분극 게이트 스택 SRAM 메모리 셀들을 기입(예를 들어, 설정 및/또는 리셋) 및/또는 판독하도록 구성될 수 있다.
일반적으로, 본 개시는 분극 게이트 스택 SRAM(정적 랜덤 액세스 메모리) 메모리 셀에 관한 것이다. 분극 게이트 스택 SRAM 메모리 셀은 한 쌍의 교차 결합형 인버터를 포함한다. 제1 인버터는 제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함하고, 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함한다. 분극 게이트 스택 SRAM 메모리 셀은 제1 인버터에 결합된 제1 액세스 트랜지스터 및 제2 인버터에 결합된 제2 액세스 트랜지스터를 추가로 포함한다. 각각의 인버터의 하나의 트랜지스터의 게이트 스택은 분극 층을 포함한다. 분극 층은 강유전 재료 및/또는 나노결정들을 포함할 수 있다.
장치, 방법 및/또는 시스템은 연관된 트랜지스터가 턴오프될 때 누설 전류를 감소시키고 판독 동작들 동안 판독 전류를 증가시키기 위해 트랜지스터의 게이트 스택에서 분극 층을 이용하도록 구성된다. 실시예에서, 액세스 트랜지스터들은 NMOS 트랜지스터들일 수 있고, 분극 층들은 풀 다운 트랜지스터들의 게이트 스택들에 포함될 수 있다. 다른 실시예에서, 액세스 트랜지스터들은 PMOS 트랜지스터들일 수 있고, 분극 층들은 풀 업 트랜지스터들의 게이트 스택들에 포함될 수 있다.
분극 층의 분극은 판독 동작들 동안 게이트 바이어스를 강화시키고 따라서 연관 트랜지스터들의 구동 전류를 증가시키도록 구성된다. 드라이브 전류를 증가시키는 것은 판독 방해의 가능성을 감소시킬 수 있다. 분극 층의 분극은 대응하는 트랜지스터가 턴오프될 때 유효 임계 전압을 증가시키고, 따라서 연관된 트랜지스터가 턴오프될 때 누설 전류를 감소시키도록 추가로 구성된다.
본 명세서의 임의의 실시예에서 사용된 바와 같이, 용어 "논리"는 전술한 동작들 중 임의의 것을 수행하도록 구성되는 앱, 소프트웨어, 펌웨어 및/또는 회로를 지칭할 수 있다. 소프트웨어는 비-일시적 컴퓨터 판독가능 저장 매체에 기록된 소프트웨어 패키지, 코드, 명령어들, 명령어 세트들 및/또는 데이터로서 구현될 수 있다. 펌웨어는 메모리 디바이스들에서 하드-코딩되는(예를 들어, 비-휘발성인) 코드, 명령어들 또는 명령어 세트들 및/또는 데이터로서 구현될 수 있다.
본 명세서의 임의의 실시예에서 사용된 바와 같이, "회로"는 예를 들어, 고정배선 회로, 프로그램가능 회로, 예컨대, 하나 이상의 개별 명령어 프로세싱 코어를 포함하는 컴퓨터 프로세서들, 상태 머신 회로 및/또는 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어를 단독으로 또는 임의의 조합으로 포함할 수 있다. 논리는 집합적으로 또는 개별적으로, 예를 들어 집적 회로(IC), ASIC(application-specific integrated circuit), SoC(system on-chip), 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 태블릿 컴퓨터들, 서버들, 스마트 폰들 등의 보다 큰 시스템의 일부를 형성하는 회로로서 구현될 수 있다.
전술한 것은 예시적인 시스템 아키텍처들 및 방법론들을 제공하지만, 본 개시에 대한 수정들이 가능하다. 프로세서는 하나 이상의 프로세서 코어를 포함할 수 있고 시스템 소프트웨어를 실행하도록 구성될 수 있다. 시스템 소프트웨어는 예를 들어, 운영 체제를 포함할 수 있다. 디바이스 메모리는 네트워크 인터페이스에 의해 송신되거나, 네트워크 인터페이스에 의해 수신될 하나 이상의 데이터 패킷을 저장하도록 구성된 I/O 메모리 버퍼들을 포함할 수 있다. 운영 체제(OS)는 시스템 자원들을 관리하고, 예를 들어, 시스템(500) 상에서 실행되는 태스크들을 제어하도록 구성될 수 있다. 예를 들어, OS는 Microsoft® Windows®, HP-UX®, Linux® 또는 UNIX®를 사용하여 구현될 수 있지만, 다른 운영 체제들이 사용될 수도 있다. 다른 예에서, OS는 AndroidTM, iOS, Windows Phone® 또는 BlackBerry®을 사용하여 구현될 수 있다.
메모리(508)는 다음 메모리 타입들: 반도체 펌웨어 메모리, 프로그램가능 메모리, 비-휘발성 메모리, 판독 전용 메모리, 전기적 프로그램가능 메모리, 랜덤 액세스 메모리, 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 플래시 메모리, 자기 디스크 메모리, 및/또는 광 디스크 메모리 중 하나 이상을 포함할 수 있다. 추가적으로 또는 대안적으로, 시스템 메모리는 다른 타입 및/또는 추후 개발될 타입의 컴퓨터-판독가능 메모리를 포함할 수 있다.
본 명세서에 설명된 동작들의 실시예들은 하나 이상의 프로세서에 의해 실행될 때 방법들을 수행하는 명령어들을 저장하는 컴퓨터 판독가능 저장 디바이스에서 구현될 수 있다. 프로세서는 예를 들어, 프로세싱 유닛 및/또는 프로그램가능 회로를 포함할 수 있다. 저장 디바이스는 임의의 타입의 유형의 비-일시적 저장 디바이스, 예를 들어, 플로피 디스크들, 광 디스크들, CD-ROM들(compact disk read-only memories), CD-RW들(compact disk rewritables) 및 자기-광학적 디스크들을 포함하는 임의의 타입의 디스크, 반도체 디바이스들, 예컨대, ROM들(read-only memories), RAM들(random access memories) 예컨대, 동적 및 정적 RAM들, EPROM들(erasable programmable read-only memories), EEPROM들(electrically erasable programmable read-only memories), 플래시 메모리들, 자기 또는 광학 카드들, 또는 전자 명령어들을 저장하기에 적합한 임의의 타입의 저장 디바이스들을 포함하는 머신 판독가능 저장 디바이스를 포함할 수 있다.
일부 실시예에서, 하드웨어 기술 언어(HDL)는 본 명세서에서 설명된 다양한 논리 및/또는 회로에 대한 회로 및/또는 논리 구현(들)을 특정하는 데 사용될 수 있다. 예를 들어, 일 실시예에서, 하드웨어 기술 언어는 본 명세서에 설명된 하나 이상의 회로 및/또는 논리의 반도체 제조를 가능하게 하는 초고속 집적 회로(VHSIC) 하드웨어 기술 언어(VHDL)를 준수하거나 그와 호환가능할 수 있다. VHDL은 IEEE 표준 1076-1987, IEEE 표준 1076.2, IEEE1076.1, VHDL-2006의 IEEE 초안 3.0, VHDL-2008의 IEEE 초안 4.0 및/또는 IEEE VHDL 표준들 및/또는 다른 하드웨어 기술 표준들의 다른 버전들을 준수하거나 그와 호환가능할 수 있다.
일부 실시예에서, Verilog 하드웨어 기술 언어(HDL)는 본 명세서에 설명된 다양한 논리 및/또는 회로에 대한 회로 및/또는 논리 구현(들)을 특정하는 데 사용될 수 있다. 예를 들어, 일 실시예에서, HDL은 IEEE 표준 62530-2011: 2011년 7월 7일자 SystemVerilog - 통합 하드웨어 설계, 사양 및 검증 언어; IEEE Std 1800TM-2012: 2013년 2월 21일에 릴리즈된 SystemVerilog-통합 하드웨어 설계, 사양 및 검증 언어에 대한 IEEE 표준; IEEE 표준 1364-2005: 2006년 4월 18일자 Verilog 하드웨어 기술 언어 및/또는 Verilog HDL 및/또는 SystemVerilog 표준들의 다른 버전들에 대한 IEEE 표준을 준수하거나 그와 호환가능할 수 있다.
예들
본 개시의 예들은 후술하는 바와 같이 방법, 이 방법의 동작들을 수행하기 위한 수단, 디바이스, 또는 분극 게이트 스택 SRAM과 관련된 장치 또는 시스템의 대상 재료를 포함한다.
예 1 이 예에 따르면, 장치가 제공된다. 이 장치는 제1 인버터, 제2 인버터, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함한다. 제1 인버터는 제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함한다. 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함한다. 제2 인버터는 제1 인버터에 교차 결합된다. 제1 액세스 트랜지스터는 제1 인버터에 결합된다. 제2 액세스 트랜지스터는 제2 인버터에 결합된다. 각각의 인버터의 하나의 트랜지스터의 게이트 스택은 분극 층을 포함한다.
예 2 이 예는 예 1의 요소들을 포함하며, 각각의 풀 다운 트랜지스터는 분극 층을 포함한다.
예 3 이 예는 예 1의 요소들을 포함하며, 각각의 풀 업 트랜지스터는 분극 층을 포함한다.
예 4 이 예는 예 1의 요소들을 포함하며, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터는 분극 층을 각각 포함한다.
예 5 이 예는 예들 1 내지 4 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 BaTiO3(바륨 티타늄 산화물), PbTiO3(납 티타늄 산화물), Pb(Zr0.2Ti0.8)O3(납 지르코늄 티타늄 산화물), BiFe0.95Ru0.05O3(비스무트 철 루테늄 산화물), HfOx(하프늄 산화물) 및/또는 HfZrOx(하프늄 지르코늄 산화물)를 포함하는 그룹으로부터 선택된 강유전 재료를 포함한다.
예 6 이 예는 예들 1 내지 4 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 각각의 게이트 스택의 게이트 산화물 층과 게이트 금속 층 사이에 샌드위치된다.
예 7 이 예는 예들 1 내지 4 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 분극 층을 포함하는 각각의 트랜지스터의 각 채널과 각각의 게이트 스택의 게이트 산화물 층 사이에 샌드위치된다.
예 8 이 예는 예들 1 내지 4 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 Si(실리콘), Ge(게르마늄), Si/Ge, Al(알루미늄), W(텅스텐) 및/또는 TiN(티타늄 질화물)을 포함하는 그룹으로부터 선택된 나노결정 재료를 포함한다.
예 9 이 예는 예들 1 내지 4 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 각각의 게이트 스택의 플로팅 게이트 전극과 게이트 전극 사이에 샌드위치된다.
예 10 이 예는 예들 1 내지 4 중 어느 하나에 따른 요소들을 포함하며, 이 요소들은 제2 인버터에 결합된 제1 판독 트랜지스터 및 제1 판독 트랜지스터에 결합된 제2 판독 트랜지스터, 판독 워드 라인, 및 판독 비트 라인을 추가로 포함한다.
예 11 이 예는 예들 1 내지 4 중 어느 하나에 따른 요소들을 포함하며, 각각의 트랜지스터는 비평면이다.
예 12 이 예는 예들 1 내지 4 중 어느 하나에 따른 요소들을 포함하며, 각각의 분극 층은 연관된 트랜지스터가 턴오프될 때 누설 전류를 감소시키고 판독 동작들 동안 판독 전류를 증가시키기 위한 것이다.
예 13 이 예에 따르면, 메모리 어레이가 제공된다. 메모리 어레이는 복수의 SRAM(정적 랜덤 액세스 메모리) 메모리 셀을 포함한다. 각각의 메모리 셀은 제1 인버터, 제2 인버터, 제1 액세스 트랜지스터, 및 제2 액세스 트랜지스터를 포함한다. 제1 인버터는 제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함한다. 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함한다. 제2 인버터는 제1 인버터에 교차 결합된다. 제1 액세스 트랜지스터는 제1 인버터에 결합된다. 제2 액세스 트랜지스터는 제2 인버터에 결합된다. 각각의 인버터의 하나의 트랜지스터의 게이트 스택은 분극 층을 포함한다.
예 14 이 예는 예 13의 요소들을 포함하며, 각각의 풀 다운 트랜지스터는 분극 층을 포함한다.
예 15 이 예는 예 13의 요소들을 포함하며, 각각의 풀 업 트랜지스터는 분극 층을 포함한다.
예 16 이 예는 예 13의 요소들을 포함하며, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터는 분극 층을 각각 포함한다.
예 17 이 예는 예들 13 내지 16 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 BaTiO3(바륨 티타늄 산화물), PbTiO3(납 티타늄 산화물), Pb(Zr0.2Ti0.8)O3(납 지르코늄 티타늄 산화물), BiFe0.95Ru0.05O3(비스무트 철 루테늄 산화물), HfOx(하프늄 산화물) 및/또는 HfZrOx(하프늄 지르코늄 산화물)를 포함하는 그룹으로부터 선택된 강유전 재료를 포함한다.
예 18 이 예는 예들 13 내지 16 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 각각의 게이트 스택의 게이트 산화물 층과 게이트 금속 층 사이에 샌드위치된다.
예 19 이 예는 예들 13 내지 16 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 분극 층을 포함하는 각각의 트랜지스터의 각 채널과 각각의 게이트 스택의 게이트 산화물 층 사이에 샌드위치된다.
예 20 이 예는 예들 13 내지 16 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 Si(실리콘), Ge(게르마늄), Si/Ge, Al(알루미늄), W(텅스텐) 및/또는 TiN(티타늄 질화물)을 포함하는 그룹으로부터 선택된 나노결정 재료를 포함한다.
예 21 이 예는 예들 13 내지 16 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 각각의 게이트 스택의 플로팅 게이트 전극과 게이트 전극 사이에 샌드위치된다.
예 22 이 예는 예들 13 내지 16 중 어느 하나에 따른 요소들을 포함하며, 이 요소들은 제2 인버터에 결합된 제1 판독 트랜지스터 및 제1 판독 트랜지스터에 결합된 제2 판독 트랜지스터, 판독 워드 라인, 및 판독 비트 라인을 추가로 포함한다.
예 23 이 예는 예들 13 내지 16 중 어느 하나에 따른 요소들을 포함하며, 각각의 트랜지스터는 비평면이다.
예 24 이 예는 예들 13 내지 16 중 어느 하나에 따른 요소들을 포함하며, 각각의 분극 층은 연관된 트랜지스터가 턴오프될 때 누설 전류를 감소시키고 판독 동작들 동안 판독 전류를 증가시키기 위한 것이다.
예 25 이 예에 따르면, 시스템이 제공된다. 시스템은 프로세서 및 메모리 어레이를 포함한다. 프로세서는 적어도 하나의 코어를 포함한다. 메모리 어레이는 복수의 정적 랜덤 액세스 메모리(SRAM) 메모리 셀을 포함한다. 각각의 SRAM 메모리 셀은 제1 인버터, 제2 인버터, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터를 포함한다. 제1 인버터는 제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함한다. 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함한다. 제2 인버터는 제1 인버터에 교차 결합된다. 제1 액세스 트랜지스터는 제1 인버터에 결합된다. 제2 액세스 트랜지스터는 제2 인버터에 결합된다. 각각의 인버터의 하나의 트랜지스터의 게이트 스택은 분극 층을 포함한다.
예 26 이 예는 예 25의 요소들을 포함하며, 각각의 풀 다운 트랜지스터는 분극 층을 포함한다.
예 27 이 예는 예 25의 요소들을 포함하며, 각각의 풀 업 트랜지스터는 분극 층을 포함한다.
예 28 이 예는 예 25의 요소들을 포함하며, 제1 액세스 트랜지스터 및 제2 액세스 트랜지스터는 분극 층을 각각 포함한다.
예 29 이 예는 예들 25 내지 28 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 BaTiO3(바륨 티타늄 산화물), PbTiO3(납 티타늄 산화물), Pb(Zr0.2Ti0.8)O3(납 지르코늄 티타늄 산화물), BiFe0.95Ru0.05O3(비스무트 철 루테늄 산화물), HfOx(하프늄 산화물) 및/또는 HfZrOx(하프늄 지르코늄 산화물)를 포함하는 그룹으로부터 선택된 강유전 재료를 포함한다.
예 30 이 예는 예들 25 내지 28 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 각각의 게이트 스택의 게이트 산화물 층과 게이트 금속 층 사이에 샌드위치된다.
예 31 이 예는 예들 25 내지 28 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 분극 층을 포함하는 각각의 트랜지스터의 각 채널과 각각의 게이트 스택의 게이트 산화물 층 사이에 샌드위치된다.
예 32 이 예는 예들 25 내지 28 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 Si(실리콘), Ge(게르마늄), Si/Ge, Al(알루미늄), W(텅스텐) 및/또는 TiN(티타늄 질화물)을 포함하는 그룹으로부터 선택된 나노결정 재료를 포함한다.
예 33 이 예는 예들 25 내지 28 중 어느 하나에 따른 요소들을 포함하며, 분극 층은 각각의 게이트 스택의 플로팅 게이트 전극과 게이트 전극 사이에 샌드위치된다.
예 34 이 예는 예들 25 내지 28 중 어느 하나에 따른 요소들을 포함하며, 이 요소들은 제2 인버터에 결합된 제1 판독 트랜지스터 및 제1 판독 트랜지스터에 결합된 제2 판독 트랜지스터, 판독 워드 라인, 및 판독 비트 라인을 추가로 포함한다.
예 35 이 예는 예들 25 내지 28 중 어느 하나에 따른 요소들을 포함하며, 각각의 트랜지스터는 비평면이다.
예 36 이 예는 예들 25 내지 28 중 어느 하나에 따른 요소들을 포함하며, 각각의 분극 층은 연관된 트랜지스터가 턴오프될 때 누설 전류를 감소시키고 판독 동작들 동안 판독 전류를 증가시키기 위한 것이다.
본 명세서에서 사용된 용어들 및 표현들은 한정이 아닌 설명의 용어들로서 사용되며, 그러한 용어들 및 표현들의 사용에서, 도시되고 설명된 특징들(또는 그의 일부들)의 임의의 등가물들을 배제하려는 의도는 없으며, 청구항들의 범위 내에서 다양한 수정들이 가능하다는 것이 인식된다. 따라서, 청구항들은 모든 그러한 등가물을 커버하도록 의도된다.
다양한 특징들, 양태들, 및 실시예들이 본 명세서에 설명되었다. 특징들, 양태들, 및 실시예들은, 본 기술분야의 통상의 기술자들에 의해 이해되는 바와 같이, 서로의 조합뿐만 아니라 변형 및 수정도 가능하다. 그러므로, 본 개시는 그러한 조합들, 변형들, 및 수정들을 포괄하는 것으로 간주되어야 한다.

Claims (24)

  1. 장치로서,
    제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함하는 제1 인버터;
    상기 제1 인버터에 교차 결합된 제2 인버터- 상기 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함함 -;
    상기 제1 인버터에 결합된 제1 액세스 트랜지스터; 및
    상기 제2 인버터에 결합된 제2 액세스 트랜지스터
    를 포함하고,
    각각의 인버터의 하나의 트랜지스터의 게이트 스택은 분극 층을 포함하는, 장치.
  2. 제1항에 있어서,
    각각의 풀 다운 트랜지스터는 상기 분극 층을 포함하는, 장치.
  3. 제1항에 있어서,
    각각의 풀 업 트랜지스터는 상기 분극 층을 포함하는, 장치.
  4. 제1항에 있어서,
    상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터는 분극 층을 각각 포함하는, 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 분극 층은 BaTiO3(바륨 티타늄 산화물), PbTiO3(납 티타늄 산화물), Pb(Zr0.2Ti0.8)O3(납 지르코늄 티타늄 산화물), BiFe0.95Ru0.05O3(비스무트 철 루테늄 산화물), HfOx(하프늄 산화물) 및/또는 HfZrOx(하프늄 지르코늄 산화물)를 포함하는 그룹으로부터 선택된 강유전 재료를 포함하는, 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 분극 층은 각각의 게이트 스택의 게이트 산화물 층과 게이트 금속 층 사이에 샌드위치되는, 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 분극 층은 상기 분극 층을 포함하는 각각의 트랜지스터의 각 채널과 각각의 게이트 스택의 게이트 산화물 층 사이에 샌드위치되는, 장치.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 분극 층은 Si(실리콘), Ge(게르마늄), Si/Ge, Al(알루미늄), W(텅스텐) 및/또는 TiN(티타늄 질화물)을 포함하는 그룹으로부터 선택된 나노결정 재료를 포함하는, 장치.
  9. 메모리 어레이로서,
    복수의 SRAM(정적 랜덤 액세스 메모리) 메모리 셀을 포함하고, 각각의 메모리 셀은:
    제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함하는 제1 인버터;
    상기 제1 인버터에 교차 결합된 제2 인버터- 상기 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함함 -;
    상기 제1 인버터에 결합된 제1 액세스 트랜지스터;
    상기 제2 인버터에 결합된 제2 액세스 트랜지스터
    를 포함하고,
    각각의 인버터의 하나의 트랜지스터의 게이트 스택은 분극 층을 포함하는, 메모리 어레이.
  10. 제9항에 있어서,
    각각의 풀 다운 트랜지스터는 상기 분극 층을 포함하는, 메모리 어레이.
  11. 제9항에 있어서,
    각각의 풀 업 트랜지스터는 상기 분극 층을 포함하는, 메모리 어레이.
  12. 제9항에 있어서,
    상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터는 분극 층을 각각 포함하는, 메모리 어레이.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 분극 층은 BaTiO3(바륨 티타늄 산화물), PbTiO3(납 티타늄 산화물), Pb(Zr0.2Ti0.8)O3(납 지르코늄 티타늄 산화물), BiFe0.95Ru0.05O3(비스무트 철 루테늄 산화물), HfOx(하프늄 산화물) 및/또는 HfZrOx(하프늄 지르코늄 산화물)를 포함하는 그룹으로부터 선택된 강유전 재료를 포함하는, 메모리 어레이.
  14. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 분극 층은 각각의 게이트 스택의 게이트 산화물 층과 게이트 금속 층 사이에 샌드위치되는, 메모리 어레이.
  15. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 분극 층은 상기 분극 층을 포함하는 각각의 트랜지스터의 각 채널과 각각의 게이트 스택의 게이트 산화물 층 사이에 샌드위치되는, 메모리 어레이.
  16. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 분극 층은 Si(실리콘), Ge(게르마늄), Si/Ge, Al(알루미늄), W(텅스텐) 및/또는 TiN(티타늄 질화물)을 포함하는 그룹으로부터 선택된 나노결정 재료를 포함하는, 메모리 어레이.
  17. 시스템으로서,
    적어도 하나의 코어를 포함하는 프로세서; 및
    복수의 정적 랜덤 액세스 메모리(SRAM) 메모리 셀을 포함하는 메모리 어레이
    를 포함하고, 각각의 SRAM 메모리 셀은:
    제1 풀 업 트랜지스터 및 제1 풀 다운 트랜지스터를 포함하는 제1 인버터;
    상기 제1 인버터에 교차 결합된 제2 인버터- 상기 제2 인버터는 제2 풀 업 트랜지스터 및 제2 풀 다운 트랜지스터를 포함함 -;
    상기 제1 인버터에 결합된 제1 액세스 트랜지스터;
    상기 제2 인버터에 결합된 제2 액세스 트랜지스터
    를 포함하고,
    각각의 인버터의 하나의 트랜지스터의 게이트 스택은 분극 층을 포함하는, 시스템.
  18. 제17항에 있어서,
    각각의 풀 다운 트랜지스터는 상기 분극 층을 포함하는, 시스템.
  19. 제17항에 있어서,
    각각의 풀 업 트랜지스터는 상기 분극 층을 포함하는, 시스템.
  20. 제17항에 있어서,
    상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터는 분극 층을 각각 포함하는, 시스템.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 분극 층은 BaTiO3(바륨 티타늄 산화물), PbTiO3(납 티타늄 산화물), Pb(Zr0.2Ti0.8)O3(납 지르코늄 티타늄 산화물), BiFe0.95Ru0.05O3(비스무트 철 루테늄 산화물), HfOx(하프늄 산화물) 및/또는 HfZrOx(하프늄 지르코늄 산화물)를 포함하는 그룹으로부터 선택된 강유전 재료를 포함하는, 시스템.
  22. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 분극 층은 각각의 게이트 스택의 게이트 산화물 층과 게이트 금속 층 사이에 샌드위치되는, 시스템.
  23. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 분극 층은 상기 분극 층을 포함하는 각각의 트랜지스터의 각 채널과 각각의 게이트 스택의 게이트 산화물 층 사이에 샌드위치되는, 시스템.
  24. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 분극 층은 Si(실리콘), Ge(게르마늄), Si/Ge, Al(알루미늄), W(텅스텐) 및/또는 TiN(티타늄 질화물)을 포함하는 그룹으로부터 선택된 나노결정 재료를 포함하는, 시스템.
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