KR100755912B1 - 반도체장치 - Google Patents
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Abstract
절연층상의 반도체층에 구성된 전계효과 트랜지스터를 가지는 반도체장치에 있어서, 상기 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속되는 보디전극과, 상기 전계효과 트랜지스터의 채널 형성영역과 대향하여 상기 절연층 밑에 설치되는 백 게이트전극을 구비하고 있다. 상기 보디전극, 상기 백 게이트전극의 각각에는, 상기 전계효과 트랜지스터의 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 캐리어를 제어하는 전위가 인가된다. 이것에 의해, 전계효과 트랜지스터의 드레인 내압을 높게하는 것이 가능하게 된다. 또, 전계효과 트랜지스터의 문턱치전압의 안정화를 도모하는 것이 가능하게 된다. 또, 전계효과 트랜지스터의 문턱치전압을 안정한 상태에서 변화시키는 것이 가능하게 된다.
Description
본 발명은 반도체장치에 관한 것으로, 특히, 절연층상의 반도체층에 구성된 전계효과 트랜지스터를 가지는 반도체장치에 적용하는 유효한 기술에 관한 것이다.
전계효과 트랜지스터를 가지는 반도체장치에 있어서는, 단결정 규소로 이루어지는 반도체기판과 단결정 규소로 이루어지는 얇은 반도체층과의 사이에 산화규소로 이루어지는 절연층이 설치된 소위 SOI(Silicon On Insulator)구조의 반도체기체를 사용하고, 이 반도체기체의 반도체층에 전계효과 트랜지스터를 구성하는 시도가 행하여지고 있다. 전계효과 트랜지스터는, 채널 형성영역(보디영역), 게이트 절연막, 게이트전극, 소스영역 및 드레인영역인 한쌍의 반도체영역을 가지고, 소스영역 및 드레인영역인 한쌍의 반도체영역의 각각의 밑 부분을 반도체기체의 절연층에 접촉시킨 구조로 구성되어 있다. 이 전계효과 트랜지스터는, 한쌍의 반도체영역의 각각의 밑 부분의 접촉면적에 상당하는 만큼, 소스영역 및 드레인영역에 부가되는 pn 접합용량(기생용량)을 저감할 수 있으므로, 스위칭 속도의 고속화를 도모할 수 있다.
그런데, 상기 전계효과 트랜지스터는, 채널 형성영역이 한쌍의 반도체영역 및 반도체기체의 절연층으로 주위를 둘러쌓고 있기 때문에, 통상의 벌크(bulk)기판 으로 이루어지는 반도체기체에 전계효과 트랜지스터를 구성한 경우에 비해 문턱치전압(Vth)이 낮게 된다. 그래서, 채널 형성영역이 완전하게 공핍화(空乏化)되지 않고, 일부가 중성영역으로서 남아 있는 부분공핍형의 전계효과 트랜지스터에 있어서는, 반도체기체의 반도체층에 채널 형성영역과 전기적으로 접속된 급전용 컨택트영역(보디전극)을 만들어, 이 급전용 컨택트영역에 전위를 인가하여 문턱치전압을 바꾸는 방법이 제안되어 있다. 이 방법에 관해서는, 예를 들면, 1997 IEEE International Solid-State Circit Conference, Digest of Technical Papers, 68 - 69 TP 4.3[A 1V 46ns 16Mb SOI - DRAM whit Body Control Technique]에 개시되어 있다.
또, 채널 형성영역이 완전하게 공핍화되는 완전공핍형의 전계효과 트랜지스터에 있어서는, 채널 형성영역과 대향하여 반도체기체의 절연층 밑에 백 게이트(back gate)전극을 만들어, 이 백 게이트전극에 전위를 인가하여 문턱치전압을 바꾸는 방법이 제안되어 있다. 이 방법에 관해서는, 일본특허공개 평 7-131025호 공보에 개시되어 있다.
그러나, 본 발명등은, 상술의 기술에 관해서 검토한 결과, 이하의 문제점을 발견하였다.
(1) 상기 부분공핍형의 전계효과 트랜지스터에서, 예를 들면 n채널 도전형의 경우, p형의 채널 형성영역은 게이트 전계 및 소스·드레인의 전위에서 공핍화영역이 생기고, 일부가 중성영역으로 되어 있다. 게이트전극에 VGS 전위, 한쪽의 반도체영역에 VS 전위(= 0[V]), 다른쪽의 반도체영역에 VDS 전위(
VS전위), 급전용 컨택트영역에 VSub 전위(
0[V])를 인가하면, 채널전류가 흘러, 드레인 근방의 고(高)전계영역에서 전자와 홀이 발생한다. 전자는 보다 고전위의 드레인영역에 흐르지만, 홀은 전위가 낮은 중성영역에 유입된다. 이 홀은 중성영역을 통하여 급전용 컨택트영역으로 인출되지만, 중성영역의 저항이 크기 때문에, 중성영역의 전위가 높게 된다. 중성영역의 전위가 높으면, 바이폴러 동작에 의해 소스에서 전자가 채널로 흐르기 때문에, 드레인 근방의 고전계영역에서 홀의 발생이 증가한다. 이들의 일련의 메커니즘이 순환함으로써 중성영역의 전위가 점점 증가하기 때문에, 결과로서 드레인 내압이 낮게 된다는 문제가 있다. 또, 문턱치전압이 불안정하게 된다는 문제가 있다. 이들의 문제는 p채널 도전형에 있어서도 동일하게 발생한다.
(2) 상기 완전공핍형의 전계효과 트랜지스터에서, 예를 들면 n채널 도전형의 경우, 채널 형성영역이 전부 공핍화되어 있기 때문에, 드레인 근방의 고전계영역에서 발생한 홀이 도망갈 길이 없다. 이 때문에, 발생한 홀의 전부가 소스영역에 흐르게 되므로, 바이폴러 동작에 의해 드레인 내압이 낮게 된다는 문제가 있다. 또, 채널 형성영역의 전부가 공핍화하고 있기 때문에, 문턱치전압을 높게 할 수 없다는 문제가 있다. 일본특허공개 평 1-115394호 공보에는, 완전공핍형의 전계효과 트랜지스터의 문턱치를 백 게이트 바이어스로 변화시키는 방법이 개시되어 있지만, 상세하게 검토한 결과, 마이너스의 백 게이트 전위에 의해, 채널 형성영역의 하층부(저면부)의 전위가 하강하기 때문에, 드레인 근방에서 발생한 홀이 채널 형성영역의 하층부에 축적되어, 문턱치전압이 불안정하게 된다. 이들의 문제는 p채널 도전형에 있어서도 동일하게 발생한다.
(3) 상기 부분공핍형의 전계효과 트랜지스터 및 완전공핍형의 전계효과 트랜지스터는, 상술한 바와 같이, 문턱치전압이 낮고, 드레인 내압도 낮다. 이 때문에, 문턱치전압을 안정한 상태로 변화시킬 수 없으므로, 스탠바이 전류가 크고, 스탠바이 전류 테스트를 행할 수 없다. 또, 드레인 내압이 낮기 때문에, 고전압의 에이징(aging)을 행할 수 없다.
본 발명의 목적은, 절연층상의 반도체층에 구성된 전계효과 트랜지스터의 드레인 내압을 높이는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 다른 목적은, 절연층상의 반도체층에 구성된 전계효과 트랜지스터의 문턱치전압의 안정화를 도모하는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 다른 목적은, 절연층상의 반도체층에 구성된 전계효과 트랜지스터의 문턱치전압을 안정한 상태로 변화시키는 것이 가능한 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면에 의해 명백하게 될 것이다.
(발명의 개시)
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 하기의 다음과 같다.
절연층상의 반도체층에 구성된 전계효과 트랜지스터를 가지는 반도체장치 있어서, 상기 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속되는 보디전극 과, 상기 전계효과 트랜지스터의 채널 형성영역과 대향하여 상기 절연층 밑에 설치되는 백 게이트전극을 구비하고 있다.
부분공핍형 전계효과 트랜지스터의 경우, 상기 보디전극, 상기 백 게이트전극의 각각에는, 상기 전계효과 트랜지스터의 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 전하를 상기 백 게이트전극과 대향하는 상기 반도체층의 하층부에 유기하는 전위가 인가된다.
완전공핍형 전계효과 트랜지스터의 경우, 상기 보디전극에는, 상기 전계효과 트랜지스터의 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위(n채널 도전형의 경우, 부(負)전위)가 인가되며, 상기 백 게이트전극에는, 상기 전계효과 트랜지스터의 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 전하를 상기 백 게이트전극과 대향하는 상기 반도체층의 하층부에 유기하는 전위가 인가된다.
상술한 수단에 의하면, 이하의 작용효과가 얻어진다.
(1) 부분공핍형 전계효과 트랜지스터의 경우, 채널 형성영역의 하층부(저면부)에, 그 상층부에 형성되는 채널과 반대 도전형의 채널이 형성된다. 드레인 근방의 고전계영역에서 발생한 캐리어(n채널 도전형의 경우는 홀, p채널 도전형의 경우는 전자)는, 채널 형성영역의 하층부에 형성된 채널을 통하여 보디전극으로 흐르기 때문에, 채널 형성영역의 중성영역의 전위의 상승을 억제할 수 있다. 따라서, 부분공핍형의 전계효과 트랜지스터의 드레인 내압을 높게 할 수 있다. 또, 문턱치전압의 안정화를 도모할 수 있다.
또, 드레인 내압을 높게 할 수 있으므로, 고전압의 에이징을 행할 수 있다.
또, 드레인 내압을 높게 할 수 있고, 문턱치전압의 안정화를 도모할 수 있으므로, 부분공핍형의 전계효과 트랜지스터의 문턱치전압을 안정한 상태로 변화시킬 수 있다.
또, 부분공핍형의 전계효과 트랜지스터의 문턱치전압(Vth)을 안정한 상태로 변화시킬 수 있으므로, 스탠바이시(時)의 리크전류 테스트를 행할 수 있다.
(2) 완전공핍형의 전계효과 트랜지스터의 경우, 드레인 근방의 고전계영역에서 발생한 캐리어(n채널 도전형의 경우는 홀, p채널 도전형의 경우는 전자)는 보디전극에서 인출하기 때문에, 캐리어가 소스영역으로 흐르는 일은 없다. 따라서, 바이폴러 동작이 발생하지 않으므로, 완전공핍형의 전계효과 트랜지스터의 드레인 내압을 높게 할 수 있다. 또, 문턱치전압의 안정화를 도모할 수 있다.
또, 드레인 내압을 높게 할 수 있으므로, 고전압의 에이징을 행할 수 있다.
또, 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 캐리어를 보디전극에서 인출하므로, 백 게이트전극의 전위에 의해 완전공핍형 전계효과 트랜지스터의 문턱치전압을 안정한 상태로 변화시킬 수 있다.
또, 완전공핍형의 전계효과 트랜지스터의 문턱치전압(Vth)을 안정한 상태로 변화시킬 수 있으므로, 스탠바이시의 리크전류 테스트를 행할 수 있다.
또한, 상기 완전공핍형 전계효과 트랜지스터에서, 보디전극에 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 전하를 주입하는 전위를 인가하면 완전공핍형으로 되지 않고, 부분공핍형이 된다. 이 경우, 상기 부분공핍형 전계효과 트랜지스터에서 서술한 바와 같이, 보디전극의 전위에 의해 문턱치전압을 변화시킬 수 있다.
도 1은 본 발명의 실시형태 1인 반도체장치의 요부평면도이다.
도 2는 상기 반도체장치의 요단부 단면도이다.
도 3은 상기 반도체장치의 요단부 단면도이다.
도 4는 본 발명의 실시형태 2인 반도체장치의 요부평면도이다.
도 5는 상기 반도체장치의 요부단면도이다.
도 6은 보디전극 및 백 게이트전극에 인가되는 전위와 문턱치전압과의 관계를 나타내는 도면이다.
도 7은 본 발명의 실시형태 3인 반도체장치의 요부평면도이다.
도 8은 도 7에 나타내는 E - E선의 위치에서 자른 요부단면도이다.
도 9는 도 7에서의 각 반도체영역의 레이아웃을 나타내는 요부평면도이다.
도 10은 상기 반도체장치의 제조방법을 설명하기 위한 요부단면도이다.
도 11은 상기 반도체장치의 제조방법을 설명하기 위한 요부단면도이다.
도 12는 상기 반도체장치의 제조방법을 설명하기 위한 요부단면도이다.
도 13은 본 발명의 실시형태 4인 반도체장치의 요부단면도이다.
도 14는 도 13에 나타내는 F - F선의 위치에서 자른 요부단면도이다.
도 15는 상기 반도체장치의 제조방법을 설명하기 위한 요부단면도이다.
도 16은 상기 반도체장치의 제조방법을 설명하기 위한 요부단면도이다.
도 17은 상기 반도체장치의 제조방법을 설명하기 위한 요부단면도이다.
도 18은 상기 반도체장치의 제조방법을 설명하기 위한 요부단면도이다.
도 19는 상기 반도체장치의 제조방법을 설명하기 위한 요부단면도이다.
도 20은 본 발명의 실시형태 5인 반도체장치의 요부평면도이다.
도 21은 본 발명의 실시형태 6인 RISC 프로세서(반도체장치)의 동작모드를 나타내는 블럭도이다.
도 22는 타이밍차트 도면이다.
도 23은 타이밍차트 도면이다.
(발명을 실시하기 위한 최선의 형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다.
(실시형태 1)
본 실시형태에서는 부분공핍형의 전계효과 트랜지스터를 가지는 반도체장치에 본 발명을 적용한 예에 관해서 설명한다.
도 1은 본 발명의 실시형태 1인 반도체장치의 요부평면도이고, 도 2 및 도 3은 상기 반도체장치의 요부단면도이며, 도 2의 (A)도 및 도 3의 (C)도는 도 1에 나타내는 A - A선의 위치에서 자른 단면도이고, 도 2의 (B)도 및 도 3의 (D)도는 도 1에 나타내는 B - B선의 위치에서 자른 단면도이다. 또한, 도 1에서, 도면을 보기 쉽게 하기 위해, 후술하는 게이트전극(4)보다도 상층은 도시를 생략하고 있다. 또, 도 2 및 도 3에서, 도면을 보기 쉽게 하기 위해, 후술하는 배선(10A, 10B, 10C)보다도 상층은 도시를 생략하고 있다.
도 1 및 도 2에 나타내는 바와 같이, 반도체장치는 반도체기체(1)를 주체(主體)로 하는 구성으로 되어 있다. 반도체기체(1)는, 단결정 규소로 이루어지는 p형 반도체기판(1A)과 단결정 규소로 이루어지는 반도체층(1C)과의 사이에 산화규소막으로 이루어지는 절연층(1B)이 설치된 소위 SOI(Silicon On Insulator)구조로 구성되어 있다.
상기 반도체층(1C)의 소자간 분리영역상에서는 예를 들면 산화규소막으로 이루어지는 필드절연막(2)이 설치되어 있다. 이 필드절연막(2)으로 주위를 규정한 반도체층(1C)의 소자 형성영역에는 전계효과 트랜지스터(Qn)가 구성되어 있다. 본 실시형태에서, 전계효과 트랜지스터(Qn)는 부분공핍형으로 구성되어 있다.
상기 전계효과 트랜지스터(Qn)가 구성되는 반도체층(1C)의 영역에는 불순물로서 붕소(B)가 도입되어, p형 반도체영역으로서 구성되어 있다.
상기 전계효과 트랜지스터(Qn)는, 주로, p형 반도체층(1C)으로 이루어지는 채널 형성영역(1C), 게이트 절연막(3), 게이트전극(4), 소스영역 및 드레인영역인 한쌍의 n형 반도체영역(6)으로 구성되어 있다. 즉, 전계효과 트랜지스터(Qn)는 n채널 도전형으로 구성되어 있다. 게이트 절연막(3)은 예를 들면 열산화규소막으로 형성되어 있다. 게이트전극(4)은 예를 들면 불순물로서 인(P)이 도입된 다결정 규소막으로 형성되어 있다. 소스영역 및 드레인영역인 한쌍의 n형 반도체영역(6)은, 게이트전극(4)에 대해서 자기정합으로 형성되며, p형 반도체층(1C)에 설치되어 있다.
상기 전계효과 트랜지스터(Qn)는, 소스영역 및 드레인영역인 한쌍의 n형 반도체영역(6)의 각각의 밑 부분을 반도체기체(1)의 절연층(1B)에 접촉시킨 구조로 구성되어 있다. 이 전계효과 트랜지스터(Qn)는, 한쌍의 n형 반도체영역(6)의 각각의 밑 부분의 접촉면적에 상당하는 만큼, 소스영역 및 드레인영역에 부가되는 pn 접합용량(기생용량)을 저감할 수 있으므로, 스위칭 속도의 고속화를 도모할 수 있다.
상기 전계효과 트랜지스터(Qn)는, 채널 형성영역이 한쌍의 n형 반도체영역(6) 및 반도체기체(1)의 절연층(1B)으로 주위를 둘러싸여 있다.
상기 p형 반도체층(1C)에는, 보디전극인 p형 반도체영역(8)이 설치되어 있다. 이 p형 반도체영역(8)은, p형 반도체층(1C)의 불순물 농도에 비해 고불순물 농도로 설정되며, 전계효과 트랜지스터(Qn)의 채널 형성영역과 전기적으로 접속되어 있다.
상기 p형 반도체기판(1A)의 주면에는, 백 게이트전극인 p형 반도체영역(5)이 설치되어 있다. p형 반도체영역(5)은, p형 반도체기판(1A)의 불순물 농도에 비해 고불순물 농도로 설정되며, 절연층(1B)과 접촉하도록 설치되어 있다. 또, p형 반도체영역(5)은, 전계효과 트랜지스터(Qn)가 구성된 p형 반도체층(1C)과 대향하도록 설치되어 있다. 즉, 백 게이트전극인 p형 반도체영역(5)은, 전계효과 트랜지스터(Qn)의 채널 형성영역, 보디전극인 p형 반도체영역(8)의 각각과 대향하도록 설치되어 있다.
상기 한쌍의 n형 반도체영역(6) 중, 한쪽의 n형 반도체영역(6)에는 층간 절연막(9)에 형성된 접속 구멍을 통하여 배선(10A)이 전기적으로 접속되며, 다른쪽의 n형 반도체영역(6)에는 층간 절연막(9)에 형성된 접속 구멍을 통하여 배선(10B)이 전기적으로 접속되어 있다. 배선(10A)에는 VS 전위(= 0[V])가 인가되며, 배선(10B)에는 VDS 전위(
VS 전위)가 인가된다. 즉, 한쪽의 n형 반도체영역(6)에는 VS 전위가 인가되며, 다른쪽의 n형 반도체영역(6)에는 VS 전위보다도 높은 VDS 전위가 인가된다. 또한 게이트전극(4)에는 VGS 전위가 인가된다.
상기 보디전극인 p형 반도체영역(8)에는 층간 절연막(9)에 형성된 접속 구멍을 통하여 배선(10C)이 전기적으로 접속되어 있다. 배선(10C)에는 VS 전위 및 VDS 전위보다도 낮은 VSub 전위(
0[V])가 인가된다. 즉, 보디전극인 p형 반도체영역(8)에는 VSub 전위가 인가된다.
상기 백 게이트전극인 p형 반도체영역(5)에는 VS 전위 및 VDS 전위보다도 낮은 VBG 전위(< 0 [V])가 인가된다. 이 VBG 전위는 반도체기체(1)의 주면측에서 공급된다.
상기 반도체장치에서, 전계효과 트랜지스터(Qn)의 채널 형성영역은, 게이트전계 및 소스·드레인의 전위에 의해 공핍화영역(7A)이 생기고, 일부가 중성영역(7B)으로 되어 있다. 게이트전극(4)에 VGS 전위, 한쪽의 n형 반도체영역(6)에 VS 전위(= 0[V]), 다른쪽의 n형 반도체영역(6)에 VDS 전위(
VS 전위), 보디전극인 p형 반도체영역(8)에 VSub 전위(
0[V]), 백 게이트전극인 p형 반도체영역(5)에 VBG 전위(< 0[V])를 인가하면, 도 3에 나타내는 바와 같이, 백 게이트전극인 p형 반도체영역(5)과 대향하는 p형 반도체층(1C)의 하층부(저면부)에, 전계효과 트랜지스터(Qn)의 채널 형성영역의 상층부에 형성되는 채널과 반대 도전 형의 채널(11)이 형성된다. 본 실시형태에서, 백 게이트전극인 p형 반도체영역(5)은 전계효과 트랜지스터(Qn)의 채널 형성영역, 보디전극인 p형 반도체영역(8)의 각각과 대향하여 설치되어 있으므로, 전계효과 트랜지스터(Qn)의 채널 형성영역, 보디전극인 p형 반도체영역(8)의 각각은, 채널(11)을 통해 서로 연결된 상태로 된다. 드레인 근방의 고전계영역에서 발생한 홀은, 채널 형성영역의 하층부에 형성된 채널(11)을 통하여 보디전극인 p형 반도체영역(8)으로 흐르기 때문에, 채널 형성영역의 중성영역(7B)의 전위의 상승을 억제할 수 있다. 따라서, 부분공핍형의 전계효과 트랜지스터(Qn)의 드레인 내압을 높게 할 수 있다. 또, 문턱치전압(Vth)의 안정화를 도모할 수 있다.
또, 드레인 내압을 높게 할 수 있으므로, 고전압의 에이징을 행할 수 있다. 에이징은 백 게이트전극에 혹은 백 게이트전극과 보디전극에 전위를 인가한 상태에서 행한다. 에이징이란, 고객에서의 사용조건에 비해 과혹한 사용조건(부하를 가한 상태)에서 반도체장치의 회로동작을 행하고, 고객에서의 사용중에 결함으로 되는 것, 어느 의미에서는 결함을 가속적으로 발생시켜, 고객에게 출하하기 전의 초기단계에서 불량품의 배제를 행하는 선별시험이다.
또, 드레인 내압을 높게 할 수 있고, 문턱치전압(Vth)의 안정화를 도모할 수 있으므로, 부분공핍형의 전계효과 트랜지스터(Qn)의 문턱치전압(Vth)을 안정한 상태로 변화시킬 수 있다.
또, 부분공핍형의 전계효과 트랜지스터의 문턱치전압을 안정한 상태로 변화시킬 수 있으므로, 스탠바이시의 리크전류 테스트를 행할 수 있다. 리크전류 테스 트는, 전계효과 트랜지스터의 문턱치전압을 크게하도록, 백 게이트전극에 혹은 백 게이트전극과 보디전극에 전위를 인가한 상태에서 행한다.
또, 백 게이트전극, 혹은 백 게이트전극과 보디전극의 전위를 경시적으로 변화시켜, 전계효과 트랜지스터(Qn)의 특성을 변동시킬 수 있다.
또한, 본 실시형태에서는 n채널 도전형의 전계효과 트랜지스터에 관해서 설명했지만, 본 발명은 p채널 도전형의 전계효과 트랜지스터에 대해서도 동일한 효과를 얻을 수 있다.
(실시형태 2)
본 실시형태에서는, 완전공핍형의 전계효과 트랜지스터를 가지는 반도체장치에 본 발명을 적용한 예에 관해서 설명한다.
도 4는 본 발명의 실시형태인 반도체장치의 요부평면도이며, 도 5는 상기 반도체장치의 요부단면도이며, 도 5의 (A)도는 도 4에 나타내는 C - C선의 위치에서 자른 단면도이며, 도 5의 (B)도는 도 4에 나타내는 D - D선의 위치에서 자른 단면도이다. 또한, 도 4에서, 도면을 보기 쉽게하기 위해, 후술하는 게이트전극(4)보다도 상층은 도시를 생략하고 있다. 또, 도 5에서, 도면을 보기 쉽게하기 위해, 후술하는 배선(10A, 10B, 10C)보다도 상층은 도시를 생략하고 있다.
도 4 및 도 5에 나타내는 바와 같이, 본 실시형태의 반도체장치는, 전술의 실시형태 1과 거의 같은 구성으로 되어 있다. 본 실시형태에 있어서, 전술의 실시형태와 다른점은, 전계효과 트랜지스터(Qn)가 완전공핍형으로 구성되어, p형 반도체층(1C)의 두께가 전술의 실시형태 1의 p형 반도체층(1C)에 비해 얇게 되어 있다. 또, 백 게이트전극인 p형 반도체영역(5)에는 VBG 전위(< 0[V])가 인가되며, 보디전극인 p형 반도체영역(8)에는 VSub(
0[V])가 인가된다.
본 실시형태의 전계효과 트랜지스터(Qn)는, 완전공핍형으로 구성되어 있다. 게이트전극(4)에 VSG 전위(> Vth), 한쪽의 n형 반도체영역(6)에 VS 전위(0 [V]), 다른쪽의 n형 반도체영역(6)에 VDS 전위(
0[V]), 보디전극인 p형 반도체영역(8)에 VSub 전위(
0[V]), 백 게이트전극인 p형 반도체영역(5)에 VBG 전위(
0[V]) 전위를 인가하면, 드레인 근방의 고전계영역에서 발생한 홀은 보디전극에서 인출되기 때문에, 홀이 소스영역으로 흐르는 일은 없다. 따라서, 바이폴러 동작이 발생하지 않으므로, 완전공핍형의 전계효과 트랜지스터(Qn)의 드레인 내압을 높게 할 수 있다. 또, 문턱치전압의 안정화를 도모할 수 있다.
또, 드레인 내압을 높게 할 수 있으므로, 고전압의 에이징을 행할 수 있다. 에이징은, 백 게이트전극에 혹은 백 게이트전극과 보디전극에 전위를 인가한 상태에서 행한다.
또, 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 캐리어를 보디전극에서 인출하기 때문에, 백 게이트전극(p형 반도체영역(5))의 전위에 의해 완전공핍형의 전계효과 트랜지스터(Qn)의 문턱치전압(Vth)을 안정한 상태로 변화시킬 수 있다.
또, 부분공핍형의 전계효과 트랜지스터의 문턱치전압을 안정한 상태로 변화시킬 수 있으므로, 스탠바이시의 리크전류 테스트를 행할 수 있다. 리크전류 테스 트는, 전계효과 트랜지스터의 문턱치전압을 크게하도록, 백 게이트전극에 혹은 백 게이트전극과 보디전극에 전위를 인가한 상태에서 행한다.
또, 백 게이트전극, 혹은 백 게이트전극과 보디전극의 전위를 경시적으로 변화시켜, 전계효과 트랜지스터(Qn)의 특성을 변동시킬 수 있다.
또한, 본 실시형태의 완전공핍형 전계효과 트랜지스터(Qn)에서, 보디전극(p형 반도체영역(8))에 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 전하를 주입하는 전위를 인가하면 완전공핍형으로 되지 않고, 부분공핍형이 된다. 이 경우, 전술의 실시형태 1의 부분공핍형 전계효과 트랜지스터에서 서술한 바와 같이, 보디전극의 전위로 문턱치전압(Vth)을 변화시킬 수 있다.
도 6은, 완전공핍형의 전계효과 트랜지스터(Qn)에서, 보디전극 및 백 게이트전극에 인가되는 전위와 문턱치전압과의 의존성을 조사한 결과이다. 보디전극인 p형 반도체영역(8)에 마이너스의 전위를 인가함으로써, 백 게이트전극의 인가에 의한 문턱치전압의 논리적 값에까지 문턱치전압을 변화시킬 수 있다. 도 6에서, Lg = 0.15[㎛]는, 게이트전극(4)의 게이트 길이이며, tox = 3.5[㎚]는, 게이트 절연막(3)의 막두께이며, tSi = 50[㎚]는, p형 반도체층(1C)의 막두께이며, Na = 2E17[atoms/㎤]는, p형 반도체층(1C)의 불순물 농도이며, tbox = 100[㎚]는, 절연층(1B)의 막두께이다.
도 6의 경사부분의 전위를 백 게이트전극과 보디전극에 인가한 경우, 채널 형성영역의 하층부(저면부)에, 그 상층부에 형성되는 채널과 반대 도전형의 채널이 형성되므로, 부분공핍형의 전계효과 트랜지스터로 되어 있다. 채널 형성영역의 하 층부의 전위가 보디전극인 p형 반도체영역(8)의 전위와 같아질 때까지 홀이 인출되는 혹은 p형 반도체영역(8)에서 홀이 주입되므로, 채널 형성영역의 포텐셜이 안정하며, 문턱치전압도 안정하다.
또한, 본 실시형태에서는 n채널 도전형의 전계효과 트랜지스터에 관해서 설명했지만, 본 발명은 p채널 도전형의 전계효과 트랜지스터에 대해서도 동일한 효과를 얻을 수 있다.
(실시형태 3)
본 실시형태에서는, 완전공핍형의 전계효과 트랜지스터를 가지는 반도체장치에 본 발명을 적용한 예에 관해서 설명한다.
도 7은 본 발명의 실시형태인 반도체장치의 요부단면도이며, 도 8은 도 7에 나타내는 E - E선의 위치에서 자른 단면도이며, 도 9는 도 7에서의 각 반도체영역의 레이아웃을 나타내는 평면도이다. 또한, 도 7에서, 도면을 보기 쉽게하기 위해, 후술하는 게이트전극(27)보다도 상층은 도시를 생략하고 있다. 또, 도 8에서, 도면을 보기 쉽게하기 위해, 후술하는 배선(33A)보다도 상층은 도시를 생략하고 있다.
도 7 및 도 8에 나타내는 바와 같이, 반도체장치는 반도체기체(20)를 주체로 하는 구성으로 되어 있다. 반도체기체(20)는, 단결정 규소로 이루어지는 p형 반도체기판(20A)과 단결정 규소로 이루어지는 반도체층(20C)과의 사이에 산화규소막으로 이루어지는 절연층(20B)이 설치된 소위 SOI(Silicon On Insulator)구조로 구성되어 있다.
상기 반도체층(20C)의 소자간 분리영역상에는 예를 들면 산화규소막으로 이 루어지는 필드절연막(21)이 설치되어 있다. 이 필드절연막(21)으로 주위를 규정한 반도체층(20C)의 소자형성 영역에는 n채널 도전형의 전계효과 트랜지스터(Qn) 및 p채널 도전형의 전계효과 트랜지스터(Qp)가 구성되어 있다. 본 실시형태에서, n채널 도전형의 전계효과 트랜지스터(Qn), p채널 도전형의 전계효과 트랜지스터(Qp)의 각각은 완전공핍형으로 구성되어 있다.
상기 전계효과 트랜지스터(Qn)는, 반도체층(20C)에 설치된 p형 반도체영역(25A)에 구성되어 있다. 이 전계효과 트랜지스터(Qn)는, 주로, p형 반도체영역(25A)으로 이루어지는 채널 형성영역, 게이트 절연막(22), 게이트전극(27), 소스영역 및 드레인영역인 한쌍의 n형 반도체영역(28)으로 구성되어 있다. 게이트 절연막(22)은 예를 들면 열산화규소막으로 형성되어 있다. 게이트전극(27)은 예를 들면 다결정 규소막(23) 및 이 다결정규소막(23)상에 설치된 W/TiN막(26)으로 형성되어 있다. 다결정 규소막(23)에는 저항값을 저감하는 불순물로서 예를 들면 인(P)이 도입되어 있다.
상기 전계효과 트랜지스터(Qp)는, 반도체층(20C)에 설치된 n형 반도체영역(25B)에 구성되어 있다. 이 전계효과 트랜지스터(Qp)는, 주로, n형 반도체영역(25B)으로 이루어지는 채널 형성영역, 게이트 절연막(22), 게이트전극(27), 소스영역 및 드레인영역인 한쌍의 p형 반도체영역(30)으로 구성되어 있다. 게이트 절연막(22)은 예를 들면 열산화규소막으로 형성되어 있다. 게이트전극(27)은 예를 들면 다결정 규소막(23) 및 이 다결정 규소막(23)상에 설치된 W/TiN막(26)으로 형성되어 있다. 이 다결정 규소막(23)에는 저항값을 저감하는 불순물로서 예를 들면 붕소(B)가 도입되어 있다.
상기 전계효과 트랜지스터(Qn)는, 소스영역 및 드레인영역인 한쌍의 n형 반도체영역(28)의 각각의 밑 부분을 반도체기체(20)의 절연층(20B)에 접촉시킨 구조로 구성되어 있다. 이 전계효과 트랜지스터(Qn)는, 한쌍의 n형 반도체영역(28)의 각각의 밑 부분의 접촉면적에 상당하는 만큼, 소스영역 및 드레인영역에 부가되는 pn 접합용량(기생용량)을 저감할 수 있으므로, 스위칭 속도의 고속화를 도모할 수 있다.
상기 전계효과 트랜지스터(Qn)의 채널 형성영역은, 소스영역 및 드레인영역인 한쌍의 n형 반도체영역(28) 및 반도체기체(20)의 절연층(20B)으로 주위를 둘러쌓고 있다.
상기 전계효과 트랜지스터(Qp)는, 소스영역 및 드레인영역인 한쌍의 p형 반도체영역(30)의 각각의 밑 부분을 반도체기체(20)의 절연층(20B)에 접촉시킨 구조로 구성되어 있다. 이 전계효과 트랜지스터(Qp)는, 한쌍의 p형 반도체영역(30)의 각각의 밑 부분의 접촉면적에 상당하는 만큼, 소스영역 및 드레인영역에 부가되는 pn 접합용량(기생용량)을 저감할 수 있으므로, 스위칭 속도의 고속화를 도모할 수 있다.
상기 전계효과 트랜지스터(Qp)의 채널 형성영역은, 소스영역 및 드레인영역인 한쌍의 p형 반도체영역(30) 및 반도체기체(20)의 절연층(20B)으로 주위를 둘러쌓고 있다.
상기 p형 반도체영역(25A)에는, 도 7, 도 8 및 도 9에 나타내는 바와 같이, 보디전극인 p형 반도체영역(31)이 설치되어 있다. 이 p형 반도체영역(31)은, p형 반도체영역(25A)의 불순물 농도에 비해 고불순물 농도로 설정되며, 전계효과 트랜지스터(Qn)의 채널 형성영역과 전기적으로 접속되어 있다.
상기 n형 반도체영역(25B)에는, 보디전극인 n형 반도체영역(29)이 설치되어 있다. 이 n형 반도체영역(29)은, n형 반도체영역(25B)의 불순물 농도에 비해 고불순물 농도로 설정되며, 전계효과 트랜지스터(Qp)의 채널 형성영역과 전기적으로 접속되어 있다.
상기 p형 반도체기판(20A)의 주면에는, 백 게이트전극인 p형 반도체영역(24A)이 설치되어 있다. p형 반도체영역(24A)은, p형 반도체기판(20A)의 불순물 농도에 비해 고불순물 농도로 설정되며, 절연층(20B)과 접촉하도록 설치되어 있다. 또, p형 반도체영역(24A)은, 전계효과 트랜지스터(Qn)가 구성된 p형 반도체영역(25A)과 대향하도록 설치되어 있다. 즉, 백 게이트전극인 p형 반도체영역(24A)은, 전계효과 트랜지스터(Qn)의 채널 형성영역, 보디전극인 p형 반도체영역(31)의 각각과 대향하도록 설치되어 있다.
상기 p형 반도체기판(20A)의 주면에는, 백 게이트전극인 n형 반도체영역(24B)이 설치되어 있다. n형 반도체영역(24B)은, p형 반도체기판(20A)의 불순물 농도에 비해 고불순물 농도로 설정되며, 절연층(20B)과 접촉하도록 설치되어 있다. 또, n형 반도체영역(24B)은, 전계효과 트랜지스터(Qp)가 구성된 n형 반도체영역(25B)과 대향하도록 설치되어 있다. 즉, 백 게이트전극인 n형 반도체영역(24B)은, 전계효과 트랜지스터(Qp)의 채널 형성영역, 보디전극인 n형 반 도체영역(29)의 각각과 대향하도록 설치되어 있다.
상기 전계효과 트랜지스터(Qn)의 한쌍의 n형 반도체영역(28) 중, 한쪽의 n형 반도체영역(28)에는 층간 절연막(32)에 형성된 접속 구멍을 통해서 배선(33A)이 전기적으로 접속되며, 다른쪽의 n형 반도체영역(28)에는 층간 절연막(32)에 형성된 접속 구멍을 통해서 배선(33C)이 전기적으로 접속되어 있다.
상기 전계효과 트랜지스터(Qp)의 한쌍의 p형 반도체영역(30) 중, 한쪽의 p형 반도체영역(30)에는 층간 절연막(32)에 형성된 접속 구멍을 통해서 배선(33B)이 전기적으로 접속되며, 다른쪽의 p형 반도체영역(30)에는 층간 절연막(32)에 형성된 접속 구멍을 통해서 배선(33C)이 전기적으로 접속되어 있다.
상기 전계효과 트랜지스터(Qn, Qp)의 각각의 게이트전극(27)은, 서로 전기적으로 접속되어 있다. 즉, 반도체장치는, 전계효과 트랜지스터(Qn, Qp)의 각각으로 구성된 인버터회로를 탑재하고 있다.
상기 보디전극인 p형 반도체영역(31)에는 층간 절연막(32)에 형성된 접속 구멍을 통해서 배선(33D)이 전기적으로 접속되어 있다. 상기 백 게이트전극인 p형 반도체영역(24A)에는, 층간 절연막(32)에서 절연층(20B)에 걸쳐 형성된 접속 구멍을 통해서 배선(33D)이 전기적으로 접속되어 있다. 즉, 보디전극인 p형 반도체영역(31), 백 게이트전극인 p형 반도체영역(24A)의 각각에는 동일의 전위가 인가된다.
상기 보디전극인 n형 반도체영역(29)에는 층간 절연막(32)에 형성된 접속 구멍을 통해서 배선(33E)이 전기적으로 접속되어 있다. 상기 백 게이트전극인 n형 반 도체영역(24B)에는, 층간 절연막(32)에서 절연층(20B)에 걸쳐 형성된 접속 구멍을 통해서 배선(33E)이 전기적으로 접속되어 있다. 즉, 보디전극인 n형 반도체영역(29), 백 게이트전극인 n형 반도체영역(24B)의 각각에는 동일의 전위가 인가된다.
상기 배선(33A)에는 VS 전위가 인가되며, 배선(33B)에는 VSD 전위(
VS 전위)가 인가되고, 배선(33D)에는 Vsubp 전위(
0[V])가 인가되며, 배선(33E)에는 Vsubn 전위(> Vsubp 전위)가 인가되고, 배선(33C)에는 입력신호가 인가된다. 또한 Vsubp 전위 
VS 전위, Vsubn 전위 
VDS 전위이며, 또, Vsubp 전위 < Vsubn 전위이고, n형 반도체영역(24B)과 p형 반도체영역(24A) 및 p형 반도체기판(20A)과는 역 바이어스 관계에 있다.
다음에, 상기 반도체장치의 제조방법에 관해서, 도 10 내지 도 12(제조방법을 설명하기 위한 요부단면도)를 사용하여 설명한다.
먼저, 도 10의 (A)도에 나타내는 바와 같이, 단결정 규소로 이루어지는 p형 반도체기판(20A)과 단결정 규소로 이루어지는 반도체층(20C)과의 사이에 산화규소막으로 이루어지는 절연층(20B)이 설치된 SOI구조의 반도체기체(20)를 준비한다. p형 반도체기판(20A)은, 1.5E15[atoms/㎤]정도의 불순물 농도로 설정되어 있다. 절연층(20B)은 100[㎚]정도의 두께로 설정되어 있다. 반도체층(20C)은 50[㎚]정도의 막두께로 설정되며, 불순물은 도프되어 있지 않다.
다음에, 상기 반도체층(20C)상의 전면에 100[㎚]정도의 막두께의 산화규소막 으로 이루어지는 필드절연막(21)을 CVD법으로 형성하고, 그후, 필드절연막(21)에 패터닝을 시행하여, 도 10의 (B)도에 나타내는 바와 같이, 반도체층(20C)의 소자 형성영역 및 보디전극 형성영역을 개구(開口)한다. 필드절연막(21)의 패터닝은 포토레지스트막을 마스크로 하여 행한다.
다음에, 열산화처리를 시행하고, 반도체층(20C)의 소자 형성영역상에 3.5[㎚]정도의 막두께의 열산화규소막으로 이루어지는 게이트 절연막(22)을 형성한다. 열산화처리는, 900[℃]의 분압 스팀 분위기 중에서 행한다.
다음에, 도 11의 (C)도에 나타내는 바와 같이, 상기 게이트 절연막(22)상을 포함하는 반도체기체(20)상의 전면에 100[㎚]정도의 막두께의 다결정 규소막(23)을 CVD법으로 형성한다.
다음에, 상기 반도체층(20C)의 p채널 도전형 전계효과 트랜지스터 형성영역과 대향하는 상기 다결정 규소막(23)에 불순물로서 붕소를 이온주입법으로 선택적으로 도입하고, 그후, 상기 반도체층(20C)의 n채널 도전형 전계효과 트랜지스터 형성영역과 대향하는 상기 다결정 규소막(23)에 불순물로서 인을 이온주입법으로 선택적으로 도입한다. 붕소의 도입은, 최종적인 도입량이 2E15[atoms/㎠]정도, 도입시의 에너지량이 7[Kev]정도의 조건하에서 행한다. 인의 도입은, 최종적인 도입량이 2E15[atoms/㎠]정도, 도입시의 에너지량이 20[Kev]정도의 조건하에서 행한다. 붕소의 도입은 p채널 도전형 전계효과 트랜지스터의 게이트전극을 p형화하는 목적으로 행하고, 인의 도입은 n채널 도전형 전계효과 트랜지스터의 게이트전극을 n형화하는 목적으로 행한다.
다음에, CMP(Chemical Mechanical Polishing)법을 사용하고, 상기 필드절연막(21)상의 다결정 규소막(23)을 제거한다.
다음에, 상기 반도체층(20C)의 n채널 도전형 전계효과 트랜지스터 형성영역과 대향하는 상기 p형 반도체기판(20A)에, 불순물로서 붕소(B)를 이온주입법으로 선택적으로 도입하고, 백 게이트전극인 p형 반도체영역(24A)을 형성한다. 붕소의 도입은, 최종적인 도입량이 5E12[atoms/㎠]정도, 도입시의 에너지량이 120[Kev]정도의 조건하에서 행한다. 이 붕소의 도입은 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 반도체층(20C)의 p채널 도전형 전계효과 트랜지스터 형성영역과 대향하는 상기 p형 반도체기판(20A)에, 불순물로서 인(P)을 이온주입법으로 선택적으로 도입하고, 백 게이트전극인 n형 반도체영역(24B)을 형성한다. 인의 도입은, 최종적인 도입량이 5E12[atoms/㎠]정도, 도입시의 에너지량이 260[Kev]정도의 조건하에서 행한다. 이 인의 도입은 포토레지스트막을 마스크로 하여 행한다. 이것에 의해, 전계효과 트랜지스터(Qn)의 백 게이트전극, 전계효과 트랜지스터(Qp)의 백 게이트전극의 각각에 독립하여 백 게이트전위를 인가할 수 있다.
다음에, 상기 반도체층(20C)의 n채널 도전형 전계효과 트랜지스터 형성영역에 불순물로서 붕소를 이온주입법으로 선택적으로 도입하고, p형 반도체영역(25A)을 형성한다. 붕소의 도입은, 최종적인 도입량이 1.5E12[atoms/㎠]정도, 도입시의 에너지량이 40[Kev]정도의 조건하에서 행한다. 이 붕소의 도입은 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 반도체층(20C)의 p채널 도전형 전계효과 트랜지스터 형성영역에 불순물로서 인을 이온주입법으로 선택적으로 도입하고, n형 반도체영역(25B)을 형성한다. 인의 도입은, 최종적인 도입량이 1.5E12[atoms/㎠]정도, 도입시의 에너지량이 100[Kev]정도의 조건하에서 행한다. 이 인의 도입은 포토레지스트막을 마스크로 하여 행한다. 이 공정에 의해, n채널 도전형 전계효과 트랜지스터 형성영역에서의 반도체층(20C)의 불순물 농도, p채널 도전형 전계효과 트랜지스터 형성영역에서의 반도체층(20C)의 불순물 농도의 각각이 약 2.0E17[atoms/㎤]이 되며, 반도체층(20C)의 두께가 50[㎚]이기 때문에, 전계효과 트랜지스터(Qn, Qp)의 각각은 완전공핍형으로서 동작한다. 여기까지의 공정을 도 11의 (D)도에 나타낸다.
다음에, 도 12의 (E)도에 나타내는 바와 같이, 상기 다결정 규소막(23)상을 포함하는 반도체기체(20)상의 전면에 W/TiN막(26)을 형성한다. W/TiN막(26)은, 10[㎚]정도의 TiN막을 반응성 스퍼터법으로 형성하고, 그후, 50[㎚]정도의 W막을 스퍼터법으로 형성함으로써 형성된다. 이 W/TiN막(26)은 게이트전극의 저저항화를 도모하기 위해 형성된다.
다음에, 상기 W/TiN막(26), 다결정 규소막(23)의 각각에 순차 패터닝을 시행하고, 반도체층(20C)의 n채널 도전형 전계효과 트랜지스터 형성영역상 및 p채널 도전형 전계효과 트랜지스터상에 게이트전극(27)을 형성한다. 이 패터닝은 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 p형 반도체영역(25A)의 n채널 도전형 전계효과 트랜지스터 형성영역 및 상기 n형 반도체영역(25B)의 보디전극 형성영역에 불순물로서 인을 이온 주입법으로 선택적으로 도입하고, 소스영역 및 드레인영역인 한쌍의 n형 반도체영역(28)을 형성함과 동시에, 보디전극인 n형 반도체영역(29)을 형성한다. 인의 도입은, 최종적인 도입량이 1.5E15[atoms/㎠]정도, 도입시의 에너지량이 20[Kev]정도의 조건하에서 행한다. 이 인의 도입은 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 n형 반도체영역(25B)의 p채널 도전형 전계효과 트랜지스터 형성영역 및 상기 p형 반도체영역(25A)의 보디전극 형성영역에 불순물로서 붕소를 이온주입법으로 선택적으로 도입하고, 소스영역 및 드레인영역인 한쌍의 p형 반도체영역(30)을 형성함과 동시에, 보디전극인 p형 반도체영역(31)을 형성한다. 붕소의 도입은, 최종적인 도입량이 1.5E15[atoms/㎠]정도, 도입시의 에너지량이 7[Kev]정도의 조건하에서 행한다. 이 인의 도입은 포토레지스트막을 마스크로 하여 행한다.
다음에, 950[℃]에서 10[초]의 열처리를 시행하고, 한쌍의 n형 반도체영역(28), n형 반도체영역(29), 한쌍의 p형 반도체영역(30) 및 p형 반도체영역(31)을 활성화한다. 여기까지의 공정을 도 12의 (F)도에 나타낸다.
다음에, 상기 반도체기체(20)상의 전면에 층간 절연막(32)을 형성하고, 그후, 접속 구멍을 형성하며, 그후, 배선(33A), 배선(33B), 배선(33C), 배선(33D), 배선(33E)의 각각을 형성함으로써, 도 8에 나타내는 상태가 된다.
이와 같이, 본 실시형태에서는, n채널 도전형 전계효과 트랜지스터(Qn)의 채널 형성영역과 전기적으로 접속된 p형 반도체영역(31)으로 이루어지는 보디전극과, n채널 도전형 전계효과 트랜지스터(Qn)의 채널 형성영역과 대향하여 절연층(20B) 밑에 설치된 p형 반도체영역(24A)으로 이루어지는 백 게이트전극과, p채널 도전형 전계효과 트랜지스터(Qp)의 채널 형성영역과 전기적으로 접속된 n형 반도체영역(29)으로 이루어지는 보디전극과, p채널 도전형 전계효과 트랜지스터(Qp)의 채널 형성영역과 대향하여 절연층(20B) 밑에 설치된 n형 반도체영역(24B)으로 이루어지는 백 게이트전극을 구비하고 있으므로, 보디전극, 백 게이트전극의 각각에 전위를 인가함으로써, n채널 도전형 전계효과 트랜지스터(Qn), p채널 도전형 전계효과 트랜지스터(Qp)의 각각의 드레인 내압을 높게 할 수 있음과 동시에, n채널 도전형 전계효과 트랜지스터(Qn), p채널 도전형 전계효과 트랜지스터(Qp)의 각각의 문턱치전압(Vth)의 안정화를 도모할 수 있다.
또, n채널 도전형 전계효과 트랜지스터(Qn), p채널 도전형 전계효과 트랜지스터(Qp)의 각각의 드레인 내압을 높게 할 수 있으므로, 고전압의 에이징을 행할 수 있다. 에이징은, 백 게이트전극에 혹은 백 게이트전극과 보디전극에 전위를 인가한 상태에서 행한다.
또, 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 캐리어를 p형 반도체영역(31)으로 이루어지는 보디전극에서 인출하기 때문에, p형 반도체영역(24A)으로 이루어지는 백 게이트전극의 전위에 의해 전계효과 트랜지스터(Qn)의 문턱치전압(Vth)을 안정한 상태로 변화시킬 수 있음과 동시에, 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 캐리어를 n형 반도체영역(29)으로 이루어지는 보디전극에서 인출하기 때문에, n형 반도체영역(24B)으로 이루어지는 백 게이트전극의 전위에 의해 전계효과 트랜지스터(Qp)의 문턱치전압(Vth)을 안정한 상태로 변화시킬 수 있다.
또, n채널 도전형 전계효과 트랜지스터(Qn), p채널 도전형 전계효과 트랜지스터(Qp)의 각각의 문턱치전압을 안정한 상태로 변화시킬 수 있으므로, 스탠바이시의 리크전류 테스트를 행할 수 있다. 또, 동작시에는 n채널 도전형 전계효과 트랜지스터(Qn), p채널 도전형 전계효과 트랜지스터(Qp)의 각각의 문턱치전압(Vth)을 낮춤으로써, 고속동작이 가능하게 된다. 리크전류 테스트는, 전계효과 트랜지스터의 문턱치전압을 크게하도록, 백 게이트전극에 혹은 백 게이트전극과 보디전극에 전위를 인가한 상태에서 행한다.
또, 백 게이트전극, 혹은 백 게이트전극과 보디전극의 전위를 경시적으로 변화시켜, 전계효과 트랜지스터(Qn) 및 전계효과 트랜지스터(Qp)의 특성을 변동시킬 수 있다.
도 22(타이밍차트 도면)에 나타내는 바와 같이, 스탠바이시에서, pMOS(p채널 도전형 전계효과 트랜지스터(Qp))의 보디전극 및 백 게이트전극에 V1 = Vsubn 전위(> VDS 전위), nMOS(n채널 도전형 전계효과 트랜지스터(Qn))의 보디전극 및 백 게이트전극에 V2 = Vsubp 전위(< VS 전위)를 인가함으로써, pMOS 및 nMOS의 Vth(문턱치전압)를 높게 할 수 있고, 리크전류를 저감할 수 있다. 또, 동작시에 있어서는, Vsubn 전위 = VDS 전위, Vsubp 전위 = VS 전위(0[V] 전위)로 함으로써, 통상의 동작을 행할 수 있다.
(실시형태 4)
본 실시형태에서는, 완전공핍형의 전계효과 트랜지스터를 가지는 반도체장치 에 본 발명을 적용한 예에 관해서 설명한다.
도 13은 본 발명의 실시형태 4인 반도체장치의 요부평면도이며, 도 14는 도 13에 나타내는 F - F선의 위치에서 자른 단면도이다. 또한, 도 13에서, 도면을 보기 쉽게하기 위해, 후술하는 게이트전극(47)보다도 상층은 도시를 생략하고 있다. 또, 도 14에서, 도면을 보기 쉽게하기 위해, 후술하는 배선(57A)보다도 상층은 도시를 생략하고 있다.
도 13 및 도 14에 나타내는 바와 같이, 본 실시형태의 반도체장치는, 절연층(40B)에 의해 서로 절연 분리된 p형 반도체층(41A), n형 반도체층(41B)의 각각을 가지고, p형 반도체층(41A)에는 완전공핍형의 n채널 도전형 전계효과 트랜지스터(Qn)가 구성되며, n형 반도체층(41B)에는 완전공핍형의 p채널 도전형 전계효과 트랜지스터(Qp)가 구성되어 있다. 또, 본 실시형태의 반도체장치는, 보디전극인 p형 반도체영역(55), 백 게이트전극인 p형 반도체영역(42A)의 각각에 독립하여 전위를 인가할 수 있는 구성으로 되어 있다. 또, 보디전극인 n형 반도체영역(51), 백 게이트전극인 n형 반도체영역(42B)의 각각에 독립하여 전위를 인가할 수 있는 구성으로 되어 있다.
이하, 상기 반도체장치의 제조방법에 관해서, 도 15 내지 도 19(제조방법을 설명하기 위한 요부단면도)를 사용하여 설명한다.
먼저, 도 15의 (A)도에 나타내는 바와 같이, 단결정 규소로 이루어지는 p형 반도체기판(40A)과 단결정 규소로 이루어지는 반도체층(40C)과의 사이에 산화규소막으로 이루어지는 절연층(40B)이 설치된 SOI제조의 반도체기체(20)를 준비한다. p 형 반도체기판(40A)은 1.3E15[atoms/㎤]정도의 불순물 농도로 설정되어 있다. 절연층(40B)은 100[㎚]정도의 두께로 설정되어 있다. 반도체층(40C)은 50[㎚]정도의 막두께로 설정되며, 불순물은 도프되어 있지 않다.
다음에, 상기 반도체층(40C)의 표면상에 10[㎚]정도의 막두께의 열산화규소막을 형성하고, 그후, 상기 열산화규소막의 표면상에 30[㎚]정도의 막두께의 질화규소막을 형성하며, 그후, 상기 질화규소막에 패터닝을 시행하여, 반도체층(40C)의 n채널 도전형 전계효과 트랜지스터 형성영역상 및 p채널 도전형 전계효과 트랜지스터 형성영역상에 각각으로 분리된 마스크(M)를 형성한다.
다음에, 열산화처리를 시행하고, 마스크(M)로부터 노출된 반도체층(40C)의 부분을 산화하여, 서로 절연 분리된 반도체층(41A), 반도체층(41B)의 각각을 형성한다. 여기까지의 공정을 도 15의 (B)도에 나타낸다.
다음에, 불산수용액을 사용한 웨트 에칭처리를 시행하고, 그후, 열인산액을 사용한 웨트 에칭처리를 시행하여 상기 마스크(M)를 제거한 후, 상기 반도체층(41A)에 불순물로서 붕소(B)를 이온주입법으로 선택적으로 도입하여, 2E17[atoms/㎤]정도의 불순물 농도의 p형 반도체층(41A)을 형성한다. 붕소의 도입은, 최종적인 도입량이 1E12[atoms/㎠]정도, 도입시의 에너지량이 10[Kev]정도의 조건하에서 행한다. 이 붕소의 도입은 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 p형 반도체층(41A)과 대향하는 상기 반도체기판(40A)의 주면에 불순물로서 붕소를 이온주입법으로 선택적으로 도입하여, 백 게이트전극인 p형 반도체영역(42A)을 형성한다. 붕소의 도입은, 최종적인 도입량이 1E13[atoms/㎠]정 도, 도입시의 에너지량이 100[Kev]정도의 조건하에서 행한다. 이 붕소의 도입은 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 반도체층(41B)에 불순물로서 인을 이온주입법으로 선택적으로 도입하여, 2E17[atoms/㎤]정도의 불순물 농도의 n형 반도체층(41B)을 형성한다. 인의 도입은, 최종적인 도입량이 1E12[atoms/㎠]정도, 도입시의 에너지량이 25[Kev]정도의 조건하에서 행한다. 이 인의 도입은 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 n형 반도체층(41B)과 대향하는 상기 반도체기판(40A)의 주면에 불순물로서 인을 이온주입법으로 선택적으로 도입하고, 백 게이트전극인 n형 반도체영역(42B)을 형성한다. 인의 도입은, 최종적인 도입량이 1E13[atoms/㎠]정도, 도입시의 에너지량이 240[Kev]정도의 조건하에서 행한다. 이 인의 도입은 포토레지스트막을 마스크로 하여 행한다. 여기까지의 공정을 도 16의 (C)도에 나타낸다.
다음에, 도 16의 (D)도에 나타내는 바와 같이, 상기 p형 반도체층(41A)상 및 n형 반도체층(41B)상을 포함하는 반도체기체(40)상의 전면에 100[㎚]정도의 막두께의 산화규소막으로 이루어지는 필드절연막(43)을 형성하고, 그후, 상기 필드절연막(43)에 패터닝을 시행하여, 도 17의 (E)도에 나타내는 바와 같이, p형 반도체층(41A)의 소자 형성영역 및 보디전극 형성영역, n형 반도체층(41B)의 소자 형성영역 및 보디전극 형성영역 및 급전용영역을 개구한다. 필드절연막(43)의 패터닝은 포토레지스트막을 마스크로 하여 행한다.
다음에, 열산화처리를 시행하고, p형 반도체층(41A), n형 반도체층(41B)의 각각의 소자 형성영역상에 3.5[㎚]정도의 막두께의 열산화규소막으로 이루어지는 게이트 절연막(44)을 형성한다. 열산화처리는, 900[℃]의 분압 스팀 분위기 중에서 행한다.
다음에, 도 17의 (F)도에 나타내는 바와 같이, 상기 게이트 절연막(44)상을 포함하는 반도체기체(40)상의 전면에 100[㎚]정도의 막두께의 다결정 규소막(45)을 CVD법으로 형성한다.
다음에, 상기 p형 반도체층(41A)과 대향하는 상기 다결정 규소막(45)에 불순물로서 인을 이온주입법으로 선택적으로 도입하고, 그후, 상기 n형 반도체층(41B)과 대향하는 상기 다결정 규소막(45)에 불순물로서 붕소를 이온주입법으로 선택적으로 도입한다. 인의 도입은, 최종적인 도입량이 1.5E15[atoms/㎠]정도, 도입시의 에너지량이 15[Kev]정도의 조건하에서 행한다. 붕소의 도입은, 최종적인 도입량이 1.5E15[atoms/㎠]정도, 도입시의 에너지량이 5[Kev]정도의 조건하에서 행한다. 인의 도입은 n채널 도전형 전계효과 트랜지스터의 게이트전극을 n형화하는 목적으로 행하고, 붕소의 도입은 p채널 도전형 전계효과 트랜지스터의 게이트전극을 p형화하는 목적으로 행한다.
다음에, CMP(Chemical Mechanical Polishing)법을 사용하여, 상기 필드절연막(43)상의 다결정 규소막(45)을 제거한다.
다음에, 도 18의 (G)도에 나타내는 바와 같이, 상기 다결정 규소막(45)상을 포함하는 반도체기체(40)상의 전면에 W/TiN막(46)을 형성한다. W/TiN막(46)은, 10[㎚]정도의 TiN막을 반응성 스퍼터법으로 형성하고, 그후, 50[㎚]정도의 W막을 스퍼 터법으로 형성함으로써 형성된다. 이 W/TiN막(46)은 게이트전극의 저저항화를 도모하기 위해 형성된다.
다음에, 상기 W/TiN막(46), 다결정 규소막(45)의 각각에 순차 패터닝을 시행하고, 도 18의 (H)도에 나타내는 바와 같이, p형 반도체층(41A)의 소자 형성영역상 및 n형 반도체층(41B)의 소자 형성영역상에 게이트전극(47)을 형성한다. 이 패터닝은 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 p형 반도체영역(42A)의 일부의 표면을 노출하는 제 1접속 구멍, 상기 n형 반도체영역(42B)의 일부의 표면을 노출하는 제 2접속 구멍의 각각을 형성한다.
다음에, 상기 반도체기체(40)의 전면에 5[㎚]정도의 막두께의 산화규소막으로 이루어지는 버퍼 절연막을 CVD법으로 형성한다.
다음에, 상기 p형 반도체층(41A)의 소자 형성영역 및 상기 n형 반도체층(41B)의 보디전극 형성영역 및 상기 제 2접속 구멍으로부터 노출된 n형 반도체영역(42B)에, 불순물로서 인을 이온주입법으로 선택적으로 도입하고, 소스영역 및 드레인영역인 한쌍의 n형 반도체영역(50), 보디전극인 n형 반도체영역(51), 컨택트영역인 n형 반도체영역(52)의 각각을 형성한다. 인의 도입은, 최종적인 도입량이 1.5E15[atoms/㎠]정도, 도입시의 에너지량이 20[Kev]정도의 조건하에서 행한다. 이 인의 도입은, 포토레지스트막을 마스크로 하여 행한다.
다음에, 상기 n형 반도체층(41B)의 소자 형성영역 및 상기 p형 반도체층(41A)의 보디전극 형성영역 및 상기 제 1접속 구멍으로부터 노출된 p형 반 도체영역(42A)에 불순물로서 붕소를 이온주입법으로 선택적으로 도입하고, 소스영역 및 드레인영역인 한쌍의 p형 반도체영역(53), 보디전극인 p형 반도체영역(54), 컨택트영역인 p형 반도체영역(55)의 각각을 형성한다. 붕소의 도입은, 최종적인 도입량이 1.5E15[atoms/㎠]정도, 도입시의 에너지량이 5[Kev]정도의 조건하에서 행한다. 이 인의 도입은 포토레지스트막을 마스크로 하여 행한다. 여기까지의 공정을 도 19의 (I)도에 나타낸다.
다음에, 상기 반도체기체(40)상의 전면에 층간 절연막(56)을 형성하고, 그후, 도 19의 (J)도에 나타내는 바와 같이, 접속 구멍을 형성하며, 그후, 배선(57A) ~ 배선(57H)의 각각을 형성함으로써, 도 14에 나타내는 상태가 된다.
이와 같이, 본 실시형태의 반도체장치는, 상술의 실시형태 3과 같이, n채널 도전형 전계효과 트랜지스터(Qn)의 채널 형성영역과 전기적으로 접속된 p형 반도체영역(55)으로 이루어지는 보디전극과, n채널 도전형 전계효과 트랜지스터(Qn)의 채널 형성영역과 대향하여 절연층(40B) 밑에 설치된 p형 반도체영역(42A)으로 이루어지는 백 게이트전극과, p채널 도전형 전계효과 트랜지스터(Qp)의 채널 형성영역과 전기적으로 접속된 n형 반도체영역(51)으로 이루어지는 보디전극과, p채널 도전형 전계효과 트랜지스터(Qp)의 채널 형성영역과 대향하여 절연층(40B) 밑에 설치된 n형 반도체영역(42B)으로 이루어지는 백 게이트전극을 구비하고 있으므로, 전술의 실시형태 3과 같은 효과를 얻을 수 있다. 또, 보디전극, 백 게이트전극의 각각에 독립하여 전위를 인가할 수 있다.
실시형태 3과 동일하게 하여, 도 23(타이밍차트 도면)에 나타내는 바와 같 이, Vsubn 전위 = V1 전위(> VDS 전위), Vsubp 전위 = V2 전위(< VS 전위)를 인가함으로써, pMOS(p채널 도전형의 전계효과 트랜지스터(Qp)) 및 nMOS(n채널 도전형의 전계효과 트랜지스터(Qn))의 Vth(문턱치전압)를 높게 할 수 있고, 리크전류를 저감할 수 있다.
(실시형태 5)
본 실시형태에서는, 완전공핍형의 전계효과 트랜지스터를 가지는 반도체장치에 본 발명을 적용한 예에 관해서 설명한다.
도 20은, 본 발명의 실시형태 5인 반도체장치의 요부단면도이다.
도 20에 나타내는 바와 같이, 본 실시형태의 반도체장치는, 전술의 실시형태 3과 거의 동일한 구성으로 되어 있다. 본 실시형태에서, 전술의 실시형태와 다른점은, 백 게이트전극인 p형 반도체영역(24A)이 n형 반도체영역(34)에 의해 p형 반도체기판(20A)에서 전기적으로 분리되어 있다. p형 반도체영역(24A)은 n형 반도체영역(34)의 주면에 설치되며, n형 반도체영역(34)은 p형 반도체기판(20A)의 주면에 설치되어 있다.
이와 같이, 백 게이트전극인 p형 반도체영역(24A)과 p형 반도체기판(20A)을 n형 반도체영역(34)에 의해 전기적으로 분리함으로써, 특정의 회로블럭의 백 게이트전위를 다른 회로블럭의 백 게이트전위로 바꿀 수 있다.
또, 특정의 회로블럭의 백 게이트전위와 다른 회로블럭의 백 게이트전위를 바꿀 수 있으므로, 특정의 회로블럭을 구성하는 n채널 도전형 전계효과 트랜지스터 및 p채널 도전형 전계효과 트랜지스터를 고 문턱치전압화하여 저소비전력화를 도모하고, 다른 회로블럭을 구성하는 n채널 도전형 전계효과 트랜지스터 및 p채널 도전형 전계효과 트랜지스터를 저 문턱치전압화하여 고속으로 동작시킬 수 있다.
(실시형태 6)
도 21은, 본 발명의 실시형태 6인 RISC 프로세서(반도체장치)의 동작모드를 나타내는 블럭도 이다. 도 21에서, 50은 벡터 레지스터부, 51은 캐쉬 제어부, 52는 캐쉬부, 53은 연산기, 54는 연산제어부, 55는 메인 메모리, 56은 2차 캐쉬이다.
도 21에 나타내는 바와 같이, (1) 통상 동작모드시에서 사용하지 않는 벡터 레지스터부(50)의 전계효과 트랜지스터를 백 게이트전위에 의해 고Vth(고문턱치)화하고, (2) 벡터 연산모드시에서 사용하지 않는 캐쉬 제어부(51) 및 캐쉬부(52)의 전계효과 트랜지스터를 백 게이트전위에 의해 고Vth(고문턱치)화 함으로써, 즉, 사용하지 않는 부분을 고Vth화 함으로써, RISC 프로세서의 저소비전력화를 도모할 수 있다.
이상, 본 발명자에 의해 행하여진 발명을, 상기 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은, 상기 실시형태에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 물론이다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다.
절연층상의 반도체층에 구성된 전계효과 트랜지스터의 드레인 내압을 높이는 것이 가능하게 된다.
또, 절연층상의 반도체층에 구성된 전계효과 트랜지스터 문턱치전압의 안정화를 도모하는 것이 가능하게 된다.
또, 절연층상의 반도체층에 구성된 전계효과 트랜지스터의 문턱치전압을 안정한 상태로 변화시키는 것이 가능하게 된다.
또, 절연층상의 반도체층에 구성된 전계효과 트랜지스터를 가지는 반도체장치에서의 고전압의 에이징을 행하는 것이 가능하게 된다.
또, 절연층상의 반도체층에 구성된 전계효과 트랜지스터의 리크전류 테스트를 행하는 것이 가능하게 된다.
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- 절연층상의 반도체층에 구성된 완전공핍형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 보디 전극과, 상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역과 대향해서 상기 절연층 밑에 설치된 백 게이트 전극을 구비하고,상기 보디 전극에는, 상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되어 있는 것을 특징으로 하는 반도체장치.
- 절연층상의 반도체층에 구성된 완전공핍형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 보디 전극과, 상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역과 대향해서 상기 절연층 밑에 설치된 백 게이트 전극을 구비하고,상기 보디 전극, 상기 백 게이트 전극의 각각은, 상기 전계효과 트랜지스터의 채널과 반대 도전형의 반도체영역으로 구성되며,상기 보디 전극에는, 상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되어 있는 것을 특징으로 하는 반도체장치.
- 제1반도체층 상에 절연층을 개재하여 제2반도체층이 형성된 반도체기체(基體)와, 상기 제2반도체층에 구성된 완전공핍형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,상기 제2반도체층에 형성됨과 동시에 상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 반도체영역으로 이루어진 보디 전극과, 상기 제1반도체층에 형성됨과 동시에 상기 절연층에 접촉되는 반도체영역으로 이루어진 백 게이트 전극을 구비하고,상기 백 게이트 전극은, 상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역과 대향해서 설치되며, 상기 보디 전극인 반도체영역, 상기 백 게이트 전극인 반도체영역의 각각은 상기 완전공핍형 전계효과 트랜지스터의 채널과 반대 도전형으로 구성되고,상기 보디 전극에는, 상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되어 있는 것을 특징으로 하는 반도체장치.
- 제62항 내지 제64항 중 어느 한 항에 있어서,상기 백 게이트 전극에는, 상기 완전공핍형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 전하를 상기 백게이트 전극과 대향하는 상기 반도체층의 하층부에 유기하는 전위가 인가되는 것을 특징으로 하는 반도체장치.
- 절연층상의 반도체층에 구성된 완전공핍형의 제1도전형 전계효과 트랜지스터 및 완전공핍형의 제2도전형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 제1보디 전극과, 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역과 대향해서 상기 절연층 밑에 설치된 제1백 게이트 전극과, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 제2보디 전극과, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역과 대향해서 상기 절연층 밑에 설치된 제2백 게이트 전극을 구비하고,상기 제1보디 전극에는, 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되며, 상기 제2보디 전극에는, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되어 있는 것을 특징으로 하는 반도체장치.
- 절연층상의 반도체층에 구성된 완전공핍형의 제1도전형 전계효과 트랜지스터 및 완전공핍형의 제2도전형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 제1보디 전극과, 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역과 대향해서 상기 절연층 밑에 설치된 제1백 게이트 전극과, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 제2보디 전극과, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역과 대향해서 상기 절연층 밑에 설치된 제2백 게이트 전극을 구비하고,상기 제1보디 전극, 상기 제1백 게이트 전극의 각각은, 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널과 반대 도전형의 반도체영역으로 구성되며, 상기 제2보디 전극, 상기 제2백 게이트 전극의 각각은, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널과 반대 도전형의 반도체영역으로 구성되고,상기 제1보디 전극에는, 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되며, 상기 제2보디 전극에는, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되어 있는 것을 특징으로 하는 반도체장치.
- 제1반도체층 상에 절연층을 개재하여 제2반도체층이 형성된 반도체기체와, 상기 제2반도체층에 구성된 완전공핍형의 제1도전형 전계효과 트랜지스터 및 완전공핍형의 제2도전형 전계효과 트랜지스터를 갖는 반도체장치에 있어서,상기 제2반도체층에 형성됨과 동시에 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 반도체영역으로 이루어진 제1보디 전극과, 상기 제1반도체층에 형성됨과 동시에 상기 절연층에 접촉되는 반도체영역으로 이루어진 제1백 게이트 전극과, 상기 제2반도체층에 형성됨과 동시에 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역과 전기적으로 접속된 반도체영역으로 이루어진 제2보디 전극과, 상기 제1반도체층에 형성됨과 동시에, 상기 절연층에 접촉되는 반도체영역으로 이루어진 제2백 게이트 전극을 구비하고,상기 제1백 게이트 전극은, 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역과 대향해서 설치되며, 상기 제2백 게이트 전극은, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역과 대향해서 설치되고, 상기 제1보디 전극인 반도체영역, 상기 제1백 게이트 전극인 반도체영역의 각각은 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널과 반대 도전형으로 구성되며, 상기 제2보디 전극인 반도체영역, 상기 제2백 게이트 전극인 반도체영역의 각각은 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널과 반대 도전형으로 구성되고,상기 제1보디 전극에는, 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되며, 상기 제2보디 전극에는, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터 채널 형성영역의 상층부에 형성되는 채널과 반대 도전형의 캐리어를 인출하는 전위가 인가되어 있는 것을 특징으로 하는 반도체장치.
- 제68항에 있어서,상기 제1백 게이트 전극인 반도체영역, 상기 제2백 게이트 전극인 반도체영역의 각각은, 상기 제2반도체층과 전기적으로 분리되어 있는 것을 특징으로 하는 반도체장치.
- 제66항 내지 제69항 중 어느 한 항에 있어서,상기 제1백 게이트 전극에는, 상기 완전공핍형의 제1도전형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 전하를 상기 제1백 게이트 전극과 대향하는 상기 반도체층의 하층부에 유기하는 전위가 인가되며, 상기 제2백 게이트 전극에는, 상기 완전공핍형의 제2도전형 전계효과 트랜지스터의 채널 형성영역 상층부에 형성되는 채널과 반대 도전형의 전하를 상기 제2백 게이트 전극과 대향하는 상기 반도체층의 하층부에 유기하는 전위가 인가되는 것을 특징으로 하는 반도체장치.
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