KR20020019047A - 개선된 온상태 특성을 갖는 고전압 박막 트랜지스터 및 그제조방법 - Google Patents

개선된 온상태 특성을 갖는 고전압 박막 트랜지스터 및 그제조방법 Download PDF

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아놀드에밀
레타빅데오도르제이
심슨마크알
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 개선된 전압 항복 성능을 유지하면서 특히 소오스 폴로워 모드에서 개선된 전류조절 능력을 갖는 SOILDMOS 장치에 관한 것으로, 이러한 전류조절 능력의 개선은 제 1 실시예에 있어서, 소오스 영역과 드레인 영역사이에 오프셋 영역을 도입함으로써 실현되며, 이 오프셋 영역은 선형 도핑 프로파일의 실시와 박형 드리프트 영역을 생성하는 SOI층의 박형화 사이의 오프셋을 이룬다. 제 2 실시예에 있어서, 상기 오프셋 영역위에 산화물 층을 제조함으로써 SOI 장치의 전류조절 능력에서의 추가적인 개선을 이룰 수 있는데, 상기 산화물 층의 두께는 상기 박형 드리프트 영역위에 제조된 산화물 층 두께 약 절반까지 변화한다.

Description

개선된 온상태 특성을 갖는 고전압 박막 트랜지스터 및 그 제조방법{A HIGH VOLTAGE THIN FILM TRANSISTOR WITH IMPROVED ON-STATE CHARACTERISTICS AND METHOD FOR MAKING SAME}
본 발명은 고전압 분야에 적용되는 집적회로장치에 관한 것으로, 특히 SOI 기술을 이용하여 제조되며, 개선된 오프상태(off-state) 전압 항복(voltage breakdown) 특성을 유지하면서 개선된 온상태 전류조절 능력을 나타내는 집적회로 장치에 관한 것이다.
종래부터 고전압 트랜지스터는 고전압을 스위치하는데 사용되어왔다. 이러한 장치를 사용할 때, 고전압 트랜지스터의 스위칭기능을 제어하기 위해 관련 제어회로(복잡한 분야에서는 집적회로가 바람직함)를 이용할 필요가 있었는데, 이러한 제어회로는 통상 고전압 트랜지스터보다 상당히 낮은 전압에서 동작한다. 동작전압의 차이를 포함하여 여러 가지 이유로, 저전압 제어회로와 고전압 트랜지스터는 한번에 별개의 장치로 제조되고 있다.
최대 패키징 효율과 전체 부품점수 감소라는 당면목표를 이루기 위해서는 고전압 트랜지스터와 관련 제어회로를 집적회로로 제조하는 것이 바람직하다. 단일 집적회로를 제조하려면 이들 회로의 저전압부가 고전압부와 전기적으로 절연되고, 상기 회로가 소정의 분야에 맞게 충분한 전류조절 능력을 나타내는 것이 필요하다.
이러한 요건은 고전압 트랜지스터 집적회로의 두 가지의 각각의 동작모드 즉, 오프상태와 온상태에 관련된다. 온상태 성능은 온 저항(on-resistance)과 전류조절능력으로 측정되는데, 고전압 집적회로에서 직면하는 첫째 문제는 장치의 오프상태 동안의 전압 항복의 문제이며, 이러한 문제는 각종부품과 세부회로부(subcircuit section)간의 부적절한 전기절연으로 초래되며, 이러한 장치들은 온상태에 큰 전압 항복을 주기 쉽다.
집적회로내의 부품들을 전기적으로 절연하기 위한 그러한 방법중의 하나가 소위 "유전절연(dielectric isolation)" 방법인데, 이 방법에 있어서, 실리콘 이산화물(silicon dioxide) 등의 전기절연 재료는 다른 전위에서 동작하는 각각의 부품을 절연하는데 이용된다. 소위 SOI(silicon-on-insulator)기술을(여기서 "절연체"는 실리콘 이산화물을 말하며, "실리콘"은 절연층의 정상에 증착된 반도체 층을 말함) 실리콘 유전절연 방법중의 일례로 들 수 있다. 이 기술에 있어서, 반도체장치는 대략 0.1-2 마이크론 두께의 실리콘 층으로 제조되며, 이 실리콘 층은 통상 0.5-1 마이크론 두께의 실리콘 이산화물로 된 유전층으로 실리콘 기판과 절연된다.
고전압 집적회로의 전압 항복 성능을 개선하는 다른 방법은 바디와 드레인 영역사이의 박형 드리프트 영역에 선형 도핑 프로파일(doping profile)을 도입하는 것이다. 본 출원에서 명세서 개시 전체가 참조로 인용되는 Merchant 등의 미국특허 제 5,300,448호는, 초박형(1 마이크론 이하) SOI막에서 특히 높은 항복 전압 성능을 갖는 장치구조 및 제조방법을 개시하고 있다. 이러한 장치는 오프상태 동안 높은 항복 전압 성능(> 700볼트)을 가지며, 비교적 높은 전류 조절능력을 필요로 하는 경우에 발생하는 제 2 제한이 없다면, 많은 고전압 분야에 유용한 설계법을 제공한다. 특히 본 발명의 청구대상은 전류와 전력 조절능력을 개선하여 이러한 제한을 개선하는 초박형(1 마이크론 이하) SOI 막을 갖는 장치의 추가적인 개선에 대한 것이다.
해결할 문제와 제한은 바디 영역에 인접한 박막 층 내의 핀치오프(pinch-off)에 대한 장치의 민감성에 대한 것이다. 이러한 문제는 특히, 소오스 폴로워[source-follower(소오스 쪽이 하이임) 분야에서 동작하는 박막 SOI장치에서 발생한다. 전력트랜지스터의 중요한 사용중의 하나는 집적 브리지회로에 있는데, 이 브리지회로는 임의의 형상 및 주파수를 갖는 파형을 합성하는데 이용된다. 통상의 예가 전자 안정기와 모터 구동장치이다. 이러한 회로에 있어서, 두 개의 스위치-소오스 폴로워 고전압 트랜지스터의 상단의 소오스는 접지전위 이상으로 상승해야하며, 이 회로에서 최고압으로 바이어스된다.
소오스 전극이 기판(제로 즉, 접지전위)에 대해 정(Vs)으로 바이어스되는 경우, 장치의 드리프트 영역부분은 공핍되므로, 전류흐름에 활용하는 단면적을 감소시켜 온저항이 증가한다. 더욱이 실리콘기판은 전류를 높은 드레인 전압에서 포화시키는 전계판으로서 작용한다. 드리프트 영역내의 공핍층은 포화된 전류의 크기를 감소시킨다.
층의 두께를 균일하게 상승시키면, 장치의 전력 조절능력은 증가하지 않는데, 이는 박막층에 있어서만 선형 도핑 프로파일이 전압 항복 성능을 증가시키기 때문이다. 따라서 상기 제한은 비교적 고전류 조절능력을 요구하는 박막 SOI장치의 유용성을 제한한다.
본 발명은 온상태(on-state)의 동작에 있어 개선된 전류 조절능력을 갖는 고전압 박막(thin film) SOI[semiconductor(silicon)-on-insulator]장치를 포함하며, 특히 본 발명은 SOI장치의 전류 조절능력을 현저하게 개선하는, 바디와 박형 드리프트 영역사이의 가변두께를 갖는 오프셋 영역(offset region)을 유도하는 특정 SOI장치 구조와 그 장치를 제조하는 방법을 포함한다.
도 1은 종래 기술의 박막, 고전압 SOI트랜지스터의 단면도이며,
도 2는 하나가 소오스 폴로워 모드에서 동작하는 한 쌍의 박막, 고전압 SOI트랜지스터를 포함하는 통상의 하프 브리지(half bridge)회로의 평면도이며,
도 3은 본 발명의 제 1 실시예의 단면도이며,
도 4는 본 발명의 제 2 실시예의 단면도이며,
도 5는 도 1의 종래 기술의 장치와 비교하여 도 3 및 도 4에 도시된 본 발명의 두 개의 실시예에 대한 드레인 전류 대 드레인 전압 관계도이며,
도 6은 SOI층에 선형 횡 전하(lateral charge) 프로파일이 주입된 제조단계를 도시하며,
도 7은 산화물 층이 드리프트 영역위에 성장된 제조단계를 도시하며,
도 8은 산화물 층이 오프세트 영역위에 성장된 제조단계를 도시하며,
도 9는 장치상에 폴리실리콘 게이트가 제조된 제조단계를 도시하며,
도 10은 PI채널 임플랜트(implant)가 형성된 제조단계를 도시하며,
도 11은 장치에 소오스 및 드레인 영역이 형성된 제조단계를 도시한다.
따라서 본 발명의 제 1목적은, 장치의 소망의 전압 항복 특성을 유지하면서 박막, 고전압 SOI장치의 전류 및 전력 조절성능을 향상시키는데 있으며,
제 2 목적은, 장치의 소망의 전압 항복 특성을 유지하면서 박막, 고전압 SOI장치의 온저항을 감소시키는데 있으며,
제 3 목적은 수용불가 하게 장치 치수를 증가시키지 않고 박막, 고전압 SOI장치의 전류 및 전력 조절성능을 향상시키는데 있으며,
제 4 목적은 수용불가 하게 장치 치수를 증가시키지 않고 박막, 고전압 SOI장치의 온저항을 감소시키는데 있으며,
제 5 목적은 장치가 소오스 폴로워 모드에서 동작하는 경우, 박막, 고전압SOI장치의 전류 및 전력 조절능력을 향상시키는데 있으며,
제 6 목적은 장치가 소오스 폴로워 모드에서 동작하는 경우, 박막, 고전압 SOI장치의 온저항을 감소시키는데 있으며,
제 7 목적은 개선된 전류 및 전압 조절능력을 가지면서 경제적으로 제조할 수 있는 박막, 고전압, SOI장치를 제공하는데 있으며,
제 8 목적은 개선된 전류 및 전력 조절능력을 갖는 박막, 고전압 SOI장치를 제조하는 방법을 제공하는 것을 목적으로 하며,
제 9 목적은 온저항을 감소시킨 박막, 고전압 SOI장치를 제조하는 방법을 제공하는 데 있으며,
제 10 목적은 소오스 폴로워 모드에서 동작하는 경우, 개선된 전류 및 전력 조절능력을 갖는 박막, 고전압 SOI장치를 제조하는 방법을 제공하는데 있으며,
제 11 목적은 소오스 폴로워 모드에서 동작하는 경우, 온저항을 감소시킨 박막, 고전압 SOI장치를 제조하는 방법을 제공하는데 있다.
종래 기술에서 겪었던 문제는 본 발명의 실시예에 있어서, 박막 SOI 장치의 구조를 변경함으로써 해소된다. LDMOS 장치의 드리프트 영역에서의 선형 도핑 프로파일의 개시와 관련하여 드리프트 영역의 박형화를 오프셋(offset)하면, 상기 장치의 소망의 전압 항복 특성을 유지하면서 장치의 소오스 폴로워 전류흐름을 개선할 수 있음을 알 수 있었다. 또한 박형 드리프트 영역위에 형성된 인접 절연층의 두께를 약 절반까지 변화시키는 이러한 오프셋 영역위에 산화물 층을 형성하면, 장치의 소망의 전압 항복 특성을 여전히 유지하면서 장치의 소오스 폴로워 전류조절능력을 더욱 개선할 수 있음을 알 수 있었다.
본 발명의 제 1 실시예에 있어서, 개선된 소오스 폴로워 전류조절 능력을 갖는 박막 SOI장치는, 실리콘 기판위에 증착된 SOI층을 구비한다. 횡렬로 소오스 영역, 바디 영역, 오프셋 영역, 드리프트 영역 및 드레인 영역이 SOI층에 형성된다. 상기 드리프트 영역위에는 산화물 층이 형성된다. 오프셋 영역과 드리프트 영역에 선형 도핑 프로파일을 형성하여 높은 항복 전압 성능을 제공한다. 선형 도핑 프로파일의 오프셋과 관련하여 드리프트 영역의 박형화를 오프셋함으로써 바디 영역과 박형 드리프트 영역사이에 오프셋 영역을 형성하면, 종래의 박막 SOI장치에서 겪었던 공핍효과를 상당히 감소시켜 장치의 소망의 전압 항복 특성을 유지하면서 장치의 전류 및 전력 조절능력을 현저하게 개선할 수 있다.
본 발명의 제 2 실시예에 있어서, 개선된 소오스 폴로워 전류조절 능력을 갖는 박막 SOI장치는, 전의 실시예와 유사하게 실리콘 기판위에 증착된 SOI층을 구비한다. 횡렬로 소오스 영역, 바디 영역, 오프셋 영역, 드리프트 영역 및 드레인 영역이 SOI층에 형성된다. 상기 오프셋 영역과 드리프트 영역위에는 산화물 층이 형성된다. 오프셋 영역위의 산화물 층의 두께는 드리프트 영역위의 산화물 층 두께의 약 절반까지 변화한다. 오프셋 영역과 드리프트 영역에 선형 도핑 프로파일을 형성하여 장치에 대한 높은 항복 전압 성능을 제공한다. 오프셋 영역위에 산화물 층을 형성함으로써 오프셋 영역이 더욱 가로로 연장되어 장치의 소망의 전압 항복 특성을 유지하면서 장치의 소오스 폴로워 전류조절 능력을 더욱더 개선할 수 있다.
SOI장치의 소오스 폴로워 전류조절 능력에서의 개선을 이루는 본 발명의 방법은 바디 영역과 박형 드리프트 영역사이의 박막 SOI층에 오프셋영역을 도입하는 추가의 제조단계를 포함하는 제조기술을 포함한다. 이러한 제조단계는 선형 도핑 프로파일의 실시와 관련하여 드리프트 영역을 박형화의 실시를 대체하는 효과를 갖는다. 본 발명의 다른 방법은 박형 드리프트 영역위에 증착된, 산화물 층 약 절반 두께의 오프셋 영역위의 산화물 층을 형성하는 제조단계를 포함한다. 오프셋 영역위에 산화물 층을 제조함으로써 오프셋 영역이 더욱 가로로 연장되어 장치의 소망의 전압 항복 특성을 감소시키지 않고 장치의 소오스 폴로워 전류조절 능력을 더욱더 개선할 수 있다.
본 발명의 상기 및 다른 목적 및 장점은 이하의 첨부도면과 관련한 바람직한 실시예의 상세한 설명으로부터 명백하게 된다.
A.종래 기술
도 1은 종래 기술에 따라 제조된 고전압 SOILDMOS 트랜지스터를 도시하는데, 이 트랜지스터는 기판(10), 산화물 층(20), 에피택셜(epitaxial) 막층(30), 소오스 전극(60), 게이트 전극(70) 및 드레인 전극(80)을 구비한다.
소오스 영역(31)으로부터 시작하여 박막 층(30)은 왼쪽부터 오른쪽으로 횡렬로 소오스 영역(31), 바디 영역(32), 박형 드리프트 영역(35) 및 드레인 영역(36)을 구비한다. 박형 드리프트 영역(35)은 기준선(5)으로 도시된 기점에서 시작하여 기준선(7)으로 연장하는 길이 L로 뻗어있다. 박막 층(30)위에는 게이트 산화물 층(41)과 드리프트 영역 절연층(42)이 형성되며, 게이트 산화물 층(41)과 드리프트 영역 절연층(42)위에는 폴리실리콘 게이트(50)가 형성된다. 높은 항복 전압 성능을 갖게 하기 위해서 드리프트 영역(35)은 1 마이크론 이하로 박형화되며, 이 드리프트 영역에 선형 도핑 프로파일이 도입된다. 도핑 프로파일은 바디 영역(32) 근처영역(33)에서의 최소치에서 드레인 영역(34)에 인접한 드리프트 영역에서의 최대치까지 변화한다. 도 1의 장치의 선형 도핑 프로파일의 개시는 박형 드리프트 영역(35)을 생성하는 SOI층(30)의 박형화와 일치하는데, 이둘 모두는 기준선(5)으로 도시한 기점에서 시작한다. 이러한 구성으로 높은 항복 전압 성능(>700볼트)을 가질 수 있지만, 도 2에 도시된 소오스 폴로워 모드에 있어서 종래 기술의 장치는 다음의 문제점을 갖게된다.
도 2는 같은 칩(chip) 상의 두 개의 전력 트랜지스터를 포함하는 통상의 하프 브리지 집적회로를 도시한다. 이 회로는 제어회로(92), 소오스 폴로워 트랜지스터(94), 공통 소오스 트랜지스터(96) 및 부하(98)를 갖는다. 이 회로에 있어서, 소오스 폴로워 트랜지스터(94)의 소오스 노드는 동작조건에 따라 700볼트까지 바이어스될 수 있다.
소오스 전극이 기판(접지 즉, 제로 전위)에 대해 정(Vs)으로 바이어스될 때, 장치의 바디 영역(32)에 인접한 드리프트 영역(35)의 부분(33)이 공핍되므로, 전류흐름에 활용되는 단면적을 감소시켜 온저항이 증가하게 된다. 더욱이 실리콘 기판은 전계판으로서 작용하여 전류가 높은 드레인전압에서 포화된다. 드레인 영역내의 공핍층은 포화전류의 크기를 저감시킨다. 도 5의 곡선은 종래 기술에 따라 작성된 장치의 드레인 전류 대 드레인 전압특성을 도시하며, 장치의 비교적 열등한 전류조절 능력을 나타내고 있다. 본 발명은 다음과 같은 방식으로 이러한 문제를 해결하여 이들 장치의 전류조절 능력을 개선한다.
B.제 1 실시예
도 3은 본 발명의 제 1 실시예를 도시하며, 트랜지스터는 기판(110), 산화물 층(120), 에피택셜 막층(130), 소오스 전극(160), 게이트 전극(170) 및 드레인 전극(180)을 구비한다. 소오스 영역(131)으로부터 시작하여 박막 층(130)은 왼쪽부터 오른쪽으로 횡렬로 소오스 영역(131), 바디 영역(132), 오프셋 영역(134), 드리프트 영역(135) 및 드레인 영역(136)을 구비한다. 드리프트 영역(135)은 기준선(105)으로 도시된 기점에서 시작하여 기준선(107)으로 연장하는 길이 L로 뻗어있다. 오프셋 영역(134)은 기준선(105)으로부터 기준선(106)까지 길이 D로 뻗어있다.
박막 층(130)위에는 게이트 산화물 층(141)과 드리프트 영역 절연층(142)이 형성되며, 게이트 산화물 층(141)과 드리프트 영역 절연층(142)위에는 폴리실리콘 게이트(150)가 형성된다. 도 1에 있어서, 드리프트 영역 박형화 개시부와 선형 도핑 영역의 개시부는 기점(5)에서 일치한다. 도 3의 장치에 있어서는 선형 도핑 프로파일은 기점(105)에서 기원하며, 드리프트 영역 박형화의 개시부는 기점(105)과 일치하지 않지만, 대신 기준선(105)과 기준선(106)사이의 수평거리를 나타내는 거리 D만큼 오프셋된다. 박형 드리프트 영역(135)이상의 두께를 갖는 오프셋 영역(134)을 도입함으로써 도 1의 장치에 비해 바디 영역(132)에 인접하는 전류흐름에 적용되는 단면적이 현저하게 증가한다.
오프셋 영역(134)을 설치하면, SOI장치 구조의 높은 항복 전압 성능을 손상시키지 않으면서 2 마이크론 오프셋의 경우 도 5의 곡선(b)로 도시한 바와 같은 소오스 폴로워 포화 전류흐름이 현저하게 증가한다.
이 결과 소오스 폴로워 모드에서 부하에 고전력 레벨을 전달할 수 있는 장치를 얻을 수 있다. 이러한 장치는 넓은 전압(여기서는 분야)범위 즉 1100V까지에 이용될 수 있다. 이 전압범위에 있어서, 통상의 장치 규격은 SOI층 두께: 0.25 내지 1.5마이크론, 매설 산화물 두께: 1.0 내지 6.0마이크론: 오프셋 드리프트 영역 D: 2내지 6마이크론; 오프셋 영역 두께 Toffset: 1.0 내지 1.5마이크론; 드리프트 영역 길이 L: 10.0 내지 100.0 마이크론; 드리프트 영역 두께 Tdrift: 0.2 내지 0.5마이크론이다.
오프셋 영역(134)과 드리프트 영역(135)에 선형 도핑 프로파일을 도입함으로써 장치의 높은 항복 전압 성능을 얻는다. 이 도핑 프로파일은 바디 영역(132) 근처의 오프셋 영역(134)의 최소치에서 드레인 영역(136)에 인접한 드리프트 영역의 최대치까지 변화한다. 이 도핑 프로파일은 다음의 식에 따라 최적으로 변화하는데, 여기서 Q(0)는 최소 도핑값: X는 기점(105)으로부터의 수평거리; L은 박형 드리프트 영역의 길이; 그리고 D는 오프셋 영역의 길이이다.
Q(0)의 대표 값은 6 ×1011cm-2내지 1.5 ×1012cm-2의 범위에 있으며, Qmax의 대표 값은 1.4 ×1013cm-2내지 3.4 ×1013cm-2의 범위에 있다.
거리 D의 선형 도핑 프로파일 마스크에 대해 드리프트 영역 산화물 층 마스크를 오프셋함으로써 도 1의 장치와 대조적으로 도 3의 장치에 있어 소오스 폴로워전류조절 능력을 개선할 수 있다. 이 결과로 오프셋 영역(134)내의 SOI층(130)은 바디 영역(32)에 인접하는 도 1의 장치의 대응 영역(33)보다 두꺼워져서 그 이상으로 가로로 연장한다. 이러한 두께의 차이는 임의의 배경 전하레벨 Q의 경우에, 도 3의 장치의 오프셋 영역(134)의 체적 도핑농도가 도 1의 장치의 바디 영역(32)에 바로 인접한 드리프트 영역(33)의 경우보다 낮아짐을 의미한다.
캐리어 이동성은 체적 도핑농도의 함수이며, 이동성은 체적 도핑레벨이 증가할수록 감소한다. 도 3의 장치의 오프셋 영역(134)내의 캐리어 이동성이 임의의 배경 전하레벨에서 도 1의 장치의 바디 영역에 바로 인접한 박형 드리프트 영역(33)의 경우 이상으로 되므로, 저항 전류흐름은 커짐이 명확하다. 따라서 오프셋 영역구성으로, 소오스 로우(source-low)와 소오스 하이 바이어스모드 모두에서 포화 전류흐름이 증가한다.
이러한 오프셋 영역 구성의 효과는 소오스 하이 바이어스모드에서 더욱 중요하게 된다. 도 1과 3의 장치의 각각의 소오스 영역이 웨이퍼 기판 소오스 영역이상으로 바이어스될 때, 도 1의 장치의 영역(33)과 도 3의 장치의 오프셋 영역(134)에 공핍층 및 반전층이 형성된다. 도 1의 장치는 도 3의 장치의 두꺼운 오프셋 영역(134)과 비교하여 그 상대 층 두께로 인해 공핍층의 형성에 특히 민감하다. 그 결과 도 1의 장치에서 형성된 공핍층은 영역(33)내의 전류흐름에 적용되는 단면적을 실질적으로 감소시키므로 장치의 포화 전류흐름이 실질적으로 감소한다.
층의 두께가 두꺼워지는 상대적 효과는 도 3의 오프셋 영역(134)을 전압제어 저항으로서 취급함으로써 결정될 수 있다. 그러면 포화전류 밀도가 다음과 같이 표현될 수 있다.
여기서 Q는 배경 전하레벨, tsoi는 오프셋 영역(134) 또는 영역(33)내의 SOI층 두께이며, vsat는 포화 속도 그리고 w는 소오스 폴로워 바이어스에 의한 MOS 캐패시터 기판으로부터의 공핍층 폭이며, 임의 점에서의 최대 공핍층 폭은 다음 식으로 표현될 수 있다.
여기서 Vf는 SOI/산화물 인터페이스를 따르는 페르미 준위(Fermi potential)이며, Jsat가 현재 tsoi-tsoi 1/2에 비례하므로, 도 3의 장치의 오프셋 영역(134)과 도 1의 영역(33)의 두께간의 상대적 두께 차로 표시된 SOI층 두께의 증가가 Jsat를 증가시킨다. 도 3의 오프셋 영역(134)내의 tsoi는 MOS캐패시터에서의 최대 공핍폭 이상이어야 하며, tsoi가 증가하면, 포화전류가 커진다.
따라서 선형 도핑 프로파일의 기점에 대해 드리프트 영역 산화물 층 마스크를 오프셋함으로써 SOI층 두께를 증가시키면, 소오스 로우와 소오스 하이 저항 및 포화전류 밀도를 개선함을 알 수 있다. 사용될 수 있는 오프셋의 최대 길이는 상대적 SOI 및 산화물 층 두께와 장치구조의 수평 전계를 평균하는데 결정적인 비율로정해진다.
도시한 바와 같이, 포화전류 밀도가 오프셋 영역내의 배경 전하레벨에 정비례한다. 배경 도핑레벨을 증가시키면, 저항 전도가 증가함에 따라 포화전류가 현저하게 증가하며, 소오스 하이 바이어스에서 MOS기판으로부터 공핍영역의 정미의 효과가 작아지게 되어, 전류흐름을 위한 단면적이 증가한다.
C.제 2 실시예
도 4는 본 발명의 제 2 실시예를 도시하는데, 트랜지스터는 기판(210), 산화물 층(220), 에피택셜 막층(230), 소오스 전극(260), 게이트 전극(270) 및 드레인 전극(280)을 구비한다. 소오스 영역(231)으로부터 시작하여 박막 층(230)은 왼쪽부터 오른쪽으로 횡렬로 소오스 영역(231), 바디 영역(232), 오프셋 영역(234), 드리프트 영역(235) 및 드레인 영역(236)을 구비한다. 박막 층(230)위에는 게이트 산화물 층(241)과 오프셋 영역 산화물 층(142) 및 드리프트 영역 절연층(243)이 형성되며, 게이트 산화물 층(141), 오프셋 영역 산화물 층(242), 및 드리프트 영역 절연층(243)위에는 폴리실리콘 게이트(150)가 형성된다. 도 3의 장치와 유사하게, 선형 도핑 프로파일은 기점(205)에서 시작하며, 드리프트 영역 박형화 개시부는 영역의 개시부는 기점(205)과 일치하지 않지만, 기준선(205)과 기준선(206)사이의 거리로 측정된 거리 D로 오프셋된다. 도 3에 도시한 제 1 실시예와 유사하게, 박형 드리프트 영역이상의 두께를 갖는 오프셋 영역을 도입함으로써 바디 영역에 인접하는 전류흐름에 적용되는 단면적이 현저하게 증가한다.
오프셋 영역위에 추가의 산화물 층(242)을 설치함으로써 SOILDMOS 박막구조의 전류조절 능력의 추가적인 개선을 이룰 수 있다. 이 산화물 층(242)을 드리프트 영역위에 증착된 산화물 층(243) 약 절반 두께까지 변화하게 하도록 오프셋 영역 위에 산화물 층(242)을 형성함으로써 장치의 전압 항복 성능을 감소시키지 않으면서 오프셋 영역이 수평으로 추가적으로 연장될 수 있다. 12 마이크론 길이의 오프셋 영역을 갖는 장치에 대한 전류특성이 도 5의 곡선(c)으로 도시되며, 오프셋 영역과 산화물 층을 조합하는 실질적인 이익을 나타낸다. 통상의 장치 규격은 D: 2내지 12마이크론; Toffset: 0.75 내지 1.0마이크론; L: 10 내지 100 마이크론; 그리고 Tdrift: 0.2 내지 0.5마이크론이다. 오프셋 영역과 드리프트 영역의 통상의 두께는 각기 1.0 내지 1.5 마이크론과 2.0 내지 3.0마이크론이다.
드리프트 영역 산화물 층과 오프셋 영역 산화물 층사이의 산화 전이영역을 보다 고르게 하기 위하여, 2차원 산화기술이 이용될 수 있다. 이 결과 장치는 이상적인 게이트형 다이오드 구조에 거의 근접하는 개선된 구조를 갖는다. 오프셋 영역은 온상태 특성(온저항 및 최대전류)을 현저하게 개선하며, 오프셋 영역 산화층은 오프셋 구조의 항복 전압을 개선한다.
오프셋 영역(234)위에 산화물 층(242)을 성장시키면, 다음과 같은 이유로 유익한 효과를 갖게된다. 오프셋 영역의 드레인 쪽으로의 수평연장이 늘어남에 따라 오프셋 영역의 전체 전계는 증가한다. 배경 도핑과 수평 오프셋 길이의 임의의 조합에 있어, 오프셋 영역의 수직통로가 전체 이온화 통로에 기여하므로, 오프셋 영역에서의 장치구조의 항복이 있을 수 있다. 이러한 오프셋 영역의 장치구조로 인한항복 전압을 낮출 가능성을 저감시키기 위해서 오프셋 실리콘의 상부에 실리콘 이산화물 층(242)이 성장되어 상기 영역을 얇게 한다. 이러한 박형화(산화물 성장)는 전압조정에 있어 다음의 효과를 갖는다.
첫째로, 오프셋 영역내의 SOI층을 박형화하면, 수직 파괴통로의 기여를 저감시켜서 오프셋 영역의 설치로 항복 전압을 열화시키지 않게 된다. 둘째로 드리프트 영역 산화물 층 두께의 중요한 부분인 산화물의 성장으로 장치의 이 영역에서 전계를 형성하여 항복 전압을 증가시킬 수 있는 전계피크를 둥글게 한다. 이는 이상의 게이트형 다이오드 구조에 거의 근접하는 구조를 형성한다. 셋째로, 오프셋 영역내에 두꺼운 산화물을 성장시키면, 드리프트 영역 산화물 층의 형성시 남게되는 결함을 제거할 수 있어서 게이트 산화물 집적을 현저하게 개선한다.
D.변형 실시예
6 마이크론 길이의 오프셋 영역, 약 44 마이크론 길이의 드리프트 영역 및 700볼트의 항복 전압을 갖는 장치에 대한 도 4의 구조가 다음과 같이, 수평 MOS트랜지스터를 제조하는데 이용되는 기술로 제조될 수 있다. 이하의 설명은 700볼트의 항복 전압을 얻는데 최적으로 되며, 3 마이크론 두께의 매설 산화물 층과 0.5 마이크론 두께의 SOI층을 갖는 장치에 대한 것이다. 시작 SOI층(230)의 시작은 예를 들어 존 용융 재결정화(zone melt recrystallization) 또는 직접 접합 등의 임의의 표준기술을 이용하여 얻어지며, 기판(210)과 SOI층(230)사이에 개재된 매설 산화물 층(220)을 구비하여 실리콘 기판(210)상에 형성된다. 실리콘 기판(210)은 n형 또는 p형 중 하나로 되며, SOI층(230)은 1.5 마이크론 이하의 두께와 0.1 옴-센티(ohm-cm)이상의 저항률을 가지며, n형 또는 p형 재료로 제조될 수 있지만, 설명의 목적으로 n형 재료로 제조되는 것으로 가정한다.
오프셋 영역 및 드리프트 영역(234,235)의 선형 도핑 프로파일은 도 6에 도시한 세그먼트형 마스크(370)를 통해 이온 주입으로써 도입된다. 마스크(370)는 명확히 하도록 세로로 바꾸어놓았다. 마스크(370)의 기점은 기점(205)과 일치하며, 표준기술을 이용하여 리소그래피로 패턴화된 포토레지스트 층으로 형성될 수 있다. 이어서 인 이온이 160KeV의 에너지로 주입된다. 포토레지스트 마스크(370)는 가변 치수를 갖는 5개의 개구를 구비하여 인 이온이 가변 량으로 실리콘 층(230)에 주입될 수 있다. 기점(205)을 참조로 포토레지스트 마스크 내의 5개의 개구는 다음과 같은 시작 및 종료점을 갖는다. 개구(371)는 8.25 마이크론에서 시작하여 9.75 마이크론에서 종료하며, 개구(372)는 16.5 마이크론에서 시작하여 19.5 마이크론에서 종료하며, 개구(373)는 25 마이크론에서 시작하여 28.75 마이크론에서 종료하며, 개구(374)는 37.5 마이크론에서 시작하여 38.5 마이크론에서 종료하며, 개구(375)는 41.75 마이크론에서 시작하여 71 마이크론에서 종료한다. 이 5개의 개구는 다른 가로치수를 가지며, 왼쪽부터 오른쪽으로 크기가 증가한다. 소정치수에 있어 제 1 개구(371)는 1.5 마이크론 폭을 가지며, 제 2 개구(372)는 3.0 마이크론 폭을 가지며, 제 3 개구(373)는 3.75 마이크론 폭을 가지며, 제 4 개구(374)는 5.0 마이크론 폭을 가지며, 제 5 개구(375)는 2.85 마이크론 폭을 가지며, 44 마이크론의 드리프트 영역 길이에 있어, 수평전계는 대략 15V/micron 이어야 한다. 이는 거의 1.4-1.6 ×1013cm2가 되는 Qmax의 주입량을 지정한다. SOI 드리프트 영역에서의 최소도핑[SOI 시작재료 플러스 주입된 종(species)의 배경도핑]은 1.5 ×1012cm-2n형이하로 되어야한다.
상기 포토레지스트 마스크 개구를 이용하는 균일한 수평도핑 프로파일을 이루기 위해, 열적 확산 길이는 관계식, (Dt)1/2= cc/2를 따라야 하는데, 여기서, cc는 포토레지스트의 마스크 윈도우 개구(이 경우 9.0마이크론)의 중심 대 중심 간격이며, (Dt)1/2는 주입된 종의 확산 온도에서의 확산길이이다. 이는 이온주입이 실행된후 포토레지스트 층(370)을 제거하고, 웨이퍼를 0.14 마이크론 두께의 실리콘 질화물(silicon nitride) 층으로 덮고 어닐링(annealing)을 통해 행해진다. 이 어닐링은 약 1,150℃의 여러 가지 시주기에서 실행될 수 있으며, 이러한 시주기는 왼쪽에서 오른쪽으로의 도핑농도에서의 단조(monotonic)증가를 보장하기에 충분히 길게 되어야한다. 마스크, 이온 주입 및 어닐링의 조합으로 SOI층(230)의 오프셋 영역(234)과 드리프트 영역(235)에서의 인 도핑의 선형 변화에 근사하게 할 수 있다. 상기 장치에서 행해진 개선된 항복 전압 값을 가져오는 중요한 특징이 이러한 수평 도핑 프로파일이다.
오프셋 영역 산화물 층(242)과 드리프트 영역 산화물 층(243)은 산업표준 LOCOS 프로세스(Local Oxidation of Silicon)를 이용하여 선택적으로 성장되는데, 도 7과 8에 그 단계가 도시된다. 상기 LOCOS프로세스는 본원에서 참고로 부가된"The invention of LOCOS," E. Kooi, IEEE, NY, NY, 1991에 상세히 설명되어 있다. SOI에 적용된 대표적인 LOCOS프로세스의 간략한 설명은 이하와 같다.
0.06 마이크론 패드[습식(wet)] 산화물이 SOI층의 표면에서 성장되고, LPCVD 실리콘 질화물 층이 이 패드 산화물상에서 0.14 마이크론의 두께로 증착된다. 실리콘 질화물 층(미도시)은 리소그래피 마스크와 반응성 이온 에칭 프로세스로 패턴화되어 포토레지스트 층이 제거된다. 이로써 실리콘 질화물 층상에 개구(380)가 남게된다. 개구(380)의 경계는 기점(205)을 참조하여 도시되며, 도 8-11에 도시된 다른 마스킹 단계의 경계가 된다. 고온 확산 이전에 확산 세정(HF에 의한 RCA 세정)이 이용된다. 드리프트 영역 산화물 층(243)은 지정 확산온도인 1050℃에서 성장되어 거의 2.2 마이크론의 층 두께를 갖는 층을 얻게된다. 오프셋 영역 산화물 층을 형성하는데 유사한 단계가 실행되어 갭(395)을 갖는 적합하게 에칭된 실리콘 질화물 층(390)을 얻는다. 도 8에 도시한 바와 같이, 이 갭의 일 부분(395a)은 이전 단계에서 형성된 드리프트 영역 산화물 층(243) 이상으로 연장하여 오프셋 영역 산화물 층(242)이 성장된 영역에 노출된, SOI층(230)을 생성한다. 이 오프셋 영역 산화물 층(242)은 1.0 마이크론의 두께로 성장되며, 상기 실리콘 질화물 층에서 성장한 임의의 표면 산화물을 제거하는데 버퍼형(buffered) HF 딥(dip)이 이용되며, 실리콘 질화물 층은 반응성 이온 에칭 또는 다른 습식 화학 처리로 제거된다.
게이트 산화이전에 LOCOS단계 끝의 범위에 있을 수 있는 임의의 결함을 제거하도록 희생 산화가 실행된다. 이러한 결함을 "화이트 리본(white ribbon)" 또는 "블랙 벨트(black belt)"결함이라 하는데, LOCOS 산화 중 실리콘 표면의 수평질화(lateral nitridization)로 발생한다. 이러한 결함의 정도는 LOCOS 프로세스동안 산화물 층 성장의 총량에 직접적으로 관계된다. 드리프트 영역 산화물 층의 성장과 관련된 이러한 결함은 오프셋 영역 산화물 층의 성장과 관련된 결함보다 많고 심하다. 이러한 결함을 제거하기 위하여 HF 용액을 이용하여 패드 산화물 층이 박리되며, SOI의 표면상에서 0.1 마이크론 또는 덜 습한(또는 건식) 열적 산화물이 성장된다. 이어서 이러한 산화물은 박리(즉 ,희생)되어 표준 게이트 산화물 프로세스가 이용될 수 있다.
드리프트 영역 산화물 층(243)의 성장에 있어 산화의 열적 사이클이 오프셋 영역 산화물 층(242)보다 4배 길게되므로 질화의 정도가 훨씬 나쁘다. 드리프트 영역 성장과 더불어 오프셋 영역 산화물 층(242) 성장을 이용하는 도 4에 도시된 본 발명의 제 2 실시예에 의해 보다 강한 게이트 산화물 성능을 얻을 수 있다. 그 이유는 드리프트 영역 산화물 성장으로 인한 결함을 해소하는데 희생 산화가 항상 성공적이지 못하며, 드리프트 영역 산화물 층 성장에 후속하는 오프셋 영역 산화물 층 성장이 질화된 결함 구조(nitrided defect structure)를 제거하는데 아주 효과적이기 때문이다. 오프셋 영역 산화물 층 성장에 있어 결함 정도가 아주 작기 때문에, 오프셋 영역 산화물 층 질화된 결함을 제거하는데 아주 효과적이다.
0.06 마이크론 게이트 산화물 층(241)은 도 9에 도시한 웨이퍼의 표면상에서 성장되며, 포토레지스트 마스크(400)(또한 모든 마스킹 단계가 명료화를 위해 수직으로 재배치되며, 이들 단계간의 치수적 및 공간적 관계를 나타내도록 이전의 단계가 지속된다)가 설치되어 폴리실리콘 층을 형성한다. 약 0.5 마이크론 두께의 폴리실리콘 층(250)은 증착되며, 마스크(400)로 표시된 영역 이상으로 연장하는 이 층의 마스킹 되지 않은 부분은 반응성 이온 에칭에 의해 제거된다. 이어서 포토레지스트 마스크(400)가 제거되고 0.03 마이크론의 실리콘 이산화물(미도시)층이 폴리실리콘 게이트(250)상에 성장된다.
도 10에 도시한 바와 같이, 포토레지스트 마스크(410)를 통해 영역(232)에 40KeV의 에너지와 약 3.0 ×1013/cm2의 주입량의 붕소이온을 주입하여 P형 바디 영역(232)이 형성된다. 포토레지스트 마스크(410)는 주입이 폴리실리콘 게이트(250)에 자기정렬되도록 배치된다. 포토레지스트의 박리후, 웨이퍼가 340분동안 1100℃에서 어닐링되어 매설 산화물 층(220)에 붕소를 주입하여 약 1.5 마이크론 폭의 채널영역을 형성한다.
이어서 소오스 영역(231) 및 드레인 영역(236)이 마스크(420)를 이용하여 약 5 ×1015cm2의 주입량과 190KeV의 에너지로 비소이온을 주입하여 형성되며, 다음으로 마스크(430)를 이용하여 5 ×1015cm2의 붕소를 주입하여 p형 바디 접촉부가 형성되는데, 상기 비소이온은 N+소오스(231)와 드레인 영역(236)을 제공한다. 포토레지스트의 박리후, 웨이퍼는 약 30분간 950℃로 어닐링된다.
약 8%의 인을 함유하는 실리콘 이산화물 층이 상기 웨이퍼상에 약 1.3 마이크론의 두께로 증착되며, 이 층은 도 11에 도시한 바와 같은 개구(440)를 갖는 포토레지스트로 마스킹되어 소오스 영역(231), 게이트 영역(250) 및 드레인 영역(236)용으로 바람직한 알루미늄 접촉부로 되는 영역만을 노출시킨다. 반응성이온 에칭으로 영역(231,250 및 236)에 개구(440)가 설치되어 포토레지스트가 박리된다. 웨이퍼는 30분간 약 1000℃로 어닐링되어 에칭된 실리콘 이산화물 층을 평탄하게 하여 알루미늄 피복을 이룬다. 남아있는 임의의 실리콘 이산화물은 접촉영역에서 제거되며, 1%의 실리콘과 25 ohm-cm2저항의 1.2 마이크론 알루미늄 층이 증착된다. 적합한 마스킹으로 반응성 이온 에칭에 의해 영역(260, 270 및 280)이 형성되며, 웨이퍼는 박리 및 마스킹에 의해 30분간 407℃로 어닐링된다.
이 방법의 최종단계는 예를 들어 1.2 마이크론 두께의 예를 들어 6% 인 도핑을 함유하는 실리콘 이산화물의 보호층(미도시) 또는 플라즈마 증착된 실리콘 질화물 층을 증착하는 단계이다. 각각의 전극(260, 270 및 280)에 외부적인 전기접속을 이루도록 패드영역이 설치될 수 있다.
따라서 특히, 소오스 폴로워 모드에 있어서 개선된 전류 및 전압 조절능력을 갖는 박막, 고전압 SOI장치 구조와 이 장치를 제조하는 방법을 제공할 수 있다. 본 발명에 숙련된 자라면, 본 발명은 기술한 실시예와 달리 실현될 수 있으며, 이 실시예들은 제한이 아닌 예시의 목적이며 따라서 본 발명은 이하의 부속 청구범위로만 제한된다.

Claims (16)

  1. 고전압 SOI(semiconsuctor-on-insulator) 전자장치로서:
    기판(210);
    상기 기판(210)상에 형성되며, 매설된 층 두께를 갖는 매설 산화물 층(220);
    상기 매설 산화물 층(220)상에 형성되며, 횡렬로 소오스 영역(231), 바디 영역(232), 오프셋 영역(234), 박형 드리프트 영역(235) 및 드레인 영역(236)을 구비하는 반도체층(230);
    게이트 산화물 층(241)에 인접한 상기 드리프트 영역(235)에 형성된 드리프트 영역 절연층;
    드리프트 영역 절연층(243)에 인접한 소오스, 바디 및 오프셋 영역(231, 232, 234)상에 형성되며, 적어도 소오스 및 바디 영역(231, 232)상에 게이트 산화물 층을 형성하는 다른 절연층;
    상기 다른 절연층과 상기 드리프트 영역 절연층(243)의 일 부분에 형성된 게이트 영역을 구비하며;
    상기 드리프트 영역은 가로길이 L을 가지며, 상기 오프셋 영역은 가로길이 D를 가지며, 길이 L + D는 대략 바디와 드레인 영역(232,236)사이의 가로거리를 나타내며, 상기 드리프트 영역(235)은 두께 Tdrift를 가지며, 상기 오프셋 영역은 두께 Toffset를 가지며, 이 두께 Tdrift와Toffset모두 실질적으로 상기 반도체(230)의 가로치수에 수직하며, 상기 오프셋 영역 두께 Toffset는 상기 드리프트 영역 두께 Tdrift이상이며, 그리고 상기 반도체 층(230)은 실질적으로, 바디 영역(232)에 인접한 오프셋 영역(234)에서의 최소 값으로부터 드레인 영역(236)에 인접한 박형 드리프트 영역(235)에서의 최대 값까지의 바디와 드레인 영역(232,236)사이의 선형 도핑 프로파일을 갖는 것을 특징으로 하는 고전압 SOI 전자장치.
  2. 제 1 항에 있어서,
    상기 드리프트 영역 길이 L은 실질적으로 10 내지 100마이크론의 범위에 있으며, 상기 오프셋 영역 길이 D는 실질적으로 2 내지 6마이크론의 범위에 있으며, 상기 매설 산화물 층(220)은 실질적으로 1 내지 6 마이크론 범위의 두께를 가지며, 상기 드리프트 영역의 두께 Tdrift는 실질적으로 0.2 내지 0.5 마이크론 범위에 있으며, 그리고 상기 오프셋 영역의 두께 Toffset는 실질적으로 1.0 내지 1.5 마이크론 범위에 있음을 특징으로 하는 고전압 SOI 전자장치.
  3. 제 1 항에 있어서,
    상기 반도체 장치(230)의 실질적 선형 도핑 프로파일은 바디 영역으로부터의 대략 X 마이크론 거리의 임의의 점에서 다음 관계식, Q(X) = Q(0) + (X/(L +D))Qmax로 표시되는데, 여기서 Q(0)는 바디 영역(232)에 인접한 오프셋 영역(234)내의 단위면적당 도펀트 이온의 최소수이며, Qmax는 드리프트 영역(235)에 주입된 단위면적당 도펀트 이온의 최대수임을 특징으로 하는 고전압 SOI 전자장치.
  4. 제 3 항에 있어서,
    상기 Q(0)는 6 ×1011/cm2내지 약 1.5 ×1012/cm2의 범위에 있으며, Qmax는 1.4 ×1013/cm2내지 약 3.4 ×1013/cm2의 범위에 있음을 특징으로 하는 고전압 SOI 전자장치.
  5. 제 1 항에 있어서,
    상기 다른 절연층은 소오스 및 바디 영역(231,232)상에 형성된 게이트 산화물 층과 이 게이트 산화물 층(241)에 인접한 오프셋 영역상에 형성된 오프셋 영역 절연층(242)을 구비하는 것을 특징으로 하는 고전압 SOI 전자장치.
  6. 제 5 항에 있어서,
    상기 드리프트 영역 길이 L은 실질적으로 10 내지 100마이크론의 범위에 있으며, 상기 오프셋 영역 길이 D는 실질적으로 2 내지 12마이크론의 범위에 있으며, 상기 드리프트 영역의 두께 Tdrift는 실질적으로 0.2 내지 0.5 마이크론 범위에 있으며, 상기 오프셋 영역의 두께 Toffset는 실질적으로 0.75 내지 1.0 마이크론 범위에 있으며, 상기 드리프트 영역 절연층(243)의 두께는 실질적으로 2.0 내지 3.0 마이크론의 범위에 있으며, 그리고 상기 오프셋 영역 절연층(242)의 두께는 실질적으로 1.0 내지 1.5 마이크론의 범위에 있음을 특징으로 하는 고전압 SOI 전자장치.
  7. 제 5 항에 있어서,
    상기 반도체 장치(230)의 실질적 선형 도핑 프로파일은 바디 영역으로부터의 대략 X 마이크론 거리의 임의의 점에서 다음 관계식, Q(X) = Q(0) + (X/(L + D))Qmax로 표시되는데, 여기서 Q(0)는 바디 영역에 인접한 오프셋 영역내의 단위면적당 도펀트 이온의 최소수이며, Qmax는 드리프트 영역(235)에 주입된 단위면적당 도펀트 이온의 최대수임을 특징으로 하는 고전압 SOI 전자장치.
  8. 제 3 항에 있어서,
    상기 Q(0)는 6 ×1011/cm2내지 약 1.5 ×1012/cm2의 범위에 있으며, Qmax는 1.4 ×1013/cm2내지 약 3.4 ×1013/cm2의 범위에 있음을 특징으로 하는 고전압 SOI 전자장치.
  9. 제 5 항에 있어서,
    상기 오프셋 영역 절연층(242)은 상기 드리프트 영역 절연층(243) 두께 약 절반까지의 두께를 가지며, 상기 오프셋 영역 절연층(242)은 상기 드리프트 영역 절연층(243) 두께 약 절반까지의 두께를 가짐을 특징으로 하는 고전압 SOI 전자장치.
  10. 고전압, 박막 트랜지스터 제조방법으로서:
    (a) 실리콘 기판(210)상의 산화물 층(220)위에 박형 단결정 실리콘층(230)을 제공하는 단계;
    (b) 상기 박형 실리콘층(230)에 불순물을 균일하게 도입함으로써 상기 박형 실리콘층(230)의 저항률을 저감하는 단계;
    (c) 상기 박형 실리콘층(230)상에 마스크(370)를 형성하는 단계- 상기 마스크는 복수의 개구(371,372,373,374,375)를 구비하며, 이들 개구 각각은 그 선행 개구의 치수보다 가로로 증가하며, 상기 마스크(370)는 기점(205)과 정렬됨 -;
    (d) 상기 복수의 개구를 통해 상기 박형 실리콘층(230)내에 불순물을 도입하여 다른 폭을 갖는 복수의 도핑 영역을 형성하는 단계;
    (e) 상기 마스크(370)를 제거하고, 상기 박형 실리콘층(230)을 실리콘 질화물로 덮고 어닐링하여 상기 박형 실리콘층(230)의 가로거리에 걸치는 복수의 도핑 영역으로부터 선형 도핑 프로파일을 형성하는 단계- 상기 선형 도핑 프로파일은 상기 가로거리의 제 1 단부에서의 최소도핑 농도로부터 상기 가로거리의 반대쪽 제 2 단부에서의 최대도핑 농도로 형성됨 -;
    (f) 상기 가로거리의 가장자리를 넘어서는 영역에 있는 실리콘 질화물을 제거하고, 상기 기점으로부터 가로로 옮겨진 거리 D에서 시작하는 상기 박형 실리콘층(230)의 노출영역을 열적으로 산화시켜 길이 D와 두께 Toffset을 갖는 오프셋 영역과 길이 L과 두께 Tdrift를 갖는 박형 드리프트 영역(234) 및 상기 드리프트 영역(234)위의 절연층(243)을 형성하는 단계- 상기 두께 Toffset는 실질적으로 두께 Tdrift이상임 -;
    (g) 불순물을 주입하여 상기 가로거리의 제 1 단부에서 바디 영역(232)을 형성하는 단계;
    (h) 불순물을 주입하여 상기 바디 영역(232)내에 소오스 영역(231)을 형성하는 단계; 및
    (i) 불순물을 주입하여 상기 가로거리의 제 2 단부에서 드레인 영역(236)을형성하는 단계를 포함하는 것을 특징으로 하는 고전압 박막 트랜지스터 제조방법.
  11. 제 10 항에 있어서,
    상기 드리프트 영역 길이 L은 실질적으로 10 내지 100마이크론의 범위에 있으며, 상기 오프셋 영역 길이 D는 실질적으로 2 내지 6마이크론의 범위에 있으며, 상기 드리프트 영역의 두께 Tdrift는 실질적으로 0.2 내지 0.5 마이크론 범위에 있으며, 그리고 상기 오프셋 영역의 두께 Toffset는 실질적으로 1.0 내지 1.5 마이크론 범위에 있음을 특징으로 하는 고전압 박막 트랜지스터 제조방법.
  12. 제 10 항에 있어서,
    상기 반도체 장치(230)의 실질적 선형 도핑 프로파일은 바디 영역으로부터의 대략 X 마이크론 거리의 임의의 점에서 다음 관계식, Q(X) = Q(0) + (X/(L + D))Qmax로 표시되는데, 여기서 Q(0)는 바디 영역(232)에 인접한 오프셋 영역(234)내의 단위면적당 도펀트 이온의 최소수이며, Qmax는 드리프트 영역(235)에 주입된 단위면적당 도펀트 이온의 최대수임을 특징으로 하는 고전압 박막 트랜지스터 제조방법.
  13. 제 12 항에 있어서,
    상기 Q(0)는 6 ×1011/cm2내지 약 1.5 ×1012/cm2의 범위에 있으며, Qmax는 1.4 ×1013/cm2내지 약 3.4 ×1013/cm2의 범위에 있음을 특징으로 하는 고전압 박막 트랜지스터 제조방법.
  14. 제 10 항에 있어서,
    상기 절연층(242)은 상기 오프셋 영역(234)위에 형성되는 것을 특징으로 하는 고전압 박막 트랜지스터 제조방법.
  15. 제 14 항에 있어서,
    상기 오프셋 영역 절연층(242)은 상기 드리프트 영역 절연층(243) 두께 약 절반까지의 두께를 가짐을 특징으로 하는 특징으로 하는 고전압 박막 트랜지스터 제조방법.
  16. 제 14 항에 있어서,
    상기 드리프트 영역 길이 L은 실질적으로 10 내지 100마이크론의 범위에 있으며, 상기 오프셋 영역 길이 D는 실질적으로 2 내지 12마이크론의 범위에 있으며, 상기 드리프트 영역의 두께 Tdrift는 실질적으로 0.2 내지 0.5 마이크론 범위에 있으며, 상기 오프셋 영역의 두께 Toffset는 실질적으로 1.0 내지 1.5 마이크론 범위에 있으며, 상기 드리프트 영역 절연층(243)의 두께는 실질적으로 2.0 내지 3.0 마이크론의 범위에 있으며, 그리고 상기 오프셋 영역 절연층(242)의 두께는 실질적으로 1.0 내지 1.5 마이크론의 범위에 있음을 특징으로 하는 고전압 박막 트랜지스터 제조방법.
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