KR100322417B1 - Soi mosfet의 장점을 갖는 mosfet 및 그 제조방법 - Google Patents

Abstract

본 발명은 MOSFET 소자의 구조와 제작 방법에 관한 것으로 일반적인 SOI MOSFET의 구조와 달리 단결정 반도체 내부의 산화막을 웨이퍼 전체에 만들지 않고 소자를 만들 장소에만 형성하게 함으로써 값비싼 SOI 웨이퍼를 사용하지 않고도 SOI 소자를 제작할 수 있는 방법을 제시하며 고유한 소자의 구조 때문에 플로우팅 바디(Floating Body)현상은 제거할 수 있어 소자 특성을 개선할 수 있다. 본 발명은 MOSFET 제조공정의 초기에 산소이온 주입공정을 삽입하여 MOSFET의 소오스, 드레인, 게이트의 밑에만 일정두께의 산화막이 존재하도록 하였으며, 소오스와 드레인 접합의 밑과 산화막 사이에는 기판과 같은 극성의 반도체 영역이 생기도록 불순물을 추가로 이온주입하여 MOSFET의 채널 하부와 반도체 기판이 전기적으로 연결 되게 함으로써 플로우팅 바디 효과를 제거할 수 있도록 하였다.

Description

SOI MOSFET의 장점을 갖는 MOSFET 및 그 제조방법{A MOSFET with advantages of SOI MOSFET and its fabrication method}

본 발명은 SOI MOSFET의 장점을 갖는 MOSFET 및 그 제조방법에 관한 것으로 일반 MOSFET 소자의 동작시 발생하는 기생 트랜지스터(Parasitic Transistor)에 의한 항복전압의 저하 또는 문턱전압이 이전의 동작상태에 따라 변하는 플로우팅 바디 (floating body) 효과를 제거할 수 있으며, 제조 공정에서도 값비싼 SOI(Silicon On Insulator) 웨이퍼(Wafer)를 사용하지 않고도 SOI MOSFET의 장점을 가지며 상대적으로 저렴한 가격으로 제작할 수 있는 SOI MOSFET의 장점을 갖는 MOSFET 및 그 제조방법에 관한 것이다.

통상적으로 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)은 실리콘 반도체 표면을 산화시켜 절연성 산화피막(SiO₂)을 형성시키고, 이 표면에 금속전극을 설치하여 이루어지는 금속, 산화피막, 반도체로 된 구조로 도 1a 내지 도 1b에 도시한 바와 같은 기본 구조를 갖는다.

도 1a에 도시한 바와 같이 p-채널 MOSFET은 엷게 도핑(Doping: 불순물 첨가)된 n형 실리콘(Si) 기판으로 만들어지는 것으로, 2개의 영역을 확산하여 p형 불순물을 짙게 도핑하여 소오스(Source)와 드레인(Drain)을 만든다.

이때, 2개의 p형 부분사이의 영역이 채널이며, 이 채널에 산화실리콘 등의 절연된 유전체를 도포하여 게이트(Gate)를 형성시켜 구성한 것이다.

게이트 단자에 음(-)전압(기판을 기준으로)을 걸면 채널에 유도된 전계가 발생하게 되어 기판으로부터 p형 캐리어(Carrier)를 끌어모으게 된다. 게이트의 음(-)전압의 크기가 문턱전압보다 크면 게이트 밑의 채널영역이 역전(Inversion)되어 다수의 p형 캐리어가 생겨 전류전도의 통로가 되며, 소오스(Source)와 드레인(Drain) 사이에 전압차가 유지된다면 전류가 흐르게 된다.

도 1b는 n-체널 MOSFET으로 도 1a와는 반대로 p형 실리콘(Si) 기판에 n형의 불순물을 도핑하여 제조한 것으로 그 제조과정은 상기한 p-채널 MOSFET과 동일하므로 자세한 설명은 생략하고자 한다.

SOI MOSFET(Silicon on Insulator Metal-Oxide-Semiconductor Field Effect Transistor)은 MOSFET구조를 가진 소자의 한 종류로 도 2에 도시한 바와 같이 매우 특수한 구조를 갖는 반도체 기판을 사용한다.

SOI MOSFET은 일반적인 MOSFET의 실리콘 소자가 실리콘 기판위에 만들어지는데 비해 절연체(주로 산화막) 위에 존재하는 실리콘 박막 위에 만들어지는 구조적 특징을 가지며, 일반적인 MOSFET 구조에서 문제가 되는 래치-업(Latch-up) 문제가 발생하지 않으며, 기생 캐패시턴스(Parasitic Capacitance)가 적어 고속 동작이 가능한 것 등의 소자 특성을 가진다.

도 2에서 도면부호 100은 실리콘 산화막층이며, 110과 120은 실리콘 등의 반도체층이다.

이러한 기판은 표면에 산화막을 형성한 두개의 반도체 웨이퍼를 산화막층이 있는 면끼리 접착한 후 한쪽 면을 연마하는 Bonded and Etch-back 방법을 사용하여 만들거나 또는 반도체 웨이퍼에 고밀도로 산소 이온을 주입하고 열처리하여 산화막층을 형성하는 SIM0X 방법 등이 있으나, 이는 제조방법이 까다롭거나 가격이 매우 비싸 소자의 장점에도 불구하고 그 이용범위확대에 문제가 있어왔다. 전기적 소자 특성에서도 실리콘 산화막 위의 영역에 제작한 SOI MOSFET소자는 기판과 분리되어 전기적으로 부동상태에 있어 플로우팅 바디(Floating Body)현상으로 인한 항복전압의 저하, 문턱전압의 변화 등의 문제가 있어 왔다.

본 발명은 상기와 같은 SOI MOSFET을 제작하는 방법을 개선하기 위해 창출된 것으로, 종래의 SOI MOSFET 소자의 동작시 기생 트랜지스터(Parasitic Transistor)에 의한 항복전압의 저하 또는 문턱전압이 이전의 동작상태에 따라 변하는 플로우팅 바디(Floating Body)효과를 제거할 수 있으며, 제조 공정을 개선하여 값비싼 SOI(Silicon on Insulator) 웨이퍼(Wafer)를 사용하지 않고도 SOI MOSFET의 장점을 가지며, 상대적으로 저렴한 가격으로 SOI MOSFET의 장점을 구비한 MOSFET 및 그 제조방법을 제공함을 그 목적으로 한다.

도 1a는 일반적인 P 채널 MOSFET의 구조

도 1b는 일반적인 N 채널 MOSFET의 구조

도 2는 일반적으로 사용되는 SOI(Silicon On Insulator) 반도체 웨이퍼의 단면

도 3은 일반적인 단결정 반도체 웨이퍼의 단면

도 4는 도 3의 단결정 반도체 웨이퍼에 실리콘 질화막을 증착하고 포토 리쏘그라피와 화학적 부식 공정을 거쳐 선택적으로 제거한 상태의 단면도

도 5는 도 4의 웨이퍼에 열적 산화공정을 가해 실리콘 질화막으로 덮히지 않은 부분에 두꺼운 산화막이 형성된 상태의 단면도

도 6a은 도 5의 열적 산화공정 대신 화학적 부식으로 실리콘 질화막으로 보호되지 않은 단결정 반도체를 부식시킨 후의 상태

도 6b는 도 6a에서 단결정 반도체를 선택적으로 제거한 부위에 실리콘 산화막을 증착하여 홈을 메운 상태

도 7은 실리콘 질화막을 제거하고 웨이퍼 전체에 산소 이온주입을 실시하고 열처리 하여 소자가 제작될 부위에만 단결정 반도체 내부에 산화막이 형성된 상태의 단면도

도 8은 도 7의 구조에 게이트 산화막 및 게이트 전극 물질을 증착한 상태

도 9는 도 8에서 증착한 게이트 산화막과 게이트 전극 물질을 포토 리쏘그래피 기술과 화학적 부식 공정을 이용하여 게이트 모양으로 만든 상태

도 10은 기판과 같은 극성의 이온을 높은 에너지로 이온 주입하고, 소오스/드레인 접합을 이온주입과 열처리로 실시한 후의 단면도.

＜도면의 주요부분에 대한 부호의 설명＞

100 : 단결정 반도체 내부에 형성된 산화막 층

110 : MOSFET을 제작하게 될 단결정 반도체 층

120 : 단결정 반도체 기판

410 : 실리콘 또는 기타 반도체의 단결정 영역

420 : 실리콘 질화막 또는 산화 방지 박막

510 : 실리콘 산화막 또는 기타 반도체의 산화막

610 : 포토 리쏘그래피 및 화학적 부식 공정으로 얻은 트렌치(Trench)

620 : 산화막

710 : 실리콘 또는 기타 반도체의 단결정 영역 내부에 형성된 산화막

810 : 게이트 산화막

820 : 게이트 전극 물질

910 : 소오스, 드레인 접합

920 : 기판과 같은 극성의 반도체 영역

930 : 반도체 기판

940 : MOSFET의 채널과 공핍영역을 포함하는 영역

이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.

도 3은 실리콘 반도체 웨이퍼의 단면도이다. N형 MOSFET을 만들기 위해서는 웨이퍼는 P형 불순물을 포함하고 있어야 하고, P형 MOSFET을 만들기 위해서는 N형불순물로 도핑되어 있어야 한다.

도 4는 도 3의 실리콘 반도체 웨이퍼에 패터닝 기술을 이용하여 MOSFET을 제작할 영역에 실리콘 질화막 등을 입힌 모양이다. 도면부호 410은 실리콘 웨이퍼이며 420은 실리콘 질화막이다.

도 5은 도3의 웨이퍼에 고온 산화공정을 가하여 실리콘 질화막으로 가려지지 않은 부분에 두꺼운 실리콘 산화막이 형성된 것을 나타내고 있다. 여기서 실리콘 질화막은 산소와 반응하지 않으므로 이것으로 도포된 영역에는 실리콘 산화막이 형성되지 않는 성질을 이용한다. 도면부호 510은 산화공정을 거치면서 형성된 실리콘 산화막을 나타낸다.

한편 실리콘 산화막은 산소 분위기에서의 고온 확산 공정을 통해 구현할 수도 있고 트렌치(Trench) 방법을 사용할 수도 있다. 트렌치 방법은 도 6a 에 보인 것처럼 산화막을 형성할 곳을 화학적 부식으로 실리콘을 제거하여 홈을 만든 후, 도 6b에 보인 것처럼 산화막을 증착하여 홈을 산화막으로 채우는 방법이다. 도 6에서 도면부호 610은 화학적 부식 공정에 의해 형성된 트렌치(Trench)이고 620은 트렌치에 증착시킨 실리콘 산화막이다.

도 7은 도 6까지 도포되어 있던 실리콘 질화막을 제거한 후 산소이온을 고밀도로 이온 주입하고 고온으로 열처리하여 웨이퍼의 내부에 실리콘 산화막 층 (도면부호 710)을 형성한 것을 나타낸다. 이 과정에서 생성된 산화막의 두께는 주입하는 산소이온의 양과 에너지에 의해 결정된다. 한편, 고온 산화공정이나 트렌치 공정에 의해 두꺼운 실리콘 산화막은 비결정의 성질을 지녀 산소이온이 통과하지 못하고추가적인 산화막은 형성되지 않는다. 산소이온을 주입할 때, 웨이퍼 표면에서의 이온 반사를 방지하기 위해 비결정 실리콘 산화막을 수십 나노미터정도 도포할 수도 있다.

도 8은 웨이퍼 표면에 MOSFET의 수 나노미터 정도의 게이트 산화막(도면부호 810)을 도포하고, 그 위에 게이트 전극으로 사용할 다결정 실리콘 박막(도면부호 820) 등을 도포한 상태를 나타낸다. 원하는 소자특성을 얻기위해 실리콘 산화막 도포 공정 이전에 M0SFET의 문턱전압을 조절하기 위한 추가적인 이온주입을 할 수도 있다.

도 9는 도 8의 다결정 실리콘 박막을 반도체 패터닝 기술을 이용하여 게이트 전극 모양을 형성하고, 나머지는 제거한 모양이다. 다결정 실리콘이 제거된 곳에는 소오스와 드레인을 제작할 것이므로 게이트 산화막(도면부호 810)을 추가로 제거한다.

도 10은 도 9의 구조를 갖는 웨이퍼에 소오스/드레인 이온주입을 하고 열처리한 단면도로 N형 MOSFET을 제작할 때는 5족 불순물을 이온주입하고, P형 MOSFET을 제작할 때는 3족 불순물을 이온주입한다. 즉, 기판에 도핑된 불순물과 극성이 반대인 불순물을 도핑하여 소오스/드레인을 형성한다. 한편, 소오스/드레인 이온주입 직전에 기판과 같은 종류의 이온주입을 높은 주입 에너지로 실시하여 소오스/드레인이 열처리 과정에서 웨이퍼 내부의 산화막 경계면까지 확산하지 못하도록 한다. 도면부호 910은 소오스/드레인 이온주입과 열처리에 의해 형성된 낮은 저항을 갖는 N+ 또는 P+영역이며 920은 기판과 같은 종류의 이온주입에 의해 생긴 비교적높은 불순물 농도를 갖는 영역이다.

상기와 같은 방법으로 제작된 소자는 MOSFET을 구성하는 소오스, 게이트, 드레인의 밑에 수백 나노미터 두께의 산화막을 가지게 되므로, 기본적으로 SOI 구조와 같은 구조를 갖게 되나, 소자가 제작되지 않는 부분에는 웨이퍼 내부에 산화막이 존재하지 않는다. 그 결과, 실리콘 산화막과 실리콘 사이에 열팽창 계수등의 차이에 의한 스트레스가 감소하게 되며, 특히 특별히 제작된 SOI 웨이퍼를 이용하여 MOSFET을 제작하는 것이 아니라 일반 실리콘 웨이퍼를 사용하고 공정상에서 필요한 부분에만 SOI 구조를 만듦으로서 제조비용을 줄일 수 있다.

부분적으로 SOI 구조를 만드는 본 발명의 특징은 통상적인 SOI MOSFET 소자의 결정적 단점인 플로우팅 바디(Floating Body)효과를 제거할 수 있다는 점이다.

플로우팅 바디 효과는 통상적인 SOI 웨이퍼에서 소자를 제작하는 웨이퍼 표면의 실리콘 박막이 기판으로부터 전기적으로 부유하게 됨으로 인해 충돌전이등에 의해 발생된 전송자를 기판을 통해 효율적으로 제거하지 못하게 되고, 이로 인해 문턱전압이 낮아지거나 소자의 항복전압이 비정상적으로 낮아져 소자의 동작범위를 매우 작게 만드는 현상을 말한다.

본 발명에서 제안하는 도 10의 소자구조는 소오스/드레인 영역 밑에 기판과 같은 종류의 불순물을 포함한 도면부호 920영역이 있으며 소자의 채널영역 940은 이 영역 920을 통해 기판 930과 전기적으로 연결되게 되어 플로우팅 바디 현상이 생기지 않게 된다.

본 발명의 또 다른 잇점은 SOI 구조가 아닌 일반적인 MOSFET 보다 충돌 전이에 의한 기판 전류가 적다는 점이다. 충돌 전이는 전계가 강한 드레인 접합 근처에서 가장 많이 생기는데, 본 발명에서 제안한 소자 구조는 드레인 접합의 밑에 절연체인 실리콘 산화막을 두고 있어 충돌전이는 드레인 접합의 측면에서만 일어난다. 이 면적은 전체 드레인 면적의 일부에 지나지 않으므로 충돌전이가 적게 생기고 따라서 소자의 항복전압을 충분히 높게 유지할 수 있다..

본 발명은 고가의 SOI 웨이퍼를 사용하지 않고 일반적인 웨이퍼를 사용하여 공정상에서 산소 이온주입을 통해 필요한 소자 생성 영역 깊숙히 실리콘 산화막을 형성하므로 제조 비용을 절감할 수 있을 뿐 아니라 실리콘 산화막의 형성 면적을 최소화할 수 있어 이 산화막과 실리콘 사이의 스트레스를 줄여 소자 특성을 향상시킨다. 아울러 본 발명에서 산화막 위에 제작된 MOSFET는 통상적인 SOI MOSFET과는 달리 소오스와 드레인 접합의 밑면이 산화막에 닿지 않아 소자의 채널영역이 기판과 전기적으로 연결되게 되어 floating body 효과를 제거할 수 있어 소자의 항복전압 및 문턱전압 저하 현상을 방지할 수 있다. 한 예로 그림 11은 일반적인 SOI 구조를 갖는 소자의 전류 전압 특성으로 floating body 효과 때문에 그림 12의 본 발명에서 제안한 소자의 전류 전압 특성보다 포화전류가 드레인 전압에 따라 선형적으로 증가하고 항복전압도 낮은 것을 알 수 있다

Claims (3)

1. 실리콘 등 반도체 표면을 산화시켜 절연성 산화피막을 형성시키고, 이 표면에 금속전극을 설치하여 이루어지는 금속, 산화막, 반도체층 구조로 된 MOSFET 구조에 있어서,

   실리콘 등의 단결정 반도체층(410)과;

   선택적 제거후 남은 실리콘 질화막(420) 및 상기 단결정 반도체층(410) 위에 산소를 공급하면서 가열하여 형성한 실리콘 산화막(510)과;

   단결정 반도체층(410) 내부에 형성시킨 실리콘 산화막(710)과;

   수 나노미터 단위의 게이트 실리콘 산화막(810)과 그 위에 증착방법에 의해 형성한 다결정 실리콘 박막(820)과;

   포토 리쏘그래피 기술과 화학적 부식 방법을 적용하여 선택적으로 다결정 실리콘 박막 및 게이트 실리콘 산화막을 제거한 후 남겨진 게이트 전극과;

   게이트 전극과 실리콘 산화막(510) 사이의 실리콘 단결정 영역에 형성한 소오스/드레인 접합(910)과;

   소오스/드레인 접합(910) 밑에 기판과 같은 극성을 갖는 반도체 단결정 층(920)을 갖는 SOI MOSFET의 장점을 갖고 플로우팅 바디(Floating Body)효과가 없는 MOSFET.
2. 통상의 공정에 의해 제조된 실리콘 등의 단결정 바도체(410)와, 수십 나노미터의 균일한 두께로 증착된 산화방지 박막(420)으로 이루어진 웨이퍼를 포코리쏘그래픽(Photolithographic) 기술과 화학적 부식공정 등의 패터닝(Patterning) 기술을 이용하여 산화방지 박막(420)을 그 일부반 남기고 제거하는 선택적 제거공정과;

   상기의 공정에 의해 형성된 웨이퍼를 전기로에 넣고 섭씨 800℃ 이상으로 가열하면서 산소를 공급하여 수백 나노미터 두께를 갖는 실리콘 산화막(510)을 형성시키는 산화막층 형성공정과;

   상기 공정에 의해 형성된 웨이퍼에서 산화방지 박막(420)을 제거하는 부식공정과;

   상기 공정에 의해 형성된 웨이퍼 표면에 높은 에너지로 산소 이온을 이온주입한 후, 열처리하여 단결정 반도체 내부에 선택적으로 실리콘 산화막(710)을 형성하는 선택적 내부 산화막층 형성공정과;

   상기 공정에 의해 형성된 웨이퍼의 실리콘 박막위에 게이트 산화막(810)을 형성시키는 열공정과;

   상기 공정에 의해 형성된 웨이퍼의 게이트 산화막(810)위에 폴리실리콘층(820)을 증착시키는 증착공정과;

   상기 공정에 의해 형성된 웨이퍼를 포토리쏘그래픽(Photolithographic) 기술과 화학적 부식공정 등의 패터닝(Patterning) 기술을 이용하여 게이트 산화막(810)과 폴리실리콘층(820)을 그 일부만 남기고 제거하는 케이트 형성공정과;

   상기 공정에 의해 형성된 웨이퍼에 소오스와 드레인(910)을 형성하기 위해 이온 주입하여 열처리하는 소오스와 드레인 형성공정에 의해 MOSFET을 제조하는 것을 특징으로 하는 SOI MOSFET의 장점을 갖는 MOSFET의 제조방법.
3. 제 2 항에 있어서,

   소오스/드레인 접합(910)과 단결정 반도체 내부의 실리콘 산화막(710) 사이에 기판과 같은 극성의 반도체 영역(920)을 만들기 위해 소오스/드레인 이온주입에 앞서 기판과 같은 극성의 불순물 이온을 높은 에너지로 이온 주입하는 것을 특징으로 하는 SOI MOSFET의 장점을 갖는 MOSFET의 제조방법.