JPH07131025A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH07131025A JP5277034A JP27703493A JPH07131025A JP H07131025 A JPH07131025 A JP H07131025A JP 5277034 A JP5277034 A JP 5277034A JP 27703493 A JP27703493 A JP 27703493A JP H07131025 A JPH07131025 A JP H07131025A
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仁子 市川
Takahide Ikeda
隆英 池田
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信義 夏秋
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Abstract

(57)【要約】 【目的】 ＳＯＩ構造の半導体集積回路装置を構成する
ＭＯＳ・ＦＥＴのしきい値電圧の制御性を向上させる。 【構成】 半導体基板１ａ上に絶縁層１ｂを介して半導
体層１ｃの形成されたＳＯＩ基板を有する半導体集積回
路装置であって、その絶縁層１ｂにおいて、半導体層１
ｃに形成されｎＭＯＳ３ｎおよびｐＭＯＳ３ｐの下方
に、下部電極３ｎ4，３ｐ4 を設け、その下部電極３ｎ
4 ，３ｐ4 に所定の固定バイアス電圧を印加することが
可能な構造とした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＯＩ（Silicon On I
nsulator）構造を有する半導体集積回路装置およびその
製造技術に適用して有効な技術に関するものである。
【０００２】なお、以下の説明においては、ｎチャネル
ＭＯＳ・ＦＥＴをｎＭＯＳ、ｐチャネルＭＯＳ・ＦＥＴ
をｐＭＯＳ、それら双方のＭＯＳ・ＦＥＴを組み合わせ
て構成した相補型（Complimentary)ＭＯＳ・ＦＥＴをＣ
ＭＯＳという。
【０００３】
【従来の技術】ＳＯＩ技術は、絶縁層上に形成された半
導体薄膜層に、所定の半導体集積回路素子（以下、単に
素子という）を形成する技術であり、例えば以下のよう
な利点がある。
【０００４】(1).完全な素子分離が可能なので、配線−
基板間の寄生容量や拡散層容量等を低減でき、半導体集
積回路装置の動作速度を向上させることができる。
【０００５】(2).寄生ＭＯＳトランジスタや寄生バイポ
ーラトランジスタ等のような能動的寄生素子の形成を防
止できるので、ラッチアップ等を防止することができ
る。
【０００６】(3).半導体メモリ製品等において問題とな
るα線ソフトエラーの耐性を向上させることができる。
【０００７】従来のＳＯＩ技術については、例えば(1).
アイ・イー・イー・イー トランスオン エレクトロン
デバイス（ＩＥＥＥ Ｔｒａｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ）１９９３年１月発行、Ｖｏｌ
４０，ＮＯ．１，ＰＰ１７９〜１８６に記載がある。
【０００８】この文献には、絶縁層上の半導体薄膜層に
ｎＭＯＳを設ける場合について記載があり、そのしきい
値電圧を所定値に設定するために、そのチャネル領域に
高濃度のｐ型不純物を導入する技術が開示されている。
【０００９】しかし、チャネル領域の不純物濃度を高く
設定すると、キャリヤの移動度が低下することによりｎ
ＭＯＳの伝達コンダクタンスが低下したり、また、ドレ
イン領域とチャネル領域との接合耐圧が低下したりする
問題があった。
【００１０】このような問題を改善する技術としては、
例えば１９９３年１月２１日発行、電子情報通信学会技
術研究報告（信学技術）Ｖｏｌ９２，ＮＯ．４２４，Ｓ
ＤＭ９２−１３７−１４９，ＰＰ２７〜３２に記載があ
り、この文献には、チャネル領域の不純物濃度を低くし
た状態で、ＭＯＳ・ＦＥＴのしきい値電圧を制御する技
術について説明されている。
【００１１】この場合の従来技術を図４３に示す。半導
体基板６０上には、絶縁層６１を介して半導体層６２が
形成されている。半導体層６２上には、ｎＭＯＳ６３が
形成されている。ｎＭＯＳ６３は、半導体層６２に形成
された一対の半導体領域６４，６４と、その上層のゲー
ト絶縁膜６５と、その上層に形成されたｐ形ポリシリコ
ンからなるゲート電極６６とから構成されている。
【００１２】そして、この従来技術においては、ｎＭＯ
Ｓ６３のチャネル領域における不純物濃度を低くした状
態で、ｎＭＯＳ６３のしきい値電圧を所定値に設定する
ために、絶縁層６１中にも、一対の半導体領域６４，６
４にかかる程度の大きさに形成されたｐ形ポリシリコン
からなるゲート電極６７が設けられており、そのゲート
電極６７が、ｎＭＯＳ６３のゲート電極６６と電気的に
接続されている。
【００１３】
【発明が解決しようとする課題】ところが、ＳＯＩ基板
を構成する半導体基板上の絶縁層中にゲート電極を設け
る上記従来の技術においては、以下の問題があることを
本発明者は見出した。
【００１４】すなわち、実際に得られているしきい値電
圧は、高すぎ（あるいは低すぎ）て適切な値となってい
ないという問題があった。
【００１５】本発明は上記課題に着目してなされたもの
であり、その目的は、ＳＯＩ構造を有する半導体集積回
路装置に形成された素子におけるしきい値電圧の制御性
を向上させることのできる技術を提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１８】すなわち、請求項１記載の発明は、半導体
基板上に絶縁層を介して形成された半導体層にＭＩＳ・
ＦＥＴが形成されたＳＯＩ基板を有する半導体集積回路
装置であって、前記半導体基板の上部において、前記Ｍ
ＩＳ・ＦＥＴの少なくともゲート電極に対向する位置に
下部電極を設け、前記ゲート電極と、前記下部電極との
いずれか一方に固定バイアス電圧が印加されるように設
定した半導体集積回路装置構造とするものである。
【００１９】請求項２記載の発明は、半導体基板上に絶
縁層を介して形成された半導体層にＭＩＳ・ＦＥＴが形
成されたＳＯＩ基板を有する半導体集積回路装置であっ
て、前記半導体基板の上部において、前記ＭＩＳ・ＦＥ
Ｔの少なくともゲート電極に対向する位置に、前記ゲー
ト電極の構成材料とは仕事関数の異なる材料からなる下
部電極を設け、前記ゲート電極と、前記下部電極とのい
ずれか一方に固定バイアス電圧が印加されるように設定
した半導体集積回路装置構造とするものである。
【００２０】請求項３記載の発明は、半導体基板上に絶
縁層を介して形成された半導体層にＭＩＳ・ＦＥＴが形
成されたＳＯＩ基板を有する半導体集積回路装置であっ
て、前記半導体基板の上部において、前記ＭＩＳ・ＦＥ
Ｔの少なくともゲート電極に対向する位置に、前記ゲー
ト電極の構成材料とは仕事関数の異なる材料からなる下
部電極を設け、前記ゲート電極と前記下部電極とを電気
的に接続した半導体集積回路装置構造とするものであ
る。
【００２１】請求項４記載の発明は、前記下部電極を、
所定の導電形の不純物を導入することによって構成する
とともに、前記下部電極の導電形とは異なる導電形のウ
エルで取り囲み、前記下部電極と前記ウエルとの接合部
に逆バイアス電圧が印加されるように設定した半導体集
積回路装置構造とするものである。
【００２２】請求項１０記載の発明は、前記下部電極
を、前記ＭＩＳ・ＦＥＴのチャネル領域の下方にのみ配
置した半導体集積回路装置構造とするものである。
【００２３】請求項１２記載の発明は、半導体基板上に
絶縁層を介して形成された半導体層にＭＩＳ・ＦＥＴが
形成されたＳＯＩ基板を有する半導体集積回路装置であ
って、前記半導体基板の上部または前記絶縁層中におい
て、前記ＭＩＳ・ＦＥＴの少なくともゲート電極に対向
する位置に、前記ゲート電極の構成材料とは仕事関数の
異なる材料からなる下部電極を設け、前記ゲート電極と
前記下部電極とを電気的に接続するとともに、前記ゲー
ト電極と前記半導体層との間のゲート絶縁膜の厚さと、
前記下部電極と前記半導体層との間の下部絶縁膜の厚さ
とを異なるようにした半導体集積回路装置構造とするも
のである。
【００２４】
【作用】上記した請求項１記載の発明によれば、半導体
層に形成されるチャネルの形成状態を、例えば下部電極
に所定の固定バイアス電圧を印加することにより制御す
ることができるので、その半導体層上に形成されたＭＩ
Ｓ・ＦＥＴのしきい値電圧の制御性を向上させることが
可能となる。
【００２５】上記した請求項２記載の発明によれば、例
えばゲート電極の構成材料をチャネルの形成され易い材
料とし、下部電極の構成材料をチャネルの形成され難い
材料とすることにより、チャネルの形成状態を制御する
ことができるので、その半導体層上に形成されたＭＩＳ
・ＦＥＴのしきい値電圧の制御性を向上させることが可
能となる。
【００２６】上記した請求項３記載の発明によれば、ゲ
ート電極と下部電極とを電気的に接続することにより、
それらを接続しない場合に比べて伝達コンダクタンスを
約２倍にすることができるので、そのＭＩＳ・ＦＥＴの
駆動能力を向上させることが可能となる。
【００２７】上記した請求項４記載の発明によれば、半
導体層上に形成された複数のＭＩＳ・ＦＥＴの各々の下
部電極毎に、所定の固定バイアス電圧を印加することが
可能となる。
【００２８】上記した請求項１０記載の発明によれば、
ゲート電極とチャネル領域との間の容量を小さくするこ
とができるので、ＭＩＳ・ＦＥＴの動作速度を向上させ
ることが可能となる。また、ドレイン領域の端部の電界
集中を緩和することができるので、ドレイン耐圧を向上
させることが可能となる。
【００２９】上記した請求項１２記載の発明によれば、
ゲート絶縁膜の厚さと、下部絶縁膜の厚さとを所定の厚
さに設定することにより、チャネルの形成状態を制御す
ることができるので、その半導体層上に形成されたＭＩ
Ｓ・ＦＥＴのしきい値電圧の制御性を向上させることが
可能となる。
【００３０】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
【００３１】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部断面図、図２は半導体チッ
プの全体平面図、図３はその半導体集積回路装置の要部
平面図、図４は半導体集積回路装置の要部断面図、図５
は通常のＭＯＳ・ＦＥＴの構造を模式的に示す説明図、
図６は図５の電荷分布の状態を示す説明図、図７（ａ）
は通常のｎＭＯＳにおけるゲート絶縁膜厚としきい値電
圧との関係を示すグラフ図、図７（ｂ）は通常のｎＭＯ
Ｓにおける基板バイアス電圧としきい値電圧との関係を
示すグラフ図、図８（ａ）〜（ｄ）はｎＭＯＳのゲート
電極材料と下部電極材料とを種々変えた場合におけるし
きい値電圧の状態を示すグラフ図、図９（ａ）は通常の
ｐＭＯＳにおけるゲート絶縁膜厚としきい値電圧との関
係を示すグラフ図、図９（ｂ）は通常のｐＭＯＳにおけ
る基板バイアス電圧としきい値電圧との関係を示すグラ
フ図、図１０（ａ）〜（ｄ）はｐＭＯＳのゲート電極材
料と下部電極材料とを種々変えた場合におけるしきい値
電圧の状態を示すグラフ図、図１１〜図１９は本実施例
１の半導体集積回路装置の製造工程中における要部断面
図である。
【００３２】本実施例１の半導体集積回路装置は、例え
ばＣＭＯＳゲートアレイである。そのＣＭＯＳゲートア
レイは、例えば図２に示すような平面四角形状の半導体
チップ１に形成されている。
【００３３】半導体チップ１の主面中央には、内部回路
領域Ａが配置されている。内部回路領域Ａには、ＣＭＯ
Ｓ等のような論理回路を構成するための半導体集積回路
素子が形成されている。
【００３４】その内部回路領域Ａの外側には、外部回路
領域Ｂが配置されている。外部回路領域Ｂには、バッフ
ァ回路等のような入力回路や出力回路を構成するための
半導体集積回路素子が形成されている。
【００３５】さらに、その外部回路領域Ｂの外側には、
複数のボンディングパッド２が配置されている。ボンデ
ィングパッド２は、例えばアルミニウム（Ａｌ）−シリ
コン（Ｓｉ）−銅（Ｃｕ）合金からなり、半導体チップ
１の外周に沿って所定の間隔毎に配置されている。
【００３６】その内部回路領域Ａの要部拡大平面図を図
３に示す。また、図３のＩ−Ｉ線の断面図を図１に示
す。
【００３７】本実施例１の半導体チップ１は、半導体基
板１ａと、半導体基板１ａ上に形成された絶縁層１ｂ
と、絶縁層１ｂ上に形成された半導体層１ｃとを備えて
いる。
【００３８】半導体基板１ａは、例えばｐ形のＳｉ単結
晶からなる。半導体基板１ａには、例えばホウ素等のよ
うなｐ形不純物が導入されており、その不純物濃度は、
例えば１×１０15個／ｃｍ3 程度である。
【００３９】絶縁層１ｂは、例えば二酸化ケイ素（Ｓｉ
Ｏ2)からなる。半導体層１ｃは、例えばｐ形のＳｉ単結
晶からなる。
【００４０】半導体層１ｃには、例えばＣＭＯＳ３が形
成されている。そのＣＭＯＳ３は、ｎＭＯＳ３ｎとｐＭ
ＯＳ３ｐとから構成されている。
【００４１】ｎＭＯＳ３ｎは、半導体層１ｃに形成され
た一対の拡散層３ｎ1 ，３ｎ1 と、半導体層１ｃ上に形
成されたゲート絶縁膜３ｎ2 と、ゲート絶縁膜３ｎ2 上
に形成されたゲート電極３ｎ3 とを有している。
【００４２】ゲート絶縁膜３ｎ2 は、例えばＳｉＯ2 か
らなり、その厚さは、例えば１０ｎｍ程度である。拡散
層３ｎ1 には、例えばヒ素（Ａｓ）等のようなｎ形不純
物が導入されている。その不純物濃度は、例えば１×１
０20個／ｃｍ3 程度である。ゲート電極３ｎ3 は、例え
ばｎ形のポリシリコンからなる。ゲート電極３ｎ3 に
は、例えばリン等のようなｎ形不純物が導入されてお
り、その不純物濃度は、例えば１×１０20個／ｃｍ3 程
度である。
【００４３】一方、ｐＭＯＳ３ｐは、半導体層１ｃに形
成された一対の拡散層３ｐ1 ，３ｐ1 と、半導体層１ｃ
上に形成されたゲート絶縁膜３ｐ2 と、ゲート絶縁膜３
ｐ2上に形成されたゲート電極３ｐ3 とを有している。
【００４４】ゲート絶縁膜３ｐ2 は、例えばＳｉＯ2 か
らなり、その厚さは、例えば１０ｎｍ程度である。拡散
層３ｐ1 には、例えばホウ素等のようなｐ形不純物が導
入されており、その不純物濃度は、例えば１×１０20個
／ｃｍ3 程度である。ゲート電極３ｐ3 は、例えばｎ形
のポリシリコンからなる。ゲート電極３ｐ3 には、例え
ばリン等のようなｎ形不純物が導入されており、その不
純物濃度は、例えば１×１０20個／ｃｍ3 程度である。
【００４５】ｎＭＯＳ３ｎの一対の拡散層３ｎ1 のうち
の一方の拡散層３ｎ1 と、ｐＭＯＳ３ｐの一対の拡散層
３ｐ1 のうちの一方の拡散層３ｐ1 とは、引出し電極４
ａおよびそれと一体的に形成された配線５ａを通じて電
気的に接続されている。配線５ａは、出力Ｖout と電気
的に接続されている。
【００４６】また、ｎＭＯＳ３ｎの他方の拡散層３ｎ1
は、引出し電極４ｂおよびそれと一体的に形成された接
地電圧（ＶSS）用の配線５ｂと電気的に接続されてい
る。一方、ｐＭＯＳ３ｐの他方の拡散層３ｐ1 は、引出
し電極４ｃおよびそれと一体的に形成された電源電圧
（ＶCC）用の配線５ｃと電気的に接続されている。
【００４７】ｎＭＯＳ３ｎのゲート電極３ｎ3 とｐＭＯ
Ｓ３ｐのゲート電極３ｐ3 とは、一体的に形成され、配
線５ｄと電気的に接続されている。配線５ｄは、入力
（Ｖin）と電気的に接続されている。
【００４８】ところで、本実施例１においては、絶縁層
１ｂ中において、ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐの下
方に、下部電極３ｎ4 ，３ｐ4 が設けられている。
【００４９】下部電極３ｎ4 ，３ｐ4 は、例えばｐ形の
ポリシリコン等からなり、ｎＭＯＳ３ｎおよびｐＭＯＳ
３ｐのゲート電極３ｎ3 ，３ｐ3 の構成材料とは仕事関
数の異なる材料によって構成されている。下部電極３ｎ
4 ，３ｐ4 には、例えばホウ素等のようなｐ形不純物が
導入されており、その不純物濃度は、例えば１×１０20
個／ｃｍ3 程度である。
【００５０】また、本実施例１においては、内部回路領
域ＡにおけるｎＭＯＳ３ｎおよびｐＭＯＳ３ｐの下部電
極３ｎ4 ，３ｐ4 は、それぞれ引出し電極４ｄ，４ｅを
通じて固定バイアス電源電圧用配線Ｖbias1 ，Ｖbias2
と電気的に接続されている。固定バイアス電源電圧用配
線Ｖbias1 ，Ｖbias2 は、固定バイアス電源と電気的に
接続されている。本実施例１においては、固定バイアス
電源電圧が、例えば零（０）Ｖに設定されている。
【００５１】本実施例１においては、内部回路領域Ａに
おける複数のｎＭＯＳ３ｎに対して共通の固定バイアス
電源電圧を供給することが可能となっている。また、内
部回路領域Ａにおける複数のｐＭＯＳ３ｐに対しても共
通の固定バイアス電源電圧を供給することが可能となっ
ている。
【００５２】したがって、個々のｎＭＯＳ３ｎまたはｐ
ＭＯＳ３ｐ毎に固定バイアス電源電圧供給用の端子を設
ける必要はなく、内部回路領域Ａ内の所定の回路ブロッ
ク毎に固定バイアス電源電圧供給用の端子を設ければ良
いので、半導体集積回路の集積度を低下させることな
く、固定バイアス電源電圧を給電することが可能となっ
ている。
【００５３】このように、本実施例１においては、ｎＭ
ＯＳ３ｎおよびｐＭＯＳ３ｐの下層に設けられた下部電
極３ｎ4 ，３ｐ4 に所定の固定バイアス電源電圧を印加
することを可能としたこと、また、ゲート電極３ｎ3 ，
３ｐ3 と下部電極３ｎ4 ，３ｐ4 との構成材料を変えた
ことにより、ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのしきい
値電圧を所望の値に設定することが可能となっている。
詳細については後述する。
【００５４】上記した引出し電極４ａ〜４ｅおよび配線
５ａ〜５ｄは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。
また、半導体層１ｃの所定の領域には、例えばＳｉＯ2
からなる素子分離用のフィールド絶縁膜６が形成されて
いる。上記した絶縁層１ｂは、このフィールド絶縁膜６
と、絶縁膜（下部絶縁膜）７と、絶縁膜８とによって構
成されている。なお、符号の９は、例えばＳｉＯ2 等か
らなる絶縁膜を示している。
【００５５】また、半導体チップ１の外部回路領域Ｂの
要部断面図を図４に示す。ここには、例えば出力回路を
構成するｎＭＯＳ３ｎの拡大断面図が示されている。本
実施例１においては、図４に示すように、外部回路領域
ＢにおけるｎＭＯＳ３ｎのゲート電極３ｎ3 と下部電極
３ｎ4 とが電気的に接続されているものがある。これに
より、伝達コンダクタンスを、上記した内部回路領域Ａ
内のｎＭＯＳ３ｎの約２倍にすることが可能となってい
る。
【００５６】さらに、本実施例１においては、半導体層
１ｃと下部電極３ｎ4 ，３ｐ4 との間の絶縁膜７の厚さ
と、ゲート絶縁膜３ｎ2 ，３ｐ2 の厚さとが異なってい
る。そして、本実施例１においては、その絶縁膜７とゲ
ート絶縁膜３ｎ2 ，３ｐ2 との厚さの比を所定の値に設
定することにより、特に、ゲート電極３ｎ3 と下部電極
３ｎ4 とを接続したｎＭＯＳ３ｎのしきい値電圧を所望
の値に設定することが可能となっている。
【００５７】このｎＭＯＳ３ｎの形成領域における絶縁
膜７の厚さは、例えば２０ｎｍ程度である。すなわち、
本実施例１においては、ｎＭＯＳ３ｎおよびｐＭＯＳ３
ｐの形成された能動層の下層の絶縁膜７を薄くすること
により、しきい値電圧−固定バイアス電源電圧特性を有
効にすることが可能となるとともに、絶縁膜７以外の他
の絶縁膜（フィールド絶縁膜６）の部分を厚くすること
により、寄生容量を低下することが可能な構造となって
いる。
【００５８】次に、本実施例１の半導体集積回路装置の
作用を説明する。
【００５９】ここでは、ｎＭＯＳを例として、ドレイン
電流およびしきい値電圧がどのように決定されるかを図
５および図６によって説明する。
【００６０】なお、図５はＳＯＩ基板上に形成された通
常のｎＭＯＳ５０の構造を模式的に示す図である。５１
は半導体基板、５２は絶縁層および５３は半導体層を示
している。また、図６は図５の電荷分布の状態を示す図
であり、図５に示すようにＸ−Ｙの座標軸をとる。
【００６１】まず、図５の点Ｃ（チャネル表面）を含
み、破線Ｄに沿って、下記の数１のＧａｕｓｓの定理を
適用する。
【００６２】
【数１】
【００６３】これにより、図６に示すように、ゲート電
荷ＱG 、チャネル電荷Ｑn 、半導体層５３の不純物電荷
ＱB 、基板表面電荷Ｑsub が誘起され、下記の数２の関
係を満たすことが示される（界面固定電荷Ｑss＝０とし
た）。
【００６４】
【数２】
【００６５】点Ｃでのポテンシャルをψ（ｙ）と表す
と、これらの電荷は、下記の数３〜数５の式で決定され
る。
【００６６】
【数３】
【００６７】
【数４】
【００６８】
【数５】
【００６９】ここで、Ｃoxは単位ゲート容量（＝ε
ox（ゲート絶縁膜の誘電率）／Ｔox（ゲート絶縁膜の厚
さ））を示し、φF はフェルミ電位を示し、ｑは単位電
荷量（＝1.６×１０-19 Ｃ）を示し、ＮSiは半導体層５
３中の不純物濃度（アクセプタ形）を示し、ψsub は半
導体基板５１の基板電位を示している。また、Ｃ
BOX は、半導体層５３と絶縁層５２との等価的な絶縁膜
換算膜厚であり、下記の数６の式で定義される。
【００７０】
【数６】
【００７１】ここで、εSiはＳｉの誘電率である。
【００７２】次いで、上記した数３〜数５を数２に代入
することにより、チャネル電荷Ｑnが、ψ（ｙ）の関数
として下記の数７のように求まる。
【００７３】
【数７】
【００７４】他方、ｎＭＯＳの場合は、ドリフト成分が
主体であり、ドレイン電流Ｉdsは、下記の数８で表すこ
とができる。
【００７５】
【数８】
【００７６】ここで、μn はキャリヤ（電子）移動度を
示し、Ｗはチャネル幅を示す。次いで、上記した数７を
数８の式に代入し、両辺のソース端からドレイン端まで
積分すると、下記の数９のドレイン電流Ｉdsを表す解析
式が求まる。ただし、ここでは、μn ＝一定と仮定す
る。
【００７７】
【数９】
【００７８】ここで、ＶTHは基板電位ψsub がかかった
ときのしきい値電圧であり、下記の数１０の式で示され
る。
【００７９】
【数１０】
【００８０】ここで、φMSは半導体層５３とゲート電極
５０ｇとの仕事関数差である。また、半導体基板５１と
半導体層５３との仕事関数差をφbsとすると、ψ
sub は、基板バイアス電圧Ｖsub に対して下記の数１１
の式で表される。
【００８１】
【数１１】
【００８２】ここで、ゲート電極５０ｇの材料としてｎ
形のポリシリコンを用い、半導体基板５１の材料として
ｐ形のＳｉを用いたとすると、φMS＝−0.９Ｖとなり、
φF＝約0.３Ｖであることから２φF ＝約0.６Ｖとな
る。したがって、上記した数１０の右辺の第３項および
第４項により、ＶTH＞０の所望の値を設定しなければな
らないことがわかる。
【００８３】この上記した数１０の式を基にしてｎＭＯ
Ｓ５０のＶTHを算出してグラフとした図を図７（ａ），
（ｂ）に示す。
【００８４】図７（ａ）は、例えば半導体層５３の厚さ
を３５ｎｍ、絶縁層５２の厚さを１２０ｎｍ、ψsub を
０Ｖとし、半導体層５３中のｐ形不純物の濃度ＮSiをパ
ラメータとした時のゲート絶縁膜５０gox の厚さＴOXと
しきい値電圧ＶTHとの関係を示したものである。この図
からも判るように、本構造の場合は、特に微細なｎＭＯ
Ｓ５０の基本要求であるゲート絶縁膜５０gox の厚さＴ
OXの薄膜化に対して、ＶTH＞０の所望の値に設定するこ
とが極めて困難となることが分かる。
【００８５】また、図７（ｂ）は、構造実数を図中に示
す値に設定した場合において、基板バイアス電圧Ｖsub
を変化させた時のＶTHの変化を示したものである。この
図からＶTHの値は、Ｖsub の絶対値を大きくすれば、そ
の絶対値に比例して大きくなり、その変化量は、絶縁層
５２の厚さを薄くすると大きくなることが分かる。
【００８６】また、半導体基板５１をｎＭＯＳ５０の下
部ゲート電極として考えた場合、基板バイス電圧Ｖsub
はゲート電圧Ｖg と等しくなり、その時のＶTHの式は、
上記した数７、数１０および数１１の式から下記の数１
２の式となる。
【００８７】
【数１２】
【００８８】ここで、ｒc は下記の数１３の式で表せ
る。
【００８９】
【数１３】
【００９０】したがって、φMS、φbsおよびｒc のとり
方によりＶTHを比較的容易にしかも制御性良く設定する
ことが可能であることが判る。
【００９１】ここで、ＶTHが、φMS、φbsおよびｒc に
より、どのように変化するかを図８（ａ）〜（ｄ）に示
す。ここでは、ｎＭＯＳ３ｎのゲート電極材料は、例え
ば通常使用されているｎ形ポリシリコンまたはｐ形ポリ
シリコンであると仮定し、半導体層１ｃのチャネル領域
は、例えば低濃度のｐ形不純物が導入されたＳｉである
と仮定する。
【００９２】図８（ａ）は、ゲート電極３ｎ3 および下
部電極３ｎ4 の材料を共にｐ形ポリシリコンとした場合
が示されている。ここでは、φMSおよびφbsは、例えば
0.３Ｖ、２φF は、例えば0.６Ｖとする。この場合、Ｖ
THは、ｒc に関係無く、例えば0.９Ｖとなり、所望する
値よりも高い値となる。ここで、所望するＶTHの値は、
例えば電源電圧が３〜５Ｖの場合、例えば0.３〜0.５Ｖ
程度であり、例えば電源電圧が1.５Ｖの場合、例えば0.
１〜0.１５Ｖ程度である。
【００９３】図８（ｂ）は、ゲート電極３ｎ3 および下
部電極３ｎ4 の材料を共にｎ形ポリシリコンとした場合
が示されている。ここでは、φMSおよびφbsは、例えば
−0.９Ｖ、２φF は、例えば0.６Ｖとする。この場合、
ＶTHは、ｒc に関係無く、例えば−0.３Ｖとなり、所望
する値よりも低い値となる。
【００９４】図８（ｃ）は、ゲート電極３ｎ3 の材料を
ｐ形ポリシリコンとし、下部電極３ｎ4 の材料をｎ形ポ
リシリコンとした場合が示されている。ここでは、φMS
は、例えば0.３Ｖ、φbsは、例えば−0.９Ｖ、２φ
F は、例えば0.６Ｖとする。この場合、ＶTHは、ｒc の
値によって制御することができる。例えばＶTH＝0.５Ｖ
を実現するためには、図８（ｃ）から判るように、ｒc
を、例えば0.５程度にすれば良い。
【００９５】また、図８（ｄ）は、ゲート電極３ｎ3 の
材料をｎ形ポリシリコンとし、下部電極３ｎ4 の材料を
ｐ形ポリシリコンとした場合が示されている（すなわ
ち、本実施例１の場合である）。ここでφMSは、例えば
−0.９Ｖ、φbsは、例えば0.３Ｖ、２φF は、例えば0.
６Ｖとする。この場合も、ＶTHは、ｒc の値によって制
御することができる。例えばＶTH＝0.１５Ｖを実現する
ためには、図８（ｄ）から判るように、ｒc を、例えば
0.４程度にすれば良い。
【００９６】このように、本実施例１の半導体集積回路
装置においては、ゲート電極３ｎ3と下部電極３ｎ4 と
を仕事関数の異なる材料によって構成したことにより、
すなわち、ゲート電極３ｎ3 をチャネルの形成され易い
材料と形成され難い材料とによって構成することによ
り、低い電源電圧で動作する場合において、しきい値電
圧ＶTHを制御性良く制御することが可能となっている。
【００９７】これは、半導体層１ｃ中のホウ素の濃度を
制御することにより、しきい値電圧ＶTHを、例えば０Ｖ
〜0.３Ｖ程度の範囲で任意に設定することができるとい
うことを考慮すれば明らかであり、ｒc および半導体層
１ｃ中のホウ素濃度を制御することにより、しきい値電
圧ＶTHを、例えば０Ｖ〜0.４５Ｖ程度に設定することが
できる。
【００９８】また、ｒc の変化やバラツキに対するしき
い値電圧ＶTHの変化も比較的小さくすることができるの
で、しきい値電圧ＶTHの制御性も良好である。なお、図
８（ｄ）の構造においては、半導体層１ｃ中のホウ素の
濃度を変えても、しきい値電圧ＶTH＞０となること明白
である。
【００９９】また、図８（ｄ）の構造においては、半導
体層１ｃ中のホウ素の濃度を大きくして、しきい値電圧
ＶTHを制御することにより、図８（ｃ）の構造の場合の
ように半導体層１ｃとしてほとんど真性Ｓｉを使う場合
に比べて、ドレイン領域から延びる空乏層が短くなり、
ソース・ドレイン間のパンチスルー耐圧を高くすること
が可能となっている。
【０１００】一方、図７（ａ），（ｂ）に対応するｐＭ
ＯＳのＶTHのグラフを図９（ａ），（ｂ）に示す。ここ
では、ｐＭＯＳのゲート電極材料は、例えば通常使用さ
れているｎ形ポリシリコンであると仮定し、半導体層の
チャネル領域は、例えば低濃度のｐ形不純物が導入され
たＳｉであると仮定する。
【０１０１】また、この場合において、ＶTHが、φMS、
φbsおよびｒc により、どのように変化するかを図１０
（ａ）〜（ｄ）に示す。
【０１０２】図１０（ａ）は、ゲート電極および下部電
極の材料を共にｐ形ポリシリコンとした場合が示されて
いる。ここでは、φMSおよびφbsは、例えば−0.３Ｖ、
２φF は、例えば−0.６Ｖとする。この場合、ＶTHは、
ｒc に関係無く、例えば−0.９Ｖとなる。
【０１０３】図１０（ｂ）は、ゲート電極および下部電
極の材料を共にｎ形ポリシリコンとした場合が示されて
いる。ここでは、φMSおよびφbsは、例えば0.９Ｖ、２
φFは、例えば0.６Ｖとする。この場合、ＶTHは、ｒc
に関係無く、例えば0.３Ｖとなる。
【０１０４】図１０（ｃ）は、ゲート電極の材料をｐ形
ポリシリコンとし、下部電極の材料をｎ形ポリシリコン
とした場合が示されている。ここでは、φMSは、例えば
−0.３Ｖ、φbsは、例えば0.９Ｖ、２φF は、例えば−
0.６Ｖとする。この場合、ＶTHは、ｒc の値によって制
御することができる。例えばＶTH＝−0.５Ｖを実現する
ためには、図１０（ｃ）から判るように、ｒc を、例え
ば0.７５程度にすれば良い。
【０１０５】また、図１０（ｄ）は、ゲート電極の材料
をｎ形ポリシリコンとし、下部電極の材料をｐ形ポリシ
リコンとした場合が示されている（すなわち、本実施例
１の場合である）。ここでφMSは、例えば0.９Ｖ、φbs
は、例えば−0.３Ｖ、２φFは、例えば−0.６Ｖとす
る。この場合も、ＶTHは、ｒc の値によって制御するこ
とができる。例えばＶTH＝−0.１５Ｖを実現するために
は、図１０（ｄ）から判るように、ｒc を、例えば0.９
程度にすれば良い。
【０１０６】このように、本実施例１の半導体集積回路
装置においては、ｐＭＯＳ３ｐにおいても、ゲート電極
３ｐ3 と下部電極３ｐ4 とを仕事関数の異なる材料によ
って構成したことにより、低い電源電圧で動作する場合
において、しきい値電圧ＶTHを制御性良く制御すること
が可能となっている。
【０１０７】次に、上記したｒc の設定範囲について説
明する。
【０１０８】まず、図８および図１０により、半導体層
１ｃの不純物濃度が充分低い場合において、ｎＭＯＳ３
ｎのしきい値電圧ＶTHを、例えば0.１５Ｖ〜0.５Ｖ（Ｖ
CC＝1.５Ｖ〜５Ｖの１／１０）とした場合、以下のよう
になる。
【０１０９】すなわち、ゲート電極３ｎ3 の構成材料を
ｎ形ポリシリコン、下部電極３ｎ4の構成材料をｐ形ポ
リシリコンとした時、例えばｒc ≦0.４である (式
(1))。
【０１１０】また、ゲート電極３ｎ3 の構成材料をｐ形
ポリシリコン、下部電極３ｎ4 の構成材料をｎ形ポリシ
リコンとした時、例えばｒc ≦0.５である (式(2))。
【０１１１】一方、ｐＭＯＳ３ｐのしきい値電圧Ｖ
THを、例えば−0.１５Ｖ〜−0.５Ｖ（ＶCC＝1.５Ｖ〜５
Ｖの１／１０）とした場合、以下のようになる。
【０１１２】すなわち、ゲート電極３ｐ3 の構成材料を
ｎ形ポリシリコン、下部電極３ｐ4の構成材料をｐ形ポ
リシリコンとした時、例えば0.８≦ｒc ≦1.２である
(式(3))。
【０１１３】また、ゲート電極３ｐ3 の構成材料をｐ形
ポリシリコン、下部電極３ｐ4 の構成材料をｎ形ポリシ
リコンとした時、例えば1.０≦ｒc ≦1.２である（式
(4))。
【０１１４】したがって、式(1) と式(3) との組合せ、
式(2) と式(4) との組合せによって共に満足するｒc は
無い。しかし、半導体層１ｃ中の不純物濃度による制御
が、±0.３Ｖ程度の範囲で設定することが可能な場合に
は、ｎＭＯＳ３ｎのしきい値電圧ＶTHを、例えば0.１５
Ｖ〜0.５Ｖ（ＶCC＝1.５Ｖ〜５Ｖの１／１０）とした場
合、以下のようになる。
【０１１５】すなわち、ゲート電極３ｎ3 の構成材料を
ｎ形ポリシリコン、下部電極３ｎ4の構成材料をｐ形ポ
リシリコンとした時、例えば0.３≦ｒc ≦1.２である
(式(5))。
【０１１６】また、ゲート電極３ｎ3 の構成材料をｐ形
ポリシリコン、下部電極３ｎ4 の構成材料をｎ形ポリシ
リコンとした時、例えばｒc ≦0.８である (式(6))。
【０１１７】一方、ｐＭＯＳ３ｐのしきい値電圧Ｖ
THを、例えば−0.１５Ｖ〜−0.５Ｖ（ＶCC＝1.５Ｖ〜５
Ｖの１／１０）とした場合、以下のようになる。
【０１１８】すなわち、ゲート電極３ｐ3 の構成材料を
ｎ形ポリシリコン、下部電極３ｐ4の構成材料をｐ形ポ
リシリコンとした時、例えば0.３≦ｒc ≦0.９である
(式(7))。
【０１１９】また、ゲート電極３ｐ3 の構成材料をｐ形
ポリシリコン、下部電極３ｐ4 の構成材料をｎ形ポリシ
リコンとした時、例えば0.３≦ｒc ≦0.９である (式
(8))。
【０１２０】したがって、ｎＭＯＳ３ｎおよびｐＭＯＳ
３ｐのしきい値電圧（絶対値）が、例えば0.１５Ｖ〜0.
５Ｖとなるｒc の範囲は、下記の範囲にすることが良
い。
【０１２１】すなわち、ゲート電極３ｎ3 ，３ｐ3 の構
成材料をｎ形ポリシリコン、下部電極３ｎ4 ，３ｐ4 の
構成材料をｐ形ポリシリコンとした時、例えば0.３≦ｒ
c ≦0.９である (式(9))。
【０１２２】また、ゲート電極３ｎ3 ，３ｐ3 の構成材
料をｐ形ポリシリコン、下部電極３ｎ4 ，３ｐ4 の構成
材料をｎ形ポリシリコンとした時、例えば0.３≦ｒc ≦
0.８である（式(10)）。
【０１２３】次に、本実施例１の半導体集積回路装置の
製造方法例を図１１〜図１９によって説明する。なお、
ここでは、説明を簡単にするため、ＳＯＩ基板上にｎＭ
ＯＳ３ｎのみを形成する場合について説明する。
【０１２４】まず、図１１に示すように、例えばｐ形の
Ｓｉ単結晶からなる半導体基板１ｃ1 の主面上に選択酸
化法等によってフィールド絶縁膜６を形成した後、隣接
するフィールド絶縁膜６の間に絶縁膜７を形成する。
【０１２５】続いて、そのフィールド絶縁膜６および絶
縁膜７上に、例えばｎ形ポリシリコンからなる導体膜を
ＣＶＤ法等によって堆積した後、その導体膜をフォトリ
ソグラフィ技術によってパターニングすることにより、
下部電極３ｎ4 を形成する。
【０１２６】その後、図１２に示すように、半導体基板
１ｃ1 上に、例えばＢＰＳＧ (BoroPhospho Silicate G
lass)等からなる絶縁膜１ｂ1 を形成する。なお、上記
した絶縁層１ｂは、フィールド絶縁膜６、絶縁膜７およ
び絶縁膜１ｂ1 によって形成される。
【０１２７】次いで、図１３に示すように、半導体基板
１ｃ1 と、他に用意した半導体基板１ａとを、半導体基
板１ｃ1 上に形成された絶縁膜１ｂ1 を間に介在させた
状態で熱処理等によって張り合わせる。なお、半導体基
板１ａは、例えばｐ形のＳｉ単結晶からなる。
【０１２８】続いて、図１４に示すように、半導体基板
１ｃ1 の裏面を研磨する。この際、フィールド絶縁膜６
が露出する程度に研磨する。これにより、半導体層１ｃ
を形成する。
【０１２９】その後、図１５に示すように、半導体層１
ｃの上面を酸化することにより、半導体層１ｃ上にゲー
ト絶縁膜３ｎ2 を形成した後、半導体層１ｃおよびフィ
ールド絶縁膜６上に、例えばポリシリコンをＣＶＤ法に
よって堆積する。
【０１３０】次いで、そのポリシリコンのゲート電極形
成領域に、例えばリン等のようなｎ形不純物を導入した
後、そのポリシリコンをフォトリソグラフィ技術によっ
てパターニングすることにより、半導体層１ｃ上にゲー
ト電極３ｎ3 を形成する。
【０１３１】続いて、図１６に示すように、ゲート電極
３ｎ3 をマスクとして、半導体層１ｃに、例えばＡｓ等
のようなｎ形不純物をイオン打ち込み法等によって導入
することにより、半導体層１ｃにおいてゲート電極３ｎ
3 の両側に一対の拡散層３ｎ1 ，３ｎ1 を形成する。こ
れにより、半導体層１Ｃ上にｎＭＯＳ３ｎを形成する。
【０１３２】その後、図１７に示すように、半導体層１
ｃ、フィールド絶縁膜６およびゲート電極３ｎ3 上にフ
ォトレジストパターン１０ａを形成した後、そのフォト
レジストパターン１０ａをマスクとして、フィールド絶
縁膜６に下部電極３ｎ4 に達するスルーホール１１ａを
形成する。
【０１３３】次いで、図１８に示すように、半導体層１
ｃ、フィールド絶縁膜６、スルーホール１１ａおよびゲ
ート電極３ｎ3 上に、例えばＰＳＧ（Phospho Silicate
Glass）またはＢＰＳＧ等からなる絶縁膜９を堆積す
る。
【０１３４】続いて、図１９に示すように、上記したス
ルーホール１１ａの位置の絶縁膜９に、下部電極３ｎ4
に達するスルーホール１１ｂを形成し、拡散層３ｎ1 ，
３ｎ1 上の絶縁膜９に拡散層３ｎ1 ，３ｎ1 に達するス
ルーホール１１ｃを形成した後、絶縁膜９上に、例えば
Ａｌ−Ｓｉ−Ｃｕ合金からなる導体膜を堆積する。
【０１３５】その後、その導体膜をフォトリソグラフィ
技術によってパターニングすることにより、引出し電極
４ａ，４ｂ，４ｄおよび配線等を形成する。
【０１３６】このように、本実施例１においては、以下
の効果を得ることが可能となる。
【０１３７】(1).ＳＯＩ基板に形成された絶縁層１ｂ中
において、半導体層１ｃに形成されたｎＭＯＳ３ｎおよ
びｐＭＯＳ３ｐの下方に、下部電極３ｎ4 ，３ｐ4 を設
け、その下部電極３ｎ4 ，３ｐ4 に所定の固定バイアス
電圧を印加可能とすることにより、ｎＭＯＳ３ｎおよび
ｐＭＯＳ３ｐのしきい値電圧の制御性を向上させること
が可能となる。
【０１３８】(2).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎ3 ，３ｐ3 の材料と、下部電極３ｎ4 ，３
ｐ4 の材料とを仕事関数の異なる材料によって構成し、
ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのチャネル領域におけ
るチャネル形成状態を制御することにより、ｎＭＯＳ３
ｎおよびｐＭＯＳ３ｐのしきい値電圧の制御性をさらに
向上させることが可能となる。
【０１３９】(3).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート絶縁膜３ｎ2 ，３ｐ2 の厚さと、絶縁膜７（半導体
層１ｃと下部電極３ｎ4 ，３ｐ4 との間の絶縁膜）との
厚さの比を所定値に設定し、ｎＭＯＳ３ｎおよびｐＭＯ
Ｓ３ｐのチャネル領域におけるチャネル形成状態を制御
することにより、ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのし
きい値電圧の制御性をさらに向上させることが可能とな
る。
【０１４０】(4).ｎＭＯＳ３ｎおよびｐＭＯＳ３ｐのゲ
ート電極３ｎ3 ，３ｎ4 と、下部電極３ｎ4 ，３ｐ4 と
を電気的に接続することにより、そのｎＭＯＳ３ｎおよ
びｐＭＯＳ３ｐの伝達コンダクタンスを増大させること
ができるので、そのｎＭＯＳ３ｎおよびｐＭＯＳ３ｐの
駆動能力を大幅に向上させることが可能となる。そし
て、そのｎＭＯＳ３ｎおよびｐＭＯＳ３ｐによって出力
回路を構成することにより、半導体集積回路装置の性能
および信頼性を向上させることが可能となる。
【０１４１】(5).内部回路領域Ａにおける複数のｎＭＯ
Ｓ３ｎおよびｐＭＯＳ３ｐに対して、それぞれ共通の固
定バイアス電源電圧を供給することを可能としたことに
より、個々のｎＭＯＳ３ｎまたはｐＭＯＳ３ｐ毎に固定
バイアス電源電圧供給用の端子を設ける必要はなく、内
部回路領域Ａ内の所定の回路ブロック毎に固定バイアス
電源電圧供給用の端子を設ければ良いので、半導体集積
回路の集積度を低下させることなく、固定バイアス電源
電圧を給電することが可能となる。
【０１４２】(6).半導体層１ｃと下部電極３ｎ4 ，３ｐ
4 との間の絶縁膜７のみ薄くすることにより、しきい値
電圧−固定バイアス電源電圧特性を有効にするととも
に、絶縁膜７以外の他の絶縁膜（フィールド絶縁膜６）
の部分を厚くすることにより、寄生容量を低下すること
が可能となる。
【０１４３】(7).上記(1) 〜(6) により、性能および信
頼性の高い半導体集積回路装置を提供することが可能と
なる。
【０１４４】（実施例２）図２０および図２１は本発明
の他の実施例である半導体集積回路装置の要部断面図、
図２２〜図３０はその半導体集積回路装置の製造工程中
における要部断面図である。
【０１４５】本実施例２においては、図２０に示すよう
に、下部電極３ｎ4 ，３ｐ4 が、ｎＭＯＳ３ｎおよびｐ
ＭＯＳ３ｐの下方の半導体基板１ａの上部に形成された
拡散層によって形成されている。そして、下部電極３ｎ
4 ，３ｐ4 と半導体基板１ａとの接合部が常に逆バイア
スになるように、固定バイアス電源電圧用配線Ｖbias側
から下部電極３ｎ4 ，３ｐ4 に印加される固定バイアス
電源電圧と半導体基板１ａに印加される基板電圧Ｖb と
が設定されている。
【０１４６】この下部電極３ｎ4 ，３ｐ4 は、ゲート電
極３ｎ3 ，３ｐ3 とは仕事関数の異なる材料からなり、
例えばホウ素等のようなｐ形不純物が導入されて形成さ
れている。なお、ゲート電極３ｎ3 ，３ｐ3 は、前記実
施例１と同様、例えばｎ形のポリシリコンからなる。
【０１４７】また、本実施例２においては、複数のｎＭ
ＯＳ３ｎの複数の下部電極３ｎ4 がウエル１２ａ内に形
成され、複数のｐＭＯＳ３ｐの複数の下部電極３ｐ4 が
ウエル１２ｂ内に形成されている。ウエル１２ａ，１２
ｂは、例えばｎ形不純物のＡｓが導入されてなり、それ
ぞれ電極４ｆ，４ｇと電気的に接続され所定の電位に設
定することが可能となっている。
【０１４８】これらにより、下部電極３ｎ4 ，３ｐ4 の
電位設定のための制御性を容易にすることが可能となる
とともに、複数のＭＯＳ・ＦＥＴがある場合でもＭＯＳ
・ＦＥＴ毎に所定のバイアス電圧を印加することが可能
となっている。
【０１４９】また、本実施例２においても、図２１に示
すように、前記実施例１と同様、外部回路領域Ｂ（図２
参照）内におけるｎＭＯＳ３ｎにおいては、そのゲート
電極３ｎ3 と、下部電極３ｎ4 とが電気的に接続されて
いる。これにより、そのｎＭＯＳ３ｎの伝達コンダクタ
ンスを内部回路領域Ａ（図２参照）内のｎＭＯＳ３ｎの
約２倍にすることが可能となっている。
【０１５０】なお、６ａは、フィールド絶縁膜を示して
いるが、これは、前記実施例１と異なり、絶縁層１ｂを
構成するものではない。
【０１５１】次に、本実施例２の半導体集積回路装置の
製造方法例を図２２〜図３０によって説明する。なお、
本実施例２においても説明を簡単にするため、ＳＯＩ基
板上にｎＭＯＳ３ｎのみを形成する場合について説明す
る。
【０１５２】まず、図２２に示すように、例えばｐ形の
Ｓｉ単結晶からなる半導体基板１ｃ1 に対し酸化処理を
施すことにより、半導体基板１ｃ1 の主面上に絶縁層１
ｂを形成する。
【０１５３】続いて、図２３に示すように、半導体基板
１ｃ1 と、他に用意した半導体基板１ａとを、絶縁層１
ｂを間に介在させた状態で熱処理等によって張り合わせ
る。なお、半導体基板１ａは、例えばｐ形のＳｉ単結晶
からなる。
【０１５４】その後、図２４に示すように、半導体基板
１ｃ1 の裏面を研磨することにより、半導体層１ｃを形
成した後、その半導体層１ｃ上にフォトレジストパター
ン１０ｂをフォトリソグラフィ技術によって形成する。
【０１５５】次いで、そのフォトレジストパターン１０
ｂをマスクとして、半導体基板１ａの上部に、例えばＡ
ｓ等のようなｎ形不純物を導入することにより、ウエル
１２ａを形成する。
【０１５６】続いて、フォトレジストパターン１０ｂを
除去した後、図２５に示すように、半導体層１ｃ上にフ
ォトレジストパターン１０ｃをフォトリソグラフィ技術
によって形成する。
【０１５７】その後、そのフォトレジストパターン１０
ｃをマスクとして、半導体基板１ａの上部のウエル１２
ａ内に、例えばホウ素等のようなｐ形不純物を導入する
ことにより下部電極３ｎ4 を形成する。
【０１５８】次いで、図２６に示すように、半導体層１
ｃに対して選択酸化法等によってフィールド絶縁膜６ａ
を形成した後、フィールド絶縁膜６ａに囲まれた素子形
成領域にゲート絶縁膜３ｎ2 を形成する。
【０１５９】続いて、図２７に示すように、半導体層１
ｃおよびフィールド絶縁膜６ａ上に、ポリシリコンを堆
積した後、そのポリシリコンのゲート電極形成領域に、
例えばリン等のようなｎ形不純物を導入する。
【０１６０】その後、そのポリシリコンをフォトリソグ
ラフィ技術によってパターニングすることにより、半導
体層１ｃ上にゲート電極３ｎ3 を形成した後、そのゲー
ト電極３ｎ3 をマスクとして、半導体層１ｃに、例えば
Ａｓ等のようなｎ形不純物をイオン打ち込み法等によっ
て導入することにより、半導体層１ｃにおいてゲート電
極３ｎ3 の両側に一対の拡散層３ｎ1 ，３ｎ1 を形成す
る。これにより、半導体層１ｃ上にｎＭＯＳ３ｎを形成
する。
【０１６１】次いで、図２８に示すように、半導体層１
ｃ、フィールド絶縁膜６ａおよびゲート電極３ｎ3 上に
フォトレジストパターン１０ｄを形成した後、そのフォ
トレジストパターン１０ｄをマスクとして、フィールド
絶縁膜６ａに下部電極３ｎ4およびウエル１２ａに達す
るスルーホール１１ａ，１１ｄを形成する。
【０１６２】続いて、フォトレジストパターン１０ｄを
除去した後、図２９に示すように、半導体層１ｃ、フィ
ールド絶縁膜６ａ、スルーホール１１ａ，１１ｄおよび
ゲート電極３ｎ3 上に、例えばＰＳＧまたはＢＰＳＧ等
からなる絶縁膜９を堆積する。
【０１６３】その後、絶縁膜９に、下部電極３ｎ4 およ
びウエル１２ａに達するスルーホール１１ｂ，１１ｅお
よび拡散層３ｎ1 ，３ｎ1 上に達するスルーホール１１
ｃを形成した後、絶縁膜９上に、例えばＡｌ−Ｓｉ−Ｃ
ｕ合金からなる導体膜１２を堆積する。そして、その
後、その導体膜１２をフォトリソグラフィ技術によって
パターニングすることにより、図３０に示すように、引
出し電極４ａ，４ｂ，４ｄ，４ｆ等を形成する。
【０１６４】このように、本実施例２においても、前記
実施例１と同様の効果を得ることが可能となる。
【０１６５】（実施例３）図３１は本発明の他の実施例
である半導体集積回路装置の要部断面図である。
【０１６６】本実施例３の半導体集積回路装置は、例え
ばＤＲＡＭ (Dynamic RAM)である。そのメモリセル部分
の断面図を図３１に示す。
【０１６７】１つのメモリセルＭＣは、例えばｎＭＯＳ
３ｎとキャパシタ１３とによって構成されている。
【０１６８】ｎＭＯＳ３ｎは、半導体層１ｃ上に形成さ
れており、一対の拡散層３ｎ1 ，３ｎ1 とゲート絶縁膜
３ｎ2 とゲート電極３ｎ3 とを有している。なお、図３
１には、例えば２つのｎＭＯＳ３ｎが記されている。
【０１６９】拡散層３ｎ1 には、前記実施例１，２と同
様、例えばＡｓ等のようなｎ形不純物が導入されてい
る。その不純物濃度は、例えば１×１０20個／ｃｍ3 程
度である。中央の拡散層３ｎ1 は、２つのｎＭＯＳ３ｎ
の共通の拡散層となっていおり、データ線ＤＬと電気的
に接続されている。データ線ＤＬは、例えばＡｌ−Ｓｉ
−Ｃｕ合金からなる。
【０１７０】ゲート電極３ｎ3 は、例えばｐ形のポリシ
リコンからなり、ワード線の一部でもある。そのｐ形不
純物としては、例えばホウ素等が用いられており、その
不純物濃度は、例えば１×１０20個／ｃｍ3 程度であ
る。
【０１７１】また、本実施例３においても、絶縁層１ｂ
中において、２つのｎＭＯＳ３ｎの下層に下部電極３ｎ
4 が設けられており、固定バイアス電源電圧用配線Ｖ
bias側から所定の固定バイアス電圧を印加することが可
能となっている。これにより、前記実施例１，２と同様
に、ｎＭＯＳ３ｎのしきい値電圧を所望の値に設定する
ための制御性を向上させることが可能となっている。固
定バイアス電圧は、例えば０Ｖに設定されている。
【０１７２】一方、キャパシタ１３は、絶縁層１ｂ中に
形成されている。このため、半導体層１ｃ上方にキャパ
シタ１３による段差のでき難い構造となっているととも
に、アルファ線等に起因するソフトエラーが生じ難い構
造となっている。また、キャパシタ１３をｎＭＯＳ３ｎ
の下方に形成したことにより、メモリセルＭＣの占有面
積を増大させることなく、容量を増大させることが可能
な構造となっている。
【０１７３】キャパシタ１３は、キャパシタ用絶縁膜１
３ａを挟んで互いに対向するように配置された２つのキ
ャパシタ用電極１３ｂ，１３ｃによって構成されてい
る。キャパシタ用電極１３ｂ，１３ｃは、共に、例えば
ｎ形のポリシリコンからなる。そのｎ形不純物として
は、例えばＡｓ等が用いられており、その不純物濃度
は、例えば１×１０20個／ｃｍ3 程度である。
【０１７４】キャパシタ用電極１３ｂ，１３ｃのうちの
上方のキャパシタ用電極１３ｂは、上記したｎＭＯＳの
拡散層３ｎ1 と電気的に接続されている。また、キャパ
シタ用電極１３ｃは、２つのキャパシタの共通のキャパ
シタ用電極となっている。なお、基板電圧Ｖb は、例え
ば０Ｖに設定されている。
【０１７５】このように、本実施例３によれば、以下の
効果を得ることが可能となる。
【０１７６】(1).ＤＲＡＭのメモリセルＭＣを構成する
キャパシタ１３を、ＳＯＩ基板における半導体層１ｃの
下層の絶縁層１ｂ中に設けたことにより、半導体層１ｃ
の上層にキャパシタ１３に起因する段差が形成され難い
構造とすることが可能となる。このため、半導体集積回
路装置の製造が容易にすることが可能となるとともに、
その段差に起因する配線の断線不良等を低減することが
可能となるので、信頼性の高い半導体集積回路装置を提
供することが可能となる。
【０１７７】(2).ＤＲＡＭのメモリセルＭＣを構成する
キャパシタ１３を、ＳＯＩ基板における半導体層１ｃの
下層の絶縁層１ｂ中に設けたことにより、アルファ線等
を受け難くすることが可能となる。このため、アルファ
線等に起因するソフトエラーを低減することができるの
で、信頼性の高い半導体集積回路装置を提供することが
可能となる。
【０１７８】(3).ＤＲＡＭのメモリセルＭＣを構成する
キャパシタ１３を、メモリセルＭＣを構成するｎＭＯＳ
３ｎの下層に設けたことにより、メモリセルＭＣの占有
面積を増大させることなく、キャパシタ１３の容量を増
大させることが可能となる。
【０１７９】(4).ＤＲＡＭのメモリセルＭＣを構成する
ｎＭＯＳ３ｎの下層に下部電極３ｎ4を設け、所定の固
定バイアス電圧を印加することを可能としたことによ
り、そのｎＭＯＳ３ｎのしきい値電圧を所望する値に設
定するための制御性を向上させることが可能となる。
【０１８０】（実施例４）図３２は本発明の他の実施例
である半導体集積回路装置の要部断面図、図３３および
図３４はこの半導体集積回路装置における情報の書き込
みおよび消去の際の動作を説明するための説明図であ
る。
【０１８１】本実施例４の半導体集積回路装置は、例え
ばＥＥＰＲＯＭ（Electrically Erasable Programmable
ROM）である。そのメモリセル部分の断面図を図３２に
示す。
【０１８２】本実施例４においては、ＥＥＰＲＯＭのメ
モリセルＭＣを構成するフローティングゲート１４が、
ＳＯＩ基板の絶縁層１ｂ中に形成されている。フローテ
ィングゲート１４は、例えばｎ形のポリシリコンからな
る。そのｎ形不純物としては、例えばＡｓ等が用いられ
ており、その不純物濃度は、例えば１×１０20／ｃｍ3
程度である。
【０１８３】本実施例４においては、例えばアバランシ
ェ現象等により、半導体層１ｃ側からフローティングゲ
ート１４に電子あるいは正孔を注入し、フローティング
ゲート１４の電位を変えることにより情報を記憶する。
情報の消去は、その電子あるいは正孔をフローティング
ゲート１４から半導体層１ｃ側に放出させることによっ
て行うようになっている。
【０１８４】なお、コントロールゲートとして機能する
ゲート電極３ｎ3 は、例えばｐ形のポリシリコンからな
る。そのｐ形不純物としては、例えばホウ素等が用いら
れており、その不純物濃度は、例えば１×１０20／ｃｍ
3 程度である。ゲート絶縁膜３ｎ2 の厚さは、例えば１
０ｎｍ程度、絶縁膜７の厚さは、例えば２ｎｍ程度であ
る。ここで、Ｖg は、コントロールゲートに印加される
電圧を示している。Ｖ1 は、拡散層３ｎ1 に印加される
電圧を示している。
【０１８５】ここで、書き込み方法の例を図３３および
図３４に示す。時間ｔ1 〜ｔ2 は、”１”書き込み時を
示し、時間ｔ3 〜ｔ4 は、”０”書き込み時を示してい
る。
【０１８６】図３３に示すように、”１”書き込みに際
しては、例えばゲート電極３ｎ3 に０Ｖを印加し、基板
電圧Ｖb を低電圧ＶL とした状態で、一対の拡散層３ｎ
1 ，３ｎ1 に高電圧ＶH を印加する。また、”０”書き
込みに際しては、例えばゲート電極３ｎ3 に低電圧ＶL
を印加し、基板電圧Ｖb を高電圧ＶH とした状態で、一
対の拡散層３ｎ1 ，３ｎ1 に低電圧ＶL を印加する。
【０１８７】なお、ＥＥＰＲＯＭ動作の場合、”０”書
き込みでは、半導体基板１ａをＨｉｇｈにするので、Ｅ
ＰＲＯＭ的に動作させるには、紫外線照射等でオールク
リア”０”としても良い。
【０１８８】図３４は負電圧を使用しない場合を示して
いる。図３４に示すように、”１”書き込みに際して
は、例えばゲート電極３ｎ3 に０Ｖを印加し、基板電圧
Ｖb を０Ｖとした状態で、一対の拡散層３ｎ1 ，３ｎ1
に高電圧ＶH を印加する。
【０１８９】また、”０”書き込みに際しては、例えば
ゲート電極３ｎ3 に高低電圧ＶH を印加し、基板電圧Ｖ
b に０Ｖを印加した状態で、一対の拡散層３ｎ1 ，３ｎ
1 に０Ｖを印加する。この際、チャネル領域の電荷を、
所定のエネルギーを加える（電圧を印加する）ことによ
り、絶縁膜７を通過させて”０”書き込みする。
【０１９０】このように、本実施例４によれば、以下の
効果を得ることが可能となる。
【０１９１】(1).ＥＥＰＲＯＭのメモリセルＭＣを構成
するフローティングゲート１４を、ＳＯＩ基板の絶縁層
１ｂ中に設けたことにより、半導体層１ｃの上層にフロ
ーティングゲート１４に起因する段差が形成され難い構
造とすることが可能となる。このため、半導体集積回路
装置の製造が容易にすることが可能となるとともに、そ
の段差に起因する配線の断線不良等を低減することが可
能となるので、信頼性の高い半導体集積回路装置を提供
することが可能となる。
【０１９２】(2).ＥＥＰＲＯＭのメモリセルＭＣを構成
するフローティングゲート１４を、ＳＯＩ基板の絶縁層
１ｂ中に設けたことにより、アルファ線等を受け難くす
ることが可能となる。このため、アルファ線等に起因す
るソフトエラーを低減することができるので、信頼性の
高い半導体集積回路装置を提供することが可能となる。
【０１９３】（実施例５）図３５は本発明の他の実施例
である半導体集積回路装置の要部断面図、図３６はこの
半導体集積回路装置における情報の書き込みおよび消去
の際の動作を説明するための説明図である。
【０１９４】本実施例５においては、コントロールゲー
ト１５が半導体基板１ａの上部に形成されている。コン
トロールゲート１５は、半導体基板１ａの上部に、例え
ばＡｓ等のようなｎ形不純物が導入されてなり、その不
純物濃度は、例えば１×１０20個／ｃｍ3 程度である。
【０１９５】また、本実施例５においては、コントロー
ルゲート１５が半導体基板１ａに形成されたウエル１２
ｃ内に形成されている。これにより、各メモリセルＭＣ
におけるコントロールゲート１５への電圧設定を容易に
することが可能となる。
【０１９６】本実施例５の場合、コントロールゲート１
５に印加する電圧Ｖc を正の高電圧とすれば、半導体層
１ｃ側の電子がフローティングゲート１４側に注入され
易くなり、コントロールゲート１５に印加する電圧Ｖc
を負の電圧とすれば、半導体層１ｃ側の正孔がフローテ
ィングゲート１４側に注入され易く（または電子が放出
され易く）なるようになっている。
【０１９７】情報の書き込みおよび消去時における電圧
設定の状態を図３６に示す。書き込みおよび消去動作
は、前記実施例４で用いた図３３と同様である。ただ
し、本実施例５の場合、コントロールゲート１５に印加
される電圧Ｖc が、拡散層３ｎ1の電位よりも高くなる
ため、基板電圧Ｖb を固定電位に設定することが可能と
なっている。
【０１９８】このように、本実施例５においては、前記
実施例４で得られた効果の他に、以下の効果を得ること
が可能となる。
【０１９９】(1).基板電圧Ｖb を一定にすることができ
るので、半導体チップ１に形成された半導体集積回路素
子の動作安定性を向上させることが可能となる。
【０２００】(2).各メモリセルＭＣにおいて、半導体基
板１ａの上部に拡散層からなるコントロールゲート１５
を設けたことにより、情報の書き込みおよび消去に際し
て、各メモリセルＭＣ毎に所定の電圧を印加することが
可能となる。
【０２０１】(3).半導体基板１ａの不純物濃度を低減す
ることができるので、全体的な容量を低減することが可
能となる。
【０２０２】（実施例６）図３７は本発明の他の実施例
である半導体集積回路装置の要部断面図、図３８はこの
半導体集積回路装置の駆動時におけるパルス列の例を示
す説明図である。
【０２０３】本実施例６の半導体集積回路装置は、例え
ばＣＣＤ（Charge Coupled Device)等のような電荷移送
素子を有するＣＣＤメモリである。ＣＣＤメモリの要部
断面図を図３７に示す。
【０２０４】半導体層１ｃ上には、絶縁膜１６ａを介し
て複数のＣＣＤ電極１７ａが所定の間隔毎に近接されて
配置されている。ＣＣＤ電極１７ａは、例えばｐ形のポ
リシリコンからなり、その不純物濃度は、例えば１×１
０20個／ｃｍ3 程度である。
【０２０５】そして、本実施例６においては、半導体層
１ｃの下層にも絶縁膜１６ｂを介して複数のＣＣＤ電極
１７ｂが配置されている。ＣＣＤ電極１７ｂは、互いに
隣接するＣＣＤ電極１７ａの間に配置されている。ＣＣ
Ｄ電極１７ｂも、例えばｐ形のポリシリコンからなり、
その不純物濃度は、例えば１×１０20個／ｃｍ3 程度で
ある。
【０２０６】これにより、集積度を増大させることがで
きる。また、隣接するＣＣＤ電極を一部分で重ねる構造
のＣＣＤメモリよりも段差を少なくできる上、隣接する
ＣＣＤ電極間のカップリング容量を小さくすることがで
きる。
【０２０７】本実施例６においては、ＣＣＤ電極１７ａ
またはＣＣＤ電極１７ｂに所定の電圧を印加すると、Ｃ
ＣＤ電極１７ａの直下またはＣＣＤ電極１７ｂの直上の
半導体層１ｃ部分に電位の井戸が発生するようになって
いる。そして、その電位の井戸に電荷を一時的に蓄え、
その電荷が消失しないうちに後続のＣＣＤ電極１７ａ，
１７ｂに所定の電圧を印加することによりその電荷を順
送りして情報の転送を行うようになっている。なお、φ
1 〜φ6 は、ＣＣＤメモリの駆動用のパルス信号を示し
ている。
【０２０８】このＣＣＤメモリの駆動時におけるパルス
列の一例を図３８に示す。図３８には、例えば三相駆動
方式の場合のパルス列が記されている。この場合、図３
８に示すように、パルス列が互いに重なりを持ったもの
とすることにより、情報に寄与する電荷を図３７の左か
ら右の方向にシフトすることが可能となっている。
【０２０９】このように、本実施例６によれば、以下の
効果を得ることが可能となる。
【０２１０】(1).ＳＯＩ基板を構成する絶縁層１ｂにお
いて、半導体層１ｃ上に形成された互いに隣接するＣＣ
Ｄ電極１７ａの間に、ＣＣＤ電極１７ｂを形成したこと
により、ＣＣＤ電極を平面的に配置する場合よりも集積
度を向上させることが可能となる。
【０２１１】(2).互いに隣接するＣＣＤ電極１７ａ，１
７ｂの間隔を小さくすることができるので、情報の電送
に寄与する電荷の移動を良好にすることが可能となる。
【０２１２】(3).ＳＯＩ基板を構成する絶縁層１ｂにお
いて、半導体層１ｃ上に形成された互いに隣接するＣＣ
Ｄ電極１７ａの間にＣＣＤ電極１７ｂを形成したことに
より、互いに隣接するＣＣＤ電極を一部分で重ねる構造
のＣＣＤメモリよりも段差を少なくすることができるの
で、ＣＣＤメモリの製造を容易にすることができるとと
もに、その段差に起因する配線の断線不良等を低減する
ことが可能となる。したがって、ＣＣＤメモリの信頼性
を向上させることが可能となる。
【０２１３】(4).ＳＯＩ基板を構成する絶縁層１ｂにお
いて、半導体層１ｃ上に形成された互いに隣接するＣＣ
Ｄ電極１７ａの間にＣＣＤ電極１７ｂを形成したことに
より、互いに隣接するＣＣＤ電極１７ａ，１７ｂ間のカ
ップリング容量を小さくすることができるので、そのカ
ップリング容量に起因するノイズを低減することが可能
となる。したがって、ＣＣＤメモリの動作時における信
頼性を向上させることが可能となる。
【０２１４】（実施例７）図３９は本発明の他の実施例
である半導体集積回路装置の要部断面図である。
【０２１５】本実施例７においては、図３９に示すよう
に、ＣＣＤ電極１７ｂが半導体基板１ａの上部に形成さ
れた拡散層によって形成されている。ＣＣＤ電極１７ｂ
には、例えばホウ素等のようなｐ形不純物が導入されて
いる。
【０２１６】このＣＣＤ電極１７ｂは、例えば半導体層
１ｃ上にＣＣＤ電極１７ａをパターン形成した後、その
ＣＣＤ電極１７ａをマスクとして、半導体基板１ａに不
純物をイオン打ち込みすることによって形成されてい
る。すなわち、ＣＣＤ電極１７ｂは自己整合的に形成さ
れている。
【０２１７】なお、ＣＣＤ電極１７ｂは、半導体基板１
ａに形成されたウエル１２ｄ内に形成されている。ウエ
ル１２ｄは、例えばＡｓ等のようなｎ形不純物が導入さ
れてなる。ウエル１２ｄには、所定の電圧Ｖw を印加す
ることが可能となっている。
【０２１８】このように、本実施例７によれば、前記実
施例６で得られた効果の他に、以下の効果を得ることが
可能となる。
【０２１９】(1).半導体層１ｃの下層のＣＣＤ電極１７
ｂを自己整合的に形成することにより、ＣＣＤ電極１７
ｂを前記実施例６よりも容易に形成することが可能とな
る。
【０２２０】(2).半導体層１ｃの下層のＣＣＤ電極１７
ｂを自己整合的に形成することにより、ＣＣＤ電極１７
ｂの配置寸法精度を向上させることができるので、集積
度を前記実施例６の場合よりも向上させることが可能と
なる。
【０２２１】(3).半導体層１ｃの下層のＣＣＤ電極１７
ｂを自己整合的に形成することにより、ＣＣＤ電極１７
ｂの配置寸法精度を向上させることができるので、ＣＣ
Ｄメモリの動作特性を前記実施例６の場合よりも向上さ
せることが可能となる。
【０２２２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜７に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０２２３】例えば前記実施例１においては、下部電極
をポリシリコンとした場合について説明したが、これに
限定されるものではなく、例えばタングステン等のよう
な高融点金属膜またはタングステンシリサイド等のよう
なシリサイド膜を用いても良い。
【０２２４】また、前記実施例１，２においては、ゲー
ト電極をｎ形とし、下部電極をｐ形とした場合について
説明したが、これに限定されるものではなく種々変更可
能であり、例えばゲート電極をｐ形とし、下部電極をｎ
形としても良い。なお、この場合は、下部電極に導入す
る不純物は、例えばＡｓやアンチモン（Ｓｂ）等のよう
な拡散係数の小さい材料を用いると良い。これは、ＳＯ
Ｉ基板を製造する際の半導体基板の張り合わせ工程にお
いて高温熱処理を施した際に、下部電極中の不純物がそ
の上層の絶縁膜を通過して半導体層側に拡散してしまう
のを防止するためである。
【０２２５】また、前記実施例１，２においては、下部
電極がＭＯＳ・ＦＥＴの下層のほぼ全体に形成されてい
る場合について説明したが、これに限定されるものでは
なく種々変更可能であり、例えば図４０に示すように、
例えばｎＭＯＳ３ｎのチャネル領域の下層にのみ下部電
極３ｎ4 を配置しても良い。この場合、ゲート電極３ｎ
3 とチャネル領域との間の容量を小さくすることができ
るので、素子の動作速度を向上させることが可能とな
る。また、ドレイン領域の端部の電界集中を緩和するこ
とができるので、ドレイン耐圧を向上させることが可能
となる。
【０２２６】また、図４１に示すように、下部電極３ｎ
4 を、例えばｎＭＯＳのソース領域を形成する拡散層３
ｎ1 およびチャネル領域の下層にのみ配置しても良い。
この場合、上記図４０の場合の半導体集積回路装置の有
する効果に加えて、ソース抵抗増大に起因する伝達コン
ダクタンスの低下を抑制することができるので、素子の
駆動能力を向上させることが可能となる。
【０２２７】また、前記実施例２，５，６においては、
それぞれ下部電極、コントロールゲート、ＣＣＤ電極を
ウエルで囲む構造としたが、これに限定されるものでは
ない。例えばｎＭＯＳを例とすると、図４２に示すよう
に、半導体基板１ａの上部に下部電極のみを設け、ウエ
ルのない構造としても良い。なお、ＥＥＰＲＯＭおよび
ＣＣＤメモリの場合も同様である。
【０２２８】また、前記実施例１，２においては、本発
明をＣＭＯＳゲートアレイに適用した場合について説明
したが、これに限定されるものではなく種々適用可能で
あり、例えばバイポーラトランジスタとＣＭＯＳとが同
一の半導体基板内に混在されてなるＢｉ−ＣＭＯＳゲー
トアレイ、ゲートアレイ以外の論理回路、半導体メモリ
回路または論理回路と半導体メモリ回路とが同一の半導
体基板内に混在されてなる複合形ゲートアレイ等、他の
半導体集積回路装置に適用することも可能である。
【０２２９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【０２３０】(1).請求項１記載の発明によれば、半導体
層に形成されるチャネルの形成状態を、例えば下部電極
に所定の固定バイアス電圧を印加することにより制御す
ることができるので、その半導体層上に形成されたＭＩ
Ｓ・ＦＥＴのしきい値電圧の制御性を向上させることが
可能となる。したがって、動作信頼性の高い半導体集積
回路装置を提供することが可能となる。
【０２３１】(2).請求項２記載の発明によれば、例えば
ゲート電極の構成材料をチャネルの形成され易い材料と
し、下部電極の構成材料をチャネルの形成され難い材料
とすることにより、チャネルの形成状態を制御すること
ができるので、その半導体層上に形成されたＭＩＳ・Ｆ
ＥＴのしきい値電圧の制御性を向上させることが可能と
なる。したがって、半導体集積回路装置の動作信頼性を
向上させることが可能となる。
【０２３２】(3).請求項３記載の発明によれば、ゲート
電極と下部電極とを電気的に接続することにより、それ
らを接続しない場合に比べて伝達コンダクタンスを約２
倍にすることができるので、そのＭＩＳ・ＦＥＴの駆動
能力を向上させることが可能となる。したがって、半導
体集積回路装置の動作信頼性を向上させることが可能と
なる。
【０２３３】(4).請求項４記載の発明によれば、半導体
層上に形成された複数のＭＩＳ・ＦＥＴの各々の下部電
極毎に、所定の固定バイアス電圧を印加することが可能
となる。
【０２３４】(5).請求項１０記載の発明によれば、ゲー
ト電極とチャネル領域との間の容量を小さくすることが
できるので、ＭＩＳ・ＦＥＴの動作速度を向上させるこ
とが可能となる。また、ドレイン領域の端部の電界集中
を緩和することができるので、ドレイン耐圧を向上させ
ることが可能となる。したがって、動作信頼性および動
作性能を向上させることが可能となる。
【０２３５】(6).請求項１２記載の発明によれば、ゲー
ト絶縁膜の厚さと、下部絶縁膜の厚さとを所定の厚さに
設定することにより、チャネルの形成状態を制御するこ
とができるので、その半導体層上に形成されたＭＩＳ・
ＦＥＴのしきい値電圧の制御性を向上させることが可能
となる。したがって、動作信頼性を向上させることが可
能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
【図２】図１の半導体集積回路装置を構成する半導体チ
ップの全体平面図である。
【図３】図１の半導体集積回路装置の要部平面図であ
る。
【図４】図１の半導体集積回路装置の要部断面図であ
る。
【図５】通常のＭＯＳ・ＦＥＴの構造を模式的に示す説
明図である。
【図６】図５の電荷分布の状態を示す説明図である。
【図７】（ａ）は通常のｎＭＯＳにおけるゲート絶縁膜
厚としきい値電圧との関係を示すグラフ図であり、
（ｂ）は通常のｎＭＯＳにおける基板バイアス電圧とし
きい値電圧との関係を示すグラフ図である。
【図８】（ａ）〜（ｄ）はｎＭＯＳのゲート電極材料と
下部電極材料とを種々変えた場合におけるしきい値電圧
の状態を示すグラフ図である。
【図９】（ａ）は通常のｐＭＯＳにおけるゲート絶縁膜
厚としきい値電圧との関係を示すグラフ図であり、
（ｂ）は通常のｐＭＯＳにおける基板バイアス電圧とし
きい値電圧との関係を示すグラフ図である。
【図１０】（ａ）〜（ｄ）はｐＭＯＳのゲート電極材料
と下部電極材料とを種々変えた場合におけるしきい値電
圧の状態を示すグラフ図である。
【図１１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中における要部断面図である。
【図１４】図１の半導体集積回路装置の図１３に続く製
造工程中における要部断面図である。
【図１５】図１の半導体集積回路装置の図１４に続く製
造工程中における要部断面図である。
【図１６】図１の半導体集積回路装置の図１５に続く製
造工程中における要部断面図である。
【図１７】図１の半導体集積回路装置の図１６に続く製
造工程中における要部断面図である。
【図１８】図１の半導体集積回路装置の図１７に続く製
造工程中における要部断面図である。
【図１９】図１の半導体集積回路装置の図１８に続く製
造工程中における要部断面図である。
【図２０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図２１】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図２２】図２０の半導体集積回路装置の製造工程中に
おける要部断面図である。
【図２３】図２０の半導体集積回路装置の図２２に続く
製造工程中における要部断面図である。
【図２４】図２０の半導体集積回路装置の図２３に続く
製造工程中における要部断面図である。
【図２５】図２０の半導体集積回路装置の図２４に続く
製造工程中における要部断面図である。
【図２６】図２０の半導体集積回路装置の図２５に続く
製造工程中における要部断面図である。
【図２７】図２０の半導体集積回路装置の図２６に続く
製造工程中における要部断面図である。
【図２８】図２０の半導体集積回路装置の図２７に続く
製造工程中における要部断面図である。
【図２９】図２０の半導体集積回路装置の図２８に続く
製造工程中における要部断面図である。
【図３０】図２０の半導体集積回路装置の図２９に続く
製造工程中における要部断面図である。
【図３１】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図３２】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図３３】図３２の半導体集積回路装置における情報の
書き込みおよび消去の際の動作を説明するための説明図
である。
【図３４】図３２の半導体集積回路装置における他の情
報の書き込みおよび消去の際の動作を説明するための説
明図である。
【図３５】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図３６】図３５の半導体集積回路装置における情報の
書き込みおよび消去の際の動作を説明するための説明図
である。
【図３７】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図３８】図３７の半導体集積回路装置の駆動時におけ
るパルス列の例を示す説明図である。
【図３９】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図４０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図４１】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図４２】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【図４３】従来の半導体集積回路装置の部分断面図であ
る。
【符号の説明】
１ 半導体チップ １ａ 半導体基板 １ｂ 絶縁層 １ｂ1 絶縁膜 １ｃ 半導体層 １ｃ1 半導体基板 ２ ボンディングパッド ３ 相補型ＭＯＳ・ＦＥＴ ３ｎ ｎチャネルＭＯＳ・ＦＥＴ ３ｎ1 拡散層 ３ｎ2 ゲート絶縁膜 ３ｎ3 ゲート電極 ３ｎ4 下部電極 ３ｐ ｐチャネルＭＯＳ・ＦＥＴ ３ｐ1 拡散層 ３ｐ2 ゲート絶縁膜 ３ｐ3 ゲート電極 ３ｐ4 下部電極 ４ａ〜４ｇ 引出し電極 ５ａ〜５ｄ 配線 ６，６ａ フィールド絶縁膜 ７ 絶縁膜（下部絶縁膜） ８ 絶縁膜 ９ 絶縁膜 １０ａ〜１０ｄ フォトレジストパターン １１ａ〜１１ｅ スルーホール １２ 導体膜 １２ａ〜１２ｄ ウエル １３ キャパシタ １３ａ キャパシタ用絶縁膜 １３ｂ，１３ｃ キャパシタ用電極 １４ フローティングゲート １５ コントロールゲート １６ａ 絶縁膜 １６ｂ 絶縁膜 １７ａ，１７ｂ ＣＣＤ電極 Ａ 内部回路領域 Ｂ 外部回路領域 ＭＣ メモリセル ＤＬ データ線 ＶCC 電源電圧 ＶSS 接地電圧 Ｖin 入力 Ｖout 出力 ＶC 電圧 Ｖb 基板電圧 Ｖbias，Ｖbias1 ，Ｖbias2 固定バイアス電源電圧用
配線 Ｖg 電圧 Ｖ1 電圧 ＶW 電圧 φ1 〜φ6 パルス信号 ５０ ｎチャネルＭＯＳ・ＦＥＴ ５０g ゲート電極 ５０gox ゲート絶縁膜 ５１ 半導体基板 ５２ 絶縁層 ５３ 半導体層 ＱG ゲート電荷 Ｑn チャネル電荷 ＱB 不純物電荷 Ｑsub 基板表面電荷 ＱSS 界面固定電荷 ６０ 半導体基板 ６１ 絶縁層 ６２ 半導体層 ６３ ｎチャネルＭＯＳ・ＦＥＴ ６４ 半導体領域 ６５ ゲート絶縁膜 ６６ ゲート電極 ６７ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 常野 克己 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 市川 仁子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 池田 隆英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 夏秋 信義 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 三谷 真一郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に絶縁層を介して形成され
    た半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板を
    有する半導体集積回路装置であって、前記半導体基板の
    上部において、前記ＭＩＳ・ＦＥＴの少なくともゲート
    電極に対向する位置に下部電極を設け、前記ゲート電極
    と、前記下部電極とのいずれか一方に固定バイアス電圧
    が印加されるように設定したことを特徴とする半導体集
    積回路装置。
  2. 【請求項２】 半導体基板上に絶縁層を介して形成され
    た半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板を
    有する半導体集積回路装置であって、前記半導体基板の
    上部において、前記ＭＩＳ・ＦＥＴの少なくともゲート
    電極に対向する位置に、前記ゲート電極の構成材料とは
    仕事関数の異なる材料からなる下部電極を設け、前記ゲ
    ート電極と、前記下部電極とのいずれか一方に固定バイ
    アス電圧が印加されるように設定したことを特徴とする
    半導体集積回路装置。
  3. 【請求項３】 半導体基板上に絶縁層を介して形成され
    た半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板を
    有する半導体集積回路装置であって、前記半導体基板の
    上部において、前記ＭＩＳ・ＦＥＴの少なくともゲート
    電極に対向する位置に、前記ゲート電極の構成材料とは
    仕事関数の異なる材料からなる下部電極を設け、前記ゲ
    ート電極と前記下部電極とを電気的に接続したことを特
    徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置において、前記下部電極を、所定の導電形の不
    純物を導入することによって構成するとともに、前記下
    部電極の導電形とは異なる導電形のウエルで取り囲み、
    前記下部電極と前記ウエルとの接合部に逆バイアス電圧
    が印加されるように設定したことを特徴とする半導体集
    積回路装置。
  5. 【請求項５】 半導体基板上に絶縁層を介して形成され
    た半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板を
    有する半導体集積回路装置であって、前記絶縁層中にお
    いて、前記ＭＩＳ・ＦＥＴの少なくともゲート電極に対
    向する位置に下部電極を設け、前記ゲート電極と、前記
    下部電極とのいずれか一方に固定バイアス電圧が印加さ
    れるように設定したことを特徴とする半導体集積回路装
    置。
  6. 【請求項６】 半導体基板上に絶縁層を介して形成され
    た半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板を
    有する半導体集積回路装置であって、前記絶縁層中にお
    いて、前記ＭＩＳ・ＦＥＴの少なくともゲート電極に対
    向する位置に、前記ゲート電極の構成材料とは仕事関数
    の異なる材料からなり、所定の電位に設定することの可
    能な下部電極を設けたことを特徴とする半導体集積回路
    装置。
  7. 【請求項７】 半導体基板上に絶縁層を介して形成され
    た半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板を
    有する半導体集積回路装置であって、前記絶縁層中にお
    いて、前記ＭＩＳ・ＦＥＴの少なくともゲート電極に対
    向する位置に、前記ゲート電極の構成材料とは仕事関数
    の異なる材料からなる下部電極を設け、前記ＭＩＳ・Ｆ
    ＥＴのゲート電極と前記下部電極とを電気的に接続した
    ことを特徴とする半導体集積回路装置。
  8. 【請求項８】 半導体基板上に絶縁層を介して形成され
    た半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板を
    有する半導体集積回路装置であって、前記半導体基板の
    上部において、前記ＭＩＳ・ＦＥＴの少なくともゲート
    電極に対向する位置に前記ゲート電極の構成材料とは仕
    事関数の異なる材料からなる下部電極を備え、前記ゲー
    ト電極と前記下部電極とのいずれか一方に固定バイアス
    電圧が印加されるように設定されたＭＩＳ・ＦＥＴを前
    記ＳＯＩ基板上の内部回路領域に配置し、前記半導体基
    板の上部において、前記ＭＩＳ・ＦＥＴの少なくともゲ
    ート電極に対向する位置に前記ゲート電極の構成材料と
    は仕事関数の異なる材料からなる下部電極を備え、前記
    ゲート電極と前記下部電極とを電気的に接続したＭＩＳ
    ・ＦＥＴを前記ＳＯＩ基板上の外部回路領域に配置した
    ことを特徴とする半導体集積回路装置。
  9. 【請求項９】 半導体基板上に絶縁層を介して形成され
    た半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板を
    有する半導体集積回路装置であって、前記絶縁層中にお
    いて、前記ＭＩＳ・ＦＥＴの少なくともゲート電極に対
    向する位置に前記ゲート電極の構成材料とは仕事関数の
    異なる材料からなる下部電極を備え、前記ゲート電極と
    前記下部電極とのいずれか一方に固定バイアス電圧が印
    加されるように設定したＭＩＳ・ＦＥＴを前記ＳＯＩ基
    板上の内部回路領域に配置し、前記絶縁層中において、
    前記ＭＩＳ・ＦＥＴの少なくともゲート電極に対向する
    位置に前記ゲート電極の構成材料とは仕事関数の異なる
    材料からなる下部電極を備え、前記ゲート電極と前記下
    部電極とを電気的に接続したＭＩＳ・ＦＥＴを前記ＳＯ
    Ｉ基板上の外部回路領域に配置したことを特徴とする半
    導体集積回路装置。
  10. 【請求項１０】 請求項１〜９のいずれか一項に記載の
    半導体集積回路装置において、前記下部電極を、前記Ｍ
    ＩＳ・ＦＥＴのチャネル領域の下方にのみ配置したこと
    を特徴とする半導体集積回路装置。
  11. 【請求項１１】 請求項１〜９のいずれか一項に記載の
    半導体集積回路装置において、前記下部電極を、前記Ｍ
    ＩＳ・ＦＥＴのチャネル領域およびソース領域の下方に
    のみ配置したことを特徴とする半導体集積回路装置。
  12. 【請求項１２】 請求項３または７記載の半導体集積回
    路装置において、前記ゲート電極と前記半導体層との間
    のゲート絶縁膜の厚さと、前記下部電極と前記半導体層
    との間の下部絶縁膜の厚さとを異なるようにしたことを
    特徴とする半導体集積回路装置。
  13. 【請求項１３】 半導体基板上に絶縁層を介して形成さ
    れた半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板
    を有する半導体集積回路装置であって、前記絶縁層中に
    おいて、前記ＭＩＳ・ＦＥＴの少なくともゲート電極に
    対向する位置に、前記ゲート電極の構成材料とは仕事関
    数の異なる材料からなり、所定の電位に設定することの
    可能な下部電極を設けるとともに、前記下部電極の下方
    に、キャパシタ絶縁膜を介して互いに対向する一対のキ
    ャパシタ電極を設け、前記一対のキャパシタ電極のうち
    のいずれか一方を、前記ＭＩＳ・ＦＥＴを構成する一対
    の半導体領域のいずれか一方に接続することによりメモ
    リセルを構成したことを特徴とする半導体集積回路装
    置。
  14. 【請求項１４】 半導体基板上に絶縁層を介して形成さ
    れた半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板
    を有する半導体集積回路装置であって、前記絶縁層中に
    おいて、前記ＭＩＳ・ＦＥＴのゲート電極に対向する位
    置に、前記ゲート電極の構成材料とは仕事関数の異なる
    材料からなり、前記ＭＩＳ・ＦＥＴの一対の半導体領域
    に重なる大きさに形成されたフローティングゲートを設
    けることによりメモリセルを構成したことを特徴とする
    半導体集積回路装置。
  15. 【請求項１５】 半導体基板上に絶縁層を介して形成さ
    れた半導体層にＭＩＳ・ＦＥＴが形成されたＳＯＩ基板
    を有する半導体集積回路装置であって、前記絶縁層中に
    おいて、前記ＭＩＳ・ＦＥＴのゲート電極に対向する位
    置に、前記ゲート電極の構成材料とは仕事関数の異なる
    材料からなり、前記ＭＩＳ・ＦＥＴの一対の半導体領域
    に重なる大きさに形成されたフローティングゲートを設
    けるとともに、前記半導体基板において、前記フローテ
    ィングゲートに対向する位置に、コントロールゲート部
    を設けることによりメモリセルを構成したことを特徴と
    する半導体集積回路装置。
  16. 【請求項１６】 請求項１５記載の半導体集積回路装置
    において、前記コントロールゲート部を、所定の導電形
    の不純物を導入することによって構成するとともに、前
    記コントロールゲート部の導電形とは異なる導電形のウ
    エルで取り囲み、前記コントロールゲート部と前記ウエ
    ルとの接合部に逆バイアス電圧が印加されるように設定
    したことを特徴とする半導体集積回路装置。
  17. 【請求項１７】 半導体基板上に絶縁層を介して形成さ
    れた半導体層上に第２絶縁層を介して電極が複数形成さ
    れたＳＯＩ基板を有する半導体集積回路装置であって、
    前記半導体基板の上部において、前記電極とそれに隣接
    する電極との間の位置に下部電極を設けることにより電
    荷移送素子を構成したことを特徴とする半導体集積回路
    装置。
  18. 【請求項１８】 半導体基板上に絶縁層を介して形成さ
    れた半導体層上に第２絶縁層を介して電極が複数形成さ
    れたＳＯＩ基板を有する半導体集積回路装置であって、
    前記絶縁層中において、前記電極とそれに隣接する電極
    の間の位置に下部電極を設けることにより電荷移送素子
    を構成したことを特徴とする半導体集積回路装置。
  19. 【請求項１９】 請求項１、２または３記載の半導体集
    積回路装置を製造する際に、以下の工程を有することを
    特徴とする半導体集積回路装置の製造方法。 （ａ）第１の半導体基板の主面と第２の半導体基板の主
    面とを絶縁膜を介して貼り合わせることにより、前記第
    １の半導体基板と前記第２の半導体基板とを接合する工
    程。 （ｂ）前記第２の半導体基板の裏面を所定量除去するこ
    とにより半導体層を形成する工程。 （ｃ）前記半導体層上にイオン打ち込み用のマスクパタ
    ーンを形成した後、前記半導体層の下層の前記第１の半
    導体基板の上部に所定の不純物イオンを打ち込み、前記
    第１の半導体基板の上部に下部電極となる半導体領域を
    形成する工程。 （ｄ）前記半導体層に対して選択酸化処理を施すことに
    より、前記半導体層の素子分離領域に素子分離絶縁膜を
    形成する工程。 （ｅ）前記半導体層の素子形成領域にＭＩＳ・ＦＥＴを
    形成する工程。
  20. 【請求項２０】 請求項５、６または７記載の半導体集
    積回路装置を製造する際に、以下の工程を有することを
    特徴とする半導体集積回路装置の製造方法。 （ａ）第３の半導体基板に対して選択酸化処理を施すこ
    とにより、前記第３の半導体基板の主面において素子分
    離領域に素子分離絶縁膜を形成する工程。 （ｂ）前記第３の半導体基板の主面上に所定の導電形の
    導体パターンを形成した後、所定の絶縁膜を堆積する工
    程。 （ｃ）前記所定の絶縁膜と第４の半導体基板とを貼り合
    わせることにより、前記第３の半導体基板と前記第４の
    半導体基板とを接合する工程。 （ｄ）前記第３の半導体基板の裏面を、前記素子分離絶
    縁膜が露出するまで除去することにより半導体層を形成
    する工程。 （ｅ）前記半導体層にＭＩＳ・ＦＥＴを形成する工程。
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