JP3892424B2

JP3892424B2 - 強誘電体容量素子の製造方法

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Publication number: JP3892424B2
Application number: JP2003278703A
Authority: JP
Inventors: 巧三河; 勇治十代; 知恵久都内
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-07-24
Filing date: 2003-07-24
Publication date: 2007-03-14
Anticipated expiration: 2023-07-24
Also published as: JP2005045081A

Description

本発明は、強誘電体容量素子の製造方法に関し、特に強誘電体膜を結晶化させる焼結方法に関するものである。

従来の強誘電体容量素子について、3つの従来例について図面を参照しながら説明する。

図５は第1の従来例の製造方法を示す断面図である（例えば、特許文献１参照）。

図５（ａ）は、コンタクトプラグ5を含む半導体基板1上に下部電極となる第１の導電膜2A（例えば、Ptと酸素バリア層IrOxなどの積層構造）、強誘電体膜3A、上部電極となる第２の導電膜4A（例えば、Pt膜）を形成した様子を示している。次に図5（ｂ）に示すように、酸素雰囲気中でアニールし、強誘電体膜を結晶化させてペロブスカイト結晶構造を形成する（図示3B）。次に図5（ｃ）に示すように、レジストパターンをマスクとしてドライエッチングにより、第2の導電膜4A、強誘電体膜3B、第１の導電膜2Aをパターニングし、上部電極4、強誘電体膜3、下部電極2を順次形成する。最後に図5（ｄ）に示すように、強誘電体キャパシタを被覆するキャパシタ層間絶縁膜6を形成する。

この製造方法では、強誘電体のペロブスカイト結晶が下部電極２と上部電極４の両面から結晶成長し、良好な特性を得ることができる強誘電体容量素子を実現している。

また、図6は第2の従来例の製造方法を示す断面図である（例えば、特許文献１参照）。

図6（ａ）は、コンタクトプラグ5を含む半導体基板1上に下部電極となる第１の導電膜2A（例えば、Ptと酸素バリア層IrOxなどの積層構造）、強誘電体膜3A、上部電極となる第２の導電膜4A（例えば、Pt膜）を形成した様子を示している。次に図6（ｂ）に示すように、レジストパターンをマスクとしてドライエッチングにより、第2の導電膜4A、強誘電体膜3A、第1の導電膜2Aをパターニングし、上部電極4、強誘電体膜3C、下部電極2を順次形成する。次に図6（ｃ）に示すように、酸素雰囲気中でアニールし、強誘電体膜を結晶化させてペロブスカイト結晶構造を形成する（図示3）。最後に図6（ｄ）に示すように、強誘電体キャパシタを被覆するキャパシタ層間絶縁膜6を形成する。

この製造方法では、たとえ回復アニールを行っても電極や強誘電体膜３Ｃをドライエッチした時のプラズマダメージを十分回復することができなかった第１の従来例の問題を解決することができ、良好な特性を得ることができる強誘電体容量素子を実現している。

また図7は第3の従来例の製造方法を示す断面図である。

図7（ａ）は、後に下部電極とトランジスタの拡散層を接続するコンタクトプラグ5(例えばWプラグ)が形成された半導体基板1上に第１の導電膜2A（例えばPtと酸素バリア層IrOxなどの積層構造）、強誘電体膜3A、更に第２の導電膜4A（例えばPt）が形成された様子を示している。次に図7（ｂ）に示すように、第2の導電膜4A、強誘電体膜3A、第１の導電膜2Aを順次パターニングし、上部電極4、強誘電体膜3C、下部電極2を形成する。次に図7（ｃ）に示すように、全体を被覆してキャパシタ層間絶縁膜6を形成する。次に図７（ｄ）に示すように、強誘電体膜3Cをアニールし、ペロブスカイト結晶構造を持つ強誘電体膜3を形成する。次に図7（e）に示すように、水分を防止する水分侵入防止膜７を全面に形成する。

この製造方法では、以上の一連の工程により、強誘電体膜への大気中の水分の影響を受けず、かつキャパシタ層間膜の成膜ダメージを受けない良好な特性をもつ強誘電体容量素子を実現している。
特開平１１−２９７９４６（第４頁、図１）

しかしながら、従来の強誘電体容量素子の製造方法では、半導体基板上に、下部電極、強誘電体膜、上部電極を順次パターニングして形成するが、いずれかの工程途中にアニール工程を適宜設け、強誘電体を結晶化させる必要があった。この場合、工程数が増加することに加えて、アニール工程を設けたことによる副作用を抑制するためのアニール条件の最適化が非常に困難であった。

例えば、第１の従来例では、上部電極となる第２の導電膜４Ａを成膜した後に強誘電体を結晶化させることで、上部電極のPtにストレスマイグレーションによるヒロックが発生するという課題があった。

また、第２の従来例では、上部電極をパターニングしてから結晶化アニールを行っているために、ヒロックの抑制はある程度可能になったが、反対にPtが収縮することにより上部電極の膜中にボイドの発生や上部電極の収縮による、容量を規定する電極有効面積を減少させる課題が発生した。更には一部の上部電極が剥離し、歩留を低下させるという課題もあった。

以上第１および第２の従来例はともに、上部電極の薄膜化および容量を規定する電極サイズの微細化がすすむにつれ、上部電極膜中に占めるヒロックやボイドによる欠損の割合が半導体基板に垂直方向および平行方向ともに大きくなり、有効電極面積の実質的な減少に伴う分極量の減少、強誘電体容量素子のビット不良、あるいは上部電極へコンタクトを形成した際の密着部の面積の減少、形状異常によるコンタクト不良の引き起こし、という形で顕在化した。

また、第３の従来例では、キャパシタ層間膜および強誘電体膜を大気中に放置した場合に、放置時間に依存して大気中の水分が間接あるいは直接的に強誘電体膜中に侵入して、分極量やインプリント特性に見られるように強誘電体特性が劣化するという課題に対して、直後に水分侵入防止膜７を形成するという手段であるが、原理的に放置時間を０にするというのは量産の場では非常に困難であり、設備異常に伴う長期停滞や、あるいは例え短時間であっても処理待ち時間の差によって、ロットへの影響が異なる点は好ましくなかった。

さらに、最近では強誘電体キャパシタの水素による特性劣化を防止するために、強誘電体キャパシタの上部に水素バリア膜を配することが一般的であるが、以上の従来例に共通して、強誘電体膜の結晶化を行ってから、水素バリア膜が配置されるまでの間の工程における水素劣化については、原理的に劣化なしにすることは困難であった。

本発明の目的は、こうした点に鑑みて、強誘電体特性の劣化を防止できる強誘電体容量素子の製造方法を提供することにある。

上記課題を解決するために、本発明の強誘電体容量素子の製造方法は、半導体基板上に下層より順に下部電極、強誘電体膜および上部電極を形成する工程を含む強誘電体容量素子の製造方法であって、前記強誘電体膜は、前記上部電極の成膜と同時に、前記上部電極の成膜温度を利用して結晶化することを特徴する。

これによりアニール工程を別途設ける必要がなくなり、工程数を削減できるとともにそれに伴う副作用を防止することができる。

また、本発明の上記強誘電体容量素子の製造方法において、強誘電体膜の結晶化に利用する膜が上部電極の成膜であることが好ましい。

これにより上部電極のヒロックの発生を防止し、あるいは上部電極膜中ボイドなどによる有効電極面積の減少を防止することができる。

本発明の別の強誘電体容量素子の製造方法は、半導体基板上に下層より順に下部電極、強誘電体膜および上部電極を形成する工程を含む強誘電体容量素子の製造方法であって、前記強誘電体膜は、前記強誘電体容量素子の上部に配置される水素バリア膜の成膜と同時に、前記水素バリア膜の成膜温度を利用して結晶化することを特徴する。
この製造方法によれば、結晶化されると同時に水素バリアで遮蔽されるので、水分や水素による劣化を原理的に完全に防止することができる。
本発明の別の強誘電体容量素子の製造方法は、半導体基板上に下層より順に下部電極、強誘電体膜および上部電極を形成する工程を含む強誘電体容量素子の製造方法であって、前記強誘電体膜は、前記強誘電体膜の形成以降に形成される膜の成膜と同時に、該膜の成膜温度を利用して結晶化するものであり、前記強誘電体膜の結晶化に利用する膜の成膜時に、前記強誘電体膜の結晶化を促進させるエネルギーが含まれていることを特徴する。
これは例えばプラズマ状態の成膜を利用し、結晶化を促進させることができ、実質的に低温あるいは低熱バジェットで強誘電体膜の結晶化を実現することができる。
本発明の上記強誘電体容量素子の製造方法において、前記上部電極が貴金属からなることが好ましい。

この製造方法によれば、強誘電体材料とは分極量の発現の観点から相性が良いが、他方ストレスマイグレーションによるヒロックやボイドを発生しやすかった貴金属材料を上部電極として使用することができる。

本発明の上記強誘電体容量素子の製造方法において、上部電極の膜厚が200nm以下であることが好ましい。

この製造方法によれば、ストレスマイグレーションによるヒロックやボイドが発生し、それが電極有効面積を実質的に減少しやすく、コンタクト不良となりやすい薄膜の上部電極をその心配なく使用することができ、半導体基板に垂直方向の微細化を実現することができる。

本発明の上記強誘電体容量素子の製造方法において、強誘電体容量素子の容量を規定する電極の面積が1.6μm²以下であることが好ましい。

この製造方法によれば、ストレスマイグレーションによるヒロックやボイドが発生し、それが電極有効面積を実質的に減少させてビット不良、あるいは相対的にコンタクト不良となりやすい電極の大きさにおいても、その心配なく使用することができ、半導体基板の横方向の微細化を実現することができる。

本発明の上記強誘電体容量素子の製造方法において、強誘電体膜の形成方法がゾルゲル法もしくはMOD法であることが好ましい。

この製造方法によれば、強誘電体が結晶成長する際の上部電極へのストレス寄与が大きいゾルゲル法およびMOD法をその心配なく使用することができ、安定して面内の組成及び膜厚均一性が良好な強誘電体膜を得ることができる。

本発明の上記強誘電体容量素子の製造方法において、強誘電体膜の結晶化に利用する膜の成膜温度が450〜800℃であることが好ましい。

この温度範囲では、種々の強誘電体材料につき、強誘電体膜の結晶化を安定に形成することができる。

本発明の上記強誘電体容量素子の製造方法において、強誘電体膜の結晶化に利用する膜の成膜時に、少なくとも酸素原子が含まれていることが好ましい。

これにより結晶化に必要な酸素を十分補給し、強誘電体膜の結晶化を促進させることができる。

本発明の上記強誘電体容量素子の製造方法において、前記強誘電体膜の結晶化を促進させるエネルギーは、プラズマ状態となった原子のエネルギー、光エネルギーおよびレーザーエネルギーのうちのいずれかである。

以上のように、本発明の強誘電体容量素子の製造方法により、アニール工程を設けることによる工程数の増加及びその副作用を原理的に防止し、更には用途に応じて、ヒロックおよびボイドの抑制、水分や水素の侵入による特性劣化を防止し、良好な特性をもつ強誘電体容量素子を実現できる。

以上説明したように、本発明の強誘電体容量素子の製造方法は、強誘電体膜の結晶化工程に上部成膜の成膜温度を利用することにより、アニール工程を設ける必要なく工程数の削減できる。また従来アニール工程を設けることにより生じたヒロックやボイドの発生などの副作用を原理的に防止する。更には水素バリア膜成膜時の成膜温度を結晶化に利用することで、水分や水素の侵入による特性劣化を防止し、良好な特性をもつ強誘電体容量素子を実現できる。

本発明の実施の形態について、図面を参照しながら説明する。

（第１の実施形態）
本発明の第１の実施形態に係る強誘電体容量素子の製造方法を、図1を参照しながら説明する。

図1（ａ）に示すように、後に下部電極とトランジスタの拡散層を接続するコンタクトプラグ5、例えばWプラグが形成された半導体基板1上に第１の導電膜2A（例えば酸素バリア膜とPt膜を積層で50〜300nm）、および強誘電体膜3A（例えばBLT膜を50〜200nm）を形成する。ここでは第１の導電膜2Aはウエハ全面に形成されているが、パターニングされていてもかまわない。ここでの強誘電体膜3Aは結晶化温度以上で処理されておらず、ペロブスカイト結晶となっていない。具体的にはBLT膜であれば500℃以下で膜中の有機成分を除去した程度である。

次に図1（ｂ）に示すように第２の導電膜4A（例えばPt100nm）を成膜温度600℃のスパッタ法で成膜する。この時の成膜温度により、強誘電体膜は結晶化される（図示3B）。また従来例によれば、スパッタ後アニールあるいは上部電極パターニング後ではそれぞれヒロックや上部電極中のボイドや剥離が発生したが、本方法によると原理的に発生しない。

図1（ｃ）に示すように、第2の導電膜4A、強誘電体膜3B、第１の導電膜2Aを順次パターニングし、上部電極4、強誘電体膜3、および下部電極2を形成する。図面では強誘電体膜３と下部電極２を同時にパターニングした構造となっているが、全てを別々にパターニングしても、同時にパターニングしてもかまわない。

最後に図1（ｄ）に示すように、全体を被覆してキャパシタ層間絶縁膜6（例えば、SiO2膜を50〜500nm）を形成する。

以上の一連の工程により、アニール工程を新たに設けることによる工程数の増加をさせることなく、またヒロックやボイドを発生させることなく、良好な特性をもつ強誘電体容量素子を実現している。

上述の実施形態では、強誘電体膜にBLT膜を、上部電極の成膜に高温スパッタ法を用いたが、それに限定されるものではない。

また、強誘電体膜の結晶化温度としては、SBT系：650〜800℃（成膜方法はゾルゲル法・MOD法・MOCVD法）、PZT系：450〜700℃（成膜方法はスパッタ法・ゾルゲル法・MOD法・MOCVD法）、BLT系：450〜700℃（成膜方法はゾルゲル法・MOD法・MOCVD法）が挙げられる。

比較的高温の成膜温度を有する上部電極の成膜方法としては、スパッタ法：200〜600℃（Pt、Irなど）、メタルCVD法：300〜650℃（Pt、TiN、TaN）、LPCVD法：600〜800℃（Ta系）が挙げられる。

以上を組み合わせて、用途に応じて実施することが可能である。

（第２の実施形態）
本発明の第２の実施形態に係る強誘電体容量素子の製造方法では、先の第１の実施形態において、上部電極に貴金属を使用したものである。

貴金属としてはPt、Ir、Au、Laなどが挙げられるが、とりわけ強誘電体膜の分極量発現の観点からPt、Irが好んで用いられる。これらの材料は延性が高く、とりわけ不純物の添加あるいは含有が少ない金属は熱処理によりストレスマイグレーションが発生しやすい。例えば、Ptでは450℃以上のアニールよりヒロックが発生することが知られているが、本発明によれば、成膜温度時を利用して結晶化を行うので、原理的に熱処理によるストレスマイグレーションの発生を防止することができる。

すなわち、本実施形態の製造方法を使用すれば、上述の課題を発生させることなく、強誘電体の分極量発現の観点から相性が良い貴金属材料を上部電極として使用することができる。

（第３の実施形態）
本発明の第３の実施形態に係る強誘電体容量素子の製造方法では、先の第１の実施形態において、上部電極の膜厚を200nm以下に限定したものである。

図２に従来例での製造方法を実施した際の、ボイドの発生数を縦軸に、横軸に上部電極Ptの膜厚をとったグラフを示す。データは512bitの強誘電体容量素子を十字検査にて32チップ観測した場合であり、観測総数は16384である。またボイドの発生数はウエハ上面から観測されたもののみをカウントしているので、上部電極を貫通して形成されたボイドのみカウントとなり、内包されたボイドはカウントしていない。

図から分かるように、従来例での製造方法では、Pt200nm以下から極端にボイドの発生数が増加している。反対にPt膜厚250nm以上では上部電極を貫通するボイドは発生していない。これより膜厚を貫通するボイドについては少なくともPt200nm以下の場合必ず発生していることがわかる。したがって、半導体基板の垂直方向の微細化、即ち上部電極の薄膜化を考えた場合、本実施形態は上部電極の膜厚を200nm以下に限定した際により有効であると推定される。

（第４の実施形態）
本発明の第４の実施形態に係る強誘電体容量素子の製造方法では、先の第１の実施形態において、有効となる容量を規定する電極の大きさを1.6μm²以下に限定したものである。

図２に従来例での製造方法を実施した際の、ボイドの発生数を示したが、その内抜き取り25個についてのボイドの大きさ（長辺方向寸法）について調べた結果の分布を図３に示す。

この結果では、長辺方向が400nm以上を超えるようなものはなかった。この図よりボイドの電極への投影面積は最大で0.4μm×0.4μm=0.16μm²を超えない範囲と推定できる。この面積が電極有効面積の10％となる電極面積は1.6μm²である。即ち、従来例での製造方法によれば、微細化がすすみ容量規定となる電極有効面積が1.6μm²以下となった場合には、その電極有効面積の10％に相当するボイドが発生するビットが存在し、十分な分極量が得られない理由から不良ビットとなる可能性がある。

即ち、容量規定となる電極面積が1.6μm²以下に限定した際に、本実施形態はより有効であることがいえる。なお、本実施形態は上部電極を容量規定したものであるが、下部電極を容量規定としたものであっても構わない。

（第５の実施形態）
本発明の第５の実施形態に係る強誘電体容量素子の製造方法では、先の第１の実施形態において、強誘電体膜の成膜方法をゾルゲル法もしくはMOD法としたものである。

これらの製造方法は、いずれも溶液をスピン塗布後、100〜300℃の低温で主に有機成分を除去し、更に500〜800℃の高温で強誘電体を結晶成長させる。即ち有機成分除去あるいは結晶成長する際の上部電極へのストレス寄与が大きいことが特徴である。しかし、本発明であれば、この問題が発生しないため、これらの製造方法を使用することができ、安定して面内の組成及び膜厚均一性が良好な強誘電体膜を得ることができる。

（第６の実施形態）
本発明の第６の実施形態に係る強誘電体容量素子の製造方法を、図4を参照しながら説明する。図4は第2の実施形態の製造方法を示す断面図である。

図4（ａ）に示すように、後に下部電極とトランジスタの拡散層を接続するコンタクトプラグ5、例えばWプラグが形成された半導体基板1上に第１の導電膜2A（例えば酸素バリア膜とPt膜を積層で50〜300nm）、強誘電体膜3A（例えばSBTやPZT膜を50〜300nm）、更に第２の導電膜4A（例えばPt50〜200nm）を形成する。ここでは第１の導電膜2Aはウエハ全面に形成されているが、パターニングされていてもかまわない。ここでの強誘電体膜2Aは結晶化温度以上で処理されておらず、ペロブスカイト結晶となっていない。具体的にはSBT膜であれば700℃以下、PZT膜であれば600℃以下のアニールでしか処理されておらず、膜中の有機成分を除去した程度である。

次に図4（ｂ）に示すように、第2の導電膜4A、強誘電体膜3A、第１の導電膜2Aを順次パターニングし、上部電極4、強誘電体膜3C、下部電極2を形成する。

図4（ｃ）に示すように、全体を被覆してキャパシタ層間絶縁膜6（例えば、SiO₂膜を50〜500nm）を形成する。

次に図4（ｄ）に示すように、水分の拡散を防止し、かつ水素を遮断する水分侵入防止も兼ねる水素バリア膜８の例えばSiNを800℃の枚葉LPCVD法で全面に形成する。

この時の成膜温度により、強誘電体膜は結晶化され（図示３）、強誘電体膜への大気中の水分の影響を受けず、かつ結晶化以降の製造工程での原理的に水素による劣化のない良好な特性をもつ強誘電体容量素子を実現している。

（第７の実施形態）
本発明の第７の実施形態に係る強誘電体容量素子の製造方法では、第１および第2の実施形態において、強誘電体膜の結晶化温度を450〜800℃に限定したものである。

上述したように、低温側ではPZT膜のように450℃で結晶化した例が報告されており、高温側ではSBT膜のように800℃で結晶化することが知られていることより、この温度範囲で、本発明が有効であることがわかる。

（第８の実施形態）
本発明の第８の実施形態に係る強誘電体容量素子の製造方法では、例えば第１の実施形態において、結晶化を兼ねる成膜を行う際に、酸素原子を成膜雰囲気中に含ませることを特徴としたものである。

通常では、上部電極のPtスパッタ時にArのみで処理を行うが、本実施形態ではAr、O₂の混合ガスで処理している。

強誘電体膜は一般的に酸化物であることから、意図的に雰囲気中に酸素原子を投入することにより、酸素欠損のない強誘電体膜をより確実に形成することができる。これは、酸素原子が一部に含まれていればよく、ラディカルの酸素原子、酸素分子、オゾンなどいずれも酸化作用があるのでその形態には拘束されない。

（第９の実施形態）
本発明の第９の実施形態に係る強誘電体容量素子の製造方法では、強誘電体膜の結晶化に利用する成膜時に結晶化を促進させる要因が含まれていることを特徴としたものである。

即ち、結晶化を促進させる要因としては、結晶化に必要なエネルギーとして、成膜温度の熱エネルギーに加え、強誘電体膜に付与されるエネルギー源がある。

具体的には、プラズマCVD法に見られるプラズマ状態となった原子のエネルギー、光CVDやUV照射に見られる光エネルギー、レーザーなどのエネルギーが挙げられ、これらは、その結晶化への寄与分に対応して、実質的な結晶化温度の低温化を達成でき、例えばプラグコンタクトの歩留を向上させ、より製造工程の安定をはかることが可能である。

本発明の強誘電体容量素子の製造方法は、強誘電体膜の結晶化工程に上部成膜の成膜温度を利用することにより、アニール工程を設ける必要なく工程数の削減でき、また従来アニール工程を設けることにより生じたヒロックやボイドの発生などの副作用を原理的に防止するという効果を有し、強誘電体容量素子の製造方法、特に強誘電体膜を結晶化させる焼結方法として有用である。

本発明の第1の実施形態の製造工程を示す断面図である。上部電極膜厚とボイド発生数との関係を示す図である。ボイドの長辺方向寸法の分布を示す図である。本発明の第6の実施形態の製造工程を示す断面図である。第1の従来例の製造工程を示す断面図である。第2の従来例の製造工程を示す断面図である。第3の従来例の製造工程を示す断面図である。

符号の説明

1 半導体基板
2Ａ第１の導電膜
2 下部電極
3A 結晶化前かつパターニング前の強誘電体膜
3B 結晶化後かつパターニング前の強誘電体膜
3C 結晶化前かつパターニング後の強誘電体膜
3 結晶化後かつパターニング後の強誘電体膜
4A 第２の導電膜
4 上部電極
5 コンタクトプラグ
6 キャパシタ層間絶縁膜
７水分侵入防止膜
８水素バリア膜

Claims

半導体基板上に下層より順に下部電極、強誘電体膜および上部電極を形成する工程を含む強誘電体容量素子の製造方法であって、
前記強誘電体膜は、前記上部電極の成膜と同時に、前記上部電極の成膜温度を利用して結晶化することを特徴する強誘電体容量素子の製造方法。
半導体基板上に下層より順に下部電極、強誘電体膜および上部電極を形成する工程を含む強誘電体容量素子の製造方法であって、
前記強誘電体膜は、前記強誘電体容量素子の上部に配置される水素バリア膜の成膜と同時に、前記水素バリア膜の成膜温度を利用して結晶化することを特徴する強誘電体容量素子の製造方法。
前記上部電極が貴金属からなる請求項１又は２に記載の強誘電体容量素子の製造方法。
前記上部電極の膜厚が２００ｎｍ以下である請求項１又は２に記載の強誘電体容量素子の製造方法。
前記強誘電体容量素子の容量を規定する電極の面積が１．６μｍ^２以下である請求項１又は２に記載の強誘電体容量素子の製造方法。
前記強誘電体膜の形成方法がゾルゲル法もしくはＭＯＤ法である請求項１又は２に記載の強誘電体容量素子の製造方法。
前記強誘電体膜の結晶化に利用する膜の成膜温度が４５０〜８００℃である請求項１又は２に記載の強誘電体容量素子の製造方法。
前記強誘電体膜の結晶化に利用する膜の成膜時に、少なくとも酸素原子が含まれている請求項１又は２に記載の強誘電体容量素子の製造方法。