JP4331442B2 - 強誘電体キャパシタ及びその製造方法並びに強誘電体メモリ - Google Patents

強誘電体キャパシタ及びその製造方法並びに強誘電体メモリ Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、MOCVD法により形成した複合酸化物の結晶薄膜を有する強誘電体キャパシタ及びその製造方法、並びに、該強誘電体キャパシタを有する強誘電体メモリに関する。
【0002】
【従来の技術】
強誘電体キャパシタの構造は、プレーナー型が一般的であるが、該強誘電体キャパシタの集積度が高まるにつれてスタック型に移行しつつある。該強誘電体キャパシタにおける強誘電体膜については、立体キャパシタ構造を実現可能にする観点から、ステップカバレッジが良好であることと、強誘電体キャパシタを微細化しても高い強誘電性を得る観点から、高密度な結晶であることとが必須となる。このため、従来より、前記強誘電体膜は、ゾル・ゲル法やスパッタ法ではなく、MOCVD法により形成されてきた。具体的には、Pt、Ir等の貴金属やIrOx等の導電性酸化物による下部電極上に、MOCVD法によりPZTによる強誘電体膜を形成し、該強誘電体膜上に上部電極を形成していた。
【0003】
しかし、この場合、前記強誘電体膜をMOCVD法によりPZTにより形成する場合、PZTによる強誘電体膜中のPbと下部電極材であるPtとが反応してPtPbが形成され、表面荒れが引き起こされるため、Ptを下部電極材として使用することができない、また、下部電極材であるIrOx等の導電性酸化物がPZT成膜時に還元されるため、該導電性酸化物も下部電極材として使用することができないという問題がある。
【0004】
このため、近時、MOCVD法によりPZTによる強誘電体膜の成膜の際には、下部電極材としてIrが使用されるようになってきており、該Irによる下部電極上に、原料となる有機金属と酸化性ガスと混合して、400〜700℃に加熱したウエハに吹き付けることにより、該有機金属を熱分解させて該Ir上にPZTによる強誘電体膜を成膜している。そして、前記PZTによる強誘電体膜を形成した後、IrOによる上部電極の成膜を行うことにより、強誘電体キャパシタを製造している。
しかしながら、このようにして得られる強誘電体キャパシタは、疲労特性、インプリント特性に劣るという問題があった。このため、この問題を解消した高品質な強誘電体キャパシタ及びその効率的な製造方法の開発が望まれている。
【0005】
【発明が解決しようとする課題】
本発明は、従来における前記問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、疲労特性、インプリント特性等に優れた高品質な強誘電体キャパシタ及びその効率的な製造方法、該強誘電体キャパシタを有してなる高品質な強誘電体メモリを提供することを目的とする。
【0006】
【課題を解決するための手段】
前記課題を解決するために本発明者らが鋭意検討を行った結果、以下の知見を得た。即ち、MOCVD法によるPZTによる強誘電体膜の成膜においては、原料としてPb(DPM)2,Zr(DPM)4,Ti(iPro)2(DPM)2が用いられている。理想的なMOCVD法においては、これらの原料における金属−プリカーサ間の結合が下部電極(基板表面)近傍で分離し、金属部分だけが強誘電体膜中にとりこまれていく。しかし、現実には、炭素や水素を多く含むプリカーサ部分も強誘電体膜中にとりこまれる場合があり、これにより該強誘電体膜中の不純物濃度が高くなる。該強誘電体膜中に不純物が多い場合には、該強誘電体膜を有する強誘電体メモリに対し、書き換えを繰返し行った際の疲労特性や、長時間データを保持した際のインプリント特性が劣化してしまう。例えば、SIMS(二次電子分光法)による測定では、水素濃度が5×1021atoms/cm、炭素濃度が2×1019atoms/cmという結果であり、このときの繰り返し反転させた際の疲労特性は1×10回の反転回数から強誘電体特性の劣化(電荷量の減少)が起こる。該強誘電体膜中における炭素濃度、水素濃度が高い場合には、強誘電体キャパシタに求められる十分な性能が得られない、という知見である。
【0007】
本発明の強誘電体キャパシタは、下部電極と、Pb(Zr,Ti1−x)O(但し、0<x≦1)で形成される強誘電体と、上部電極とを有してなり、該強誘電体が、MOCVD法により580℃にて成膜された後、該成膜の温度よりも60℃〜80℃高温での減圧RTA(Rapid thermal anneal)による熱処理がされて得られ、該強誘電体における、炭素濃度が5×1018cm−3以下であり、水素濃度が3×1021cm−3以下であることを特徴とする。該強誘電体キャパシタにおいては、該強誘電体膜中に取り込まれた炭素量が低いため、疲労特性、インプリント特性に優れる。
本発明の強誘電体メモリは、本発明の強誘電体キャパシタを有することを特徴とする。該強誘電体メモリにおいては、該強誘電体膜中に取り込まれた炭素量及び水素量が低いため、疲労特性、インプリント特性に優れる。
本発明の強誘電体キャパシタの製造方法は、下部電極上に、Pb(Zr,Ti1−x)O(但し、0<x≦1)で形成される強誘電体の成膜をMOCVD法により580℃にて行った後、該強誘電体に対し、該強誘電体の成膜温度よりも60℃〜80℃高温での減圧RTA(Rapid thermal anneal)による熱処理を行うことにより、該強誘電体における、炭素濃度を5×1018cm−3以下、水素濃度を3×1021cm−3以下とし、該強誘電体上に上部電極を形成することを特徴とする。該強誘電体キャパシタの製造方法においては、前記強誘電体の成膜後に、成膜温度より高温で熱処理を行うことにより、該強誘電体膜中に取り込まれた炭素や水素が気層中に放出される。その結果、該強誘電体膜中の炭素や水素の存在量が低減され、該強誘電体キャパシタの疲労特性、インプリント特性が向上する。
【0008】
【発明の実施の形態】
本発明の強誘電体キャパシタは、下部電極と、Pb(Zr,Ti1−x)O(但し、0<x≦1)で形成される強誘電体と、上部電極とを有してなり、該強誘電体が、MOCVD法により580℃にて成膜された後、該成膜の温度よりも60℃〜80℃高温での減圧RTA(Rapid thermal anneal)による熱処理がされて得られ、該強誘電体における、炭素濃度が5×1018cm−3以下であり、水素濃度が3×1021cm−3以下である。本発明の強誘電体キャパシタは、本発明の強誘電体キャパシタの製造方法により好適に製造することができる。
以下、本発明の強誘電体キャパシタの製造方法の説明を通じて、本発明の強誘電体キャパシタの内容をも明らかにする。
【0009】
本発明の強誘電体キャパシタの製造方法は、下部電極上に、Pb(Zr,Ti1−x)O(但し、0<x≦1)で形成される強誘電体の成膜をMOCVD法により580℃にて行った後、該強誘電体に対し、該強誘電体の成膜温度よりも60℃〜80℃高温での減圧RTA(Rapid thermal anneal)による熱処理を行うことにより、該強誘電体における、炭素濃度を5×1018cm−3以下、水素濃度を3×1021cm−3以下とし、該強誘電体上に上部電極を形成する。
【0010】
前記下部電極としては、Irを含むものであれば特に制限はなく、目的に応じて適宜選択することができ、例えば、Irによる単層構造であってもよいし、Ti、Si等の基板乃至層上にIrによる層を積層してなる積層構造であってもよいが、前記強誘電体(例えばPZT)の配向性向上等の観点からは積層構造が好ましい。該積層構造の具体例としては、Ir/Ti(Ir150nm/Ti10nm)、などが挙げられる。
前記単層構造の場合の前記Irによる層の厚み又は前記積層構造における前記Irによる層の厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、10〜1000nm程度であり、50〜500nmが好ましい。
前記下部電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、スパッタリング法などが好適に挙げられる。
前記下部電極の形成条件としては、特に制限はなく、目的に応じて適宜選択することができる。
【0011】
前記強誘電体は、MOCVD法により前記下部電極上に成膜される。
前記強誘電体の組成としては、特に制限はなく、目的に応じて適宜選択することができるが、PZT;即ちPb(Zr,Ti1−x)O(但し、0<x≦1)が、他の組成(SBT;SrBiTaなど)に比し成膜温度が低く、バルクトランジスター形成工程における温度の観点からは好ましい。
【0012】
前記強誘電体の構造としては、特に制限はなく、目的に応じて適宜選択することができ、単層膜であってもよいし、積層膜であってもよい。
前記強誘電体の厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、10〜1000nm程度であり、50〜500nmが好ましい。
【0013】
前記MOCVD法により前記強誘電体による層を形成する際の原料ガス、反応条件等については、形成する該強誘電体の種類等により異なり一概に規定することができないが、前記強誘電体が前記PZTである場合には、前記原料ガスとして、Pb原料ガス、Zr原料ガス、Ti原料ガスが用いられる。
【0014】
前記Pb原料ガスとしては、例えば、Pb(DPM)などが挙げられる。前記Zr原料ガスとしては、例えば、Zr(dmhd)などが挙げられる。前記Ti原料ガスとしては、例えば、Ti(O−iPr)(DPM)などが挙げられる。
【0015】
前記Pb原料ガスの流量としては、0.01〜1.0ml/min程度であり、0.1〜0.5ml/minが好ましく、前記Zr原料ガスの流量としては、0.01〜1.0ml/min程度であり、0.1〜0.5ml/minが好ましく、前記Ti原料ガスの流量としては、0.01〜1.0ml/min程度であり、0.1〜0.5ml/minが好ましい。
【0016】
前記原料ガスにおける酸素分圧としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、1〜10Torr(133〜1333Pa)程度であり、3〜7Torr(399〜933Pa)が好ましい。
なお、前記原料ガスの調製方法としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、該原料ガスの材料物質をTHF等の溶剤に溶解させて溶液を調製した後、該溶液を気化する方法などが挙げられる。
前記気化は、公知の気化器を用いて行うことができる。
前記気化された後の前記原料ガスは、例えば、酸素ガスと混合されて所定の酸素ガス分圧に調整されてから、前記下部電極上にシャワーヘッド等を用いて吹き付けられる。これにより、前記強誘電体の成膜を行うことができる。
【0017】
前記反応条件としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、温度としては、形成する前記強誘電体の種類に応じて異なり一概に規定することができないが、PZTの場合には580〜620℃程度である。
【0018】
前記上部電極は、スパッタリング法などにより前記強誘電体上に形成される。
前記スパッタリング法等による前記強誘電体の形成条件としては、特に制限はなく、目的に応じて適宜選択することができる。
前記上部電極としては、Ir及びIr酸化物の少なくとも一方を含むものであれば特に制限はなく、目的に応じて適宜選択することができ、例えば、Ir及びIr酸化物の少なくとも一方による単層構造であってもよいし、SRO等の基板乃至層上にIr及びIr酸化物の少なくとも一方による層を積層してなる積層構造であってもよい。
なお、前記上部電極の材料としては、酸化イリジウムが好適に挙げられる。
前記単層構造の場合の前記Ir及びIr酸化物の少なくとも一方による層の厚み又は前記積層構造における前記Ir及びIr酸化物の少なくとも一方による層の厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、10〜1000nm程度であり、50〜500nmが好ましい。
【0019】
本発明においては、前記下部電極を形成し、該下部電極上に前記強誘電体を形成した後、該強誘電体に対し熱処理(第一の態様の熱処理)を行うこと、あるいは、前記下部電極を形成し、該下部電極上に前記強誘電体を形成し、該強誘電体上に前記上部電極を形成して強誘電体キャパシタを形成した後、該強誘電体キャパシタの全体に対し熱処理(第二の態様の熱処理)を行うこと、が必要である。
なお、前記第二の態様の熱処理を行う場合には、前記上部電極だけをエッチングした状態で該熱処理を行ってもよい。この場合、特に強誘電体キャパシタの面積が小さくなってくると面積に対する周辺長の効果が顕著になってくる点で期待される。
【0020】
前記熱処理の条件としては、例えば、減圧RTA(Rapid thermal anneal)、常圧RTA(Rapid thermal anneal)、などが好適に挙げられる。
【0021】
前記減圧RTA(Rapid thermal anneal)を行う場合には、前記強誘電体の成膜温度よりも、40〜100℃高温で行うのが好ましく、50〜90℃高温で行うのがより好ましく、60〜80℃高温で行うのが特に好ましい。
前記減圧RTA(Rapid thermal anneal)の条件としては、例えば、0.1〜10Torr(13.3〜1333Pa)の条件などが好適に挙げられる。
【0022】
前記常圧RTA(Rapid thermal anneal) を行う場合には、前記強誘電体の成膜温度よりも、70〜160℃高温で行うのが好ましく、80〜120℃高温で行うのがより好ましい。
【0023】
前記熱処理を行うことにより、前記強誘電体における炭素濃度を5×1018cm−3以下とすることができ、また、前記強誘電体における水素濃度を3×1021cm−3以下とすることができる。
なお、前記強誘電体における炭素濃度は、例えば、SIMS(二次電子分光法)により測定することができ、前記強誘電体における前記水素濃度は、例えば、SIMS(二次電子分光法)により測定することができる。
【0024】
以上により、本発明の強誘電体キャパシタが得られる。該強誘電体キャパシタの構造としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、プレーナー型、スタック型などのいずれであってもよく、前記スタック型の場合には平面型であってもよいし、立体型であってもよい。
【0025】
本発明の強誘電体キャパシタは、各種分野において好適に使用することができるが、以下の本発明の強誘電体メモリに特に好適に使用することができる。
【0026】
本発明の強誘電体メモリは、本発明の強誘電体キャパシタを有してなること以外は、特に制限はなく、公知の構成を有することができる。
前記強誘電体メモリの具体例としては、特に制限はなく、目的に応じて適宜選択することができるが、例えば、FRAMなどが挙げられる。
【0027】
ここで、本発明の強誘電体キャパシタを有するFRAM(強誘電体メモリ)について、その製造プロセスと共に説明する。
図1に示すように、まずトランジスタ部を作製した後、プラグコンタクト部を開口し、Ti、TiN、Wの順に積層し、W/TiN/TiのCMPを行い、プラグを形成する。
次に、図2に示すように、スパッタリング法によりIrによる下部電極の層を成膜した後、400〜700℃に加熱された該下部電極の層上に、MOCVD法によりPZTの層を形成させる。即ち、該PZTの層の形成には、有機金属と酸化性ガスとを混合したものを原料ガスとして用い、これを前記下部電極に吹き付けることにより、前記有機金属を熱分解させて前記下部電極の層上にPZTによる強誘電体の層を形成(積層)させる。ここで前記強誘電体に対し、前記第一の熱処理を行う。続いて、該強誘電体の層上にIrOxによる上部電極の層を形成(積層)させる。以上により、強誘電体キャパシタ(三層構造)を積層形成する。なお、前記第一の熱処理を行わなかった場合には、ここで前記強誘電体キャパシタに対し、前記第二の熱処理を行う。
【0028】
その後、図3に示すように、前記強誘電体キャパシタのエッチングを行い、平面構造のスタック型の強誘電体キャパシタを形成する。
次に、図4に示すように、該強誘電体キャパシタの表面に保護膜4(例えばPZT膜)を形成する。さらに、図5に示すように、保護膜4上に層間絶縁膜5を形成し、これをCMP工程にて平坦化する。そして、図6に示すように、層間絶縁膜5にプラグコンタクト部を開口させ、TiN/Ti層6、W層7の順に積層し、これらのCMPを行い、プラグを形成する。その後、図7に示すように、配線層を形成するため、TiN/Ti層8、Al層9(又はAl−Cu層)、Ti/TiN層10の順に成膜を行い、パターニング、エッチングを行う。その後、層間膜形成、CMP工程、プラグ部開口、プラグ形成、配線形成、配線パターニング、配線エッチングを順次繰り返すことにより、多層構造とする。
【0029】
以上により、前記強誘電体キャパシタを有してなる本発明の強誘電体メモリ(FRAM)が得られる。
本発明の強誘電体メモリは、各種半導体装置に特に好適に使用することができる。
【0030】
【実施例】
以下、本発明の実施例を説明するが、本発明は、これらの実施例に何ら限定されるものではない。
【0031】
(実施例1)
以下のようにして強誘電体メモリを作製した。
即ち、まずSiO膜を形成したSi基板上に、スパッタリング法によりIrによる下部電極を積層形成した。ここでのIrによる下部電極の厚みは150nmとした。
次に、該下部電極上に、MOCVD法によりPZTを成膜(積層形成)した。具体的には、該PZTの成膜温度は580℃であり、Pb原料としてPb(DPM)を0.32ml/min、Zr原料としてZr(dmhd)を0.2ml/min、Ti原料としてTi(O−iPr)(DPM)を0.2ml/min導入し、酸素分圧を5Torr(666Pa)とした。これらの原料は、テトラヒドロフラン(THF)にモル比3%の濃度で溶解させて溶液とし、該溶液を気化器まで輸送した。そして、該気化器の温度を260℃として前記溶液(THF及び前記原料)を気化させた後、酸素と混合して原料ガスとし、該原料ガスを前記下部電極上にシャワーヘッドを介して吹き付けた。PZTの成膜時間は420秒とした。得られたPZT膜の厚みは120nmであり、組成は、Pb/(Zr+Ti)=1.15、Zr・(Zr+Ti)=0.45であった。
【0032】
PZTの成膜後に、該PZTの膜に対して、650℃、酸素1Torr(133Pa)の減圧条件下で1分間の熱処理を行った。
なお、該熱処理の有無による該PZTの膜中の炭素量及び水素量をSIMS分析により比較したところ、図8(炭素濃度比較)及び図9(水素濃度比較)に示すような結果となった。
図8に示すように、PZTの膜中の残留炭素は、前記熱処理を行った場合には該熱処理を行わなかった場合に比べて5×1018atoms/cmと半分以下に減少していることがわかった。また、図9に示すように、PZTの膜中の残留水素は、前記熱処理を行った場合には該熱処理を行わなかった場合に比べ3×1021atoms/cmと半分以下となっていることがわかった。なお、プロファイルの形状からは、炭素原子は前記下部電極側と上部側との両側に拡散しているのに対し、水素原子は前記下部電極中には拡散しておらず、表面(上部側)に向かって濃度勾配が見られることが推測された。
【0033】
次に、前記PZTの層上に、反応性スパッタリングにより酸化イリジウムを厚みが200nm成膜(積層形成)した。以上により本発明の強誘電体キャパシタを形成した。更に、その後、強誘電体メモリの製造プロセスにおける一般工程(加工、層間膜、メタル配線等)を行うことにより、本発明の強誘電体メモリを製造した。
【0034】
前記強誘電体キャパシタの電気特性を評価した結果を図10に示した。図10のグラフにおける縦軸は、強誘電体キャパシタのスイッチング電荷量を示している。なお、図10には、前記熱処理を行わない従来法の場合、前記熱処理を各種温度条件等で行った場合について、それぞれまとめて示されている。
従来法(図10中「Ref」)で製造した強誘電体キャパシタの電気特性は、当初29μC/cmであった。一方、実施例1(図10中「650」)で形成した前記強誘電体キャパシタ、即ち前記熱処理(減圧RTA、650℃の条件)を行った強誘電体キャパシタの電気特性は、23μC/cmであった。
ところが、2.2×10回の繰り返し、書き換えを行った後で比較すると、従来法(図11中「従来法」)で製造した強誘電体キャパシタの標準スイッチング電荷量は、10%も減少しているのに対し、実施例1(図11中「LP−RTA650」)で形成した前記強誘電体キャパシタ、即ち前記熱処理(減圧RTA、650℃の条件)を行った強誘電体キャパシタの標準スイッチング電荷量は、僅かに1.7%減少しているに過ぎなかった(表1参照)。したがって、実施例1の強誘電体キャパシタは、従来法で製造した強誘電体キャパシタに比べて、疲労特性に優れていることがわかった。
【0035】
図11には、減圧条件下での熱処理と、得られる強誘電体キャパシタの電気特性との関係を評価した結果のみならず、常圧条件下での熱処理と、得られる強誘電体キャパシタの電気特性との関係を評価した結果も併せて示した。図11における「LP」は減圧を意味し、「650」等の数値は「650℃」等の温度を意味する。
図11に示す結果によれば、熱処理(減圧RTA、600℃の条件)を行った強誘電体キャパシタの場合には、十分な特性の改善が観られなかった。この理由は、PZTの膜の成膜温度が580℃と略同等の温度で熱処理を行った場合には、水素や炭素がPZTの膜中から十分に放出されなかったためであろうと推測された。また、熱処理(減圧RTA、700℃の条件)や熱処理(減圧RTA、750℃の条件)を行った強誘電体キャパシタの場合には、疲労特性の結果が悪くなる傾向が観られた。この理由は、これらの熱処理により、Pbの量が減少したための劣化現象であると推測された。なお、この劣化現象は、Pbの量を調整することにより観られなくなった。
また、図11に示す結果によれば、熱処理(常圧RTA)を行った強誘電体キャパシタの場合でも、熱処理(減圧RTA)を行った強誘電体キャパシタの場合と、同様の結果が得られることがわかった。なお、その際、疲労特性の改善が観られる温度条件は、減圧条件の場合よりもやや高温側にシフトする傾向が観られた。
【0036】
次に、図12に、従来法で製造した強誘電体キャパシタと、実施例1で製造した強誘電体キャパシタとのインプリント特性の比較を行った結果を示した。88時間後までのシフト量から出したインプリントレートが、従来法で製造した強誘電体キャパシタの場合には−26%と悪い結果であったのに対し、実施例1で製造した強誘電体キャパシタの場合には−4.4%と比較的良好な結果であり、インプリント特性に改善が観られた。
【0037】
以上より、実施例1で製造した強誘電体キャパシタ乃至該強誘電体キャパシタを有してなる強誘電体メモリの場合、即ちMOCVD法により強誘電体としてのPZTの成膜後に、所定の熱処理を行った場合には、該PZTの膜中の炭素量及び水素量を低減させることができ、その結果として、疲労特性及びインプリント特性に優れていることがわかった。
【0038】
(実施例2)
以下のようにして強誘電体メモリを作製した。
即ち、まずSiO膜を形成したSi基板上に、スパッタリング法によりIrによる下部電極を積層形成した。ここでのIrによる下部電極の厚みは150nmとした。
次に、該下部電極上に、MOCVD法によりPZTを成膜(積層形成)した。具体的には、該PZTの成膜温度は580〜620℃であり、Pb原料としてPb(METHD)を0.23ml/min、Zr原料としてZr(METHD)を0.4ml/min、Ti原料としてTi(MPD)(METHD)を0.17ml/min導入し、酸素分圧を2.5Torr(333Pa)とした。これらの原料は、エチルシクロヘキサンにモル比3%の濃度で溶解させて溶液とし、該溶液を気化器まで輸送した。そして、該気化器の温度を260℃として前記溶液(エチルシクロヘキサン及び前記原料)を気化させた後、酸素と混合して原料ガスとし、該原料ガスを前記下部電極上にシャワーヘッドを介して吹き付けた。PZTの成膜時間は580秒とした。得られたPZT膜の厚みは120nmであり、組成は、Pb/(Zr+Ti)=1.15、Zr・(Zr+Ti)=0.44であった。
【0039】
その後、前記PZTの層上に、反応性スパッタリングによりSRO(100nm)/IrOx(100nm)を成膜(積層形成)した。以上により本発明の強誘電体キャパシタを形成した。該強誘電体キャパシタに対しエッチングを行い、該強誘電体キャパシタに対して、700℃の条件下で1時間の熱処理を行った。更に、その後、強誘電体メモリの製造プロセスにおける一般工程(加工、層間膜、メタル配線等)を行うことにより、本発明の強誘電体メモリを製造した。
【0040】
実施例2で製造した強誘電体キャパシタについても実施例1で製造した強誘電体キャパシタと略同様の結果が得られた。実施例2で製造した強誘電体キャパシタ乃至該強誘電体キャパシタを有してなる強誘電体メモリの場合、即ちMOCVD法により強誘電体としてのPZTの成膜後に、所定の熱処理を行った場合には、該PZTの膜中の炭素量及び水素量を低減させることができ、その結果として、疲労特性及びインプリント特性に優れていることがわかった。
【0041】
【表1】
Figure 0004331442
表1は、強誘電体としてのPZTを成膜後に、各RTA温度による疲労特性(8Vで2.2×10回の書き換えを繰返した際の減極した%値)を示す。ただし(*)データは、7.2×10回のデータを意味する。
【0042】
ここで、本発明の好ましい態様を付記すると、以下の通りである。
(付記1) 下部電極と強誘電体と上部電極とを有してなり、該強誘電体が、MOCVD法により成膜され、炭素濃度が5×1018cm−3以下であることを特徴とする強誘電体キャパシタ。
(付記2) 下部電極がIrを含み、上部電極がIr及びIr酸化物の少なくとも一方を含む付記1に記載の強誘電体キャパシタ。
(付記3) 強誘電体における水素濃度が3×1021cm−3以下である付記1に記載の強誘電体キャパシタ。
(付記4) 強誘電体が、Pb(Zr,Ti1−x)O(但し、0<x≦1)及びPbTiOの少なくともいずれかで形成され、単層膜及び積層膜のいずれかである付記1から3のいずれかに記載の強誘電体キャパシタ。
(付記5) 付記1から4のいずれかに記載の強誘電体キャパシタを有することを特徴とする強誘電体メモリ。
(付記6) 下部電極上に強誘電体の成膜を行った後、該強誘電体に対し該成膜の温度以上の温度で熱処理を行うことにより、該強誘電体における炭素濃度を5×1018cm−3以下とし、該強誘電体上に上部電極を形成することを特徴とする強誘電体キャパシタの製造方法。
(付記7) 下部電極上に強誘電体の成膜を行い、該強誘電体上に上部電極を形成した後、これらを前記成膜の温度以上の温度で熱処理を行うことにより、該強誘電体における炭素濃度を5×1018cm−3以下とすることを特徴とする強誘電体キャパシタの製造方法。
(付記8) 熱処理が、強誘電体の成膜温度よりも40〜100℃高温で、減圧RTA(Rapid thermal anneal)により行われる付記6又は7に記載の強誘電体キャパシタの製造方法。
(付記9) 熱処理が、強誘電体の成膜温度よりも50〜90℃高温で、減圧RTA(Rapid thermal anneal)により行われる付記6又は7に記載の強誘電体キャパシタの製造方法。
(付記10) 熱処理が、強誘電体の成膜温度よりも60〜80℃高温で、減圧RTA(Rapid thermal anneal)により行われる付記6又は7記載の強誘電体キャパシタの製造方法。
(付記11) 減圧RTA(Rapid thermal anneal)が0.1〜10Torrで行われる付記8から10のいずれかに記載の強誘電体キャパシタの製造方法。
(付記12) 熱処理が、強誘電体の成膜温度よりも70〜160℃高温で、常圧RTA(Rapid thermal anneal)により行われる付記6又は7に記載の強誘電体キャパシタの製造方法。
(付記13) 熱処理が、強誘電体の成膜温度よりも80〜120℃高温で、常圧RTA(Rapid thermal anneal)により行われる付記6又は7に記載の強誘電体キャパシタの製造方法。
(付記14) 熱処理後の強誘電体における水素濃度が3×1021cm−3以下である付記6から13のいずれかに記載の強誘電体キャパシタの製造方法。
【0043】
【発明の効果】
本発明によると、従来における問題を解決することができ、疲労特性、インプリント特性等に優れた高品質な強誘電体キャパシタ及びその効率的な製造方法、該強誘電体キャパシタを有してなる高品質な強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図1】図1は、本発明の強誘電体メモリの製造プロセスを説明するための工程図であって、本発明の強誘電体キャパシタを形成する前の状態を示す概略説明図である。
【図2】図2は、本発明の強誘電体メモリの製造プロセスを説明するための工程図であって、本発明の強誘電体キャパシタを形成した後の状態を示す概略説明図である。
【図3】図3は、本発明の強誘電体メモリの製造プロセスを説明するための工程図であって、本発明の強誘電体キャパシタにエッチング処理を行った後の状態を示す概略説明図である。
【図4】図4は、本発明の強誘電体メモリの製造プロセスを説明するための工程図であって、本発明の強誘電体キャパシタの表面に保護膜を形成した後の状態を示す概略説明図である。
【図5】図5は、本発明の強誘電体メモリの製造プロセスを説明するための工程図であって、本発明の強誘電体キャパシタの表面に形成した保護膜上に層間絶縁膜を形成した後の状態を示す概略説明図である。
【図6】図6は、本発明の強誘電体メモリの製造プロセスを説明するための工程図であって、本発明の強誘電体キャパシタ上に形成した層間絶縁膜にプラグを形成した後の状態を示す概略説明図である。
【図7】図7は、本発明の強誘電体メモリの製造プロセスを説明するための工程図であって、本発明の強誘電体キャパシタ上に形成した層間絶縁膜にプラグを形成した後、更に配線を形成した状態を示す概略説明図である。
【図8】図8は、強誘電体としてのPZTの膜を形成した後における熱処理の有無によるPZTの膜中の炭素濃度を比較したグラフである。
【図9】図9は、強誘電体としてのPZTの膜を形成した後における熱処理の有無によるPZTの膜中の水素炭素濃度を比較したグラフである。
【図10】図10は、上部電極を形成した後におけるスイッチング電荷量と、熱処理条件とを比較したグラフである。
【図11】図11は、上部電極を形成した後における疲労特性(書き換え回数:1.8V,2.2×10回)と、熱処理条件とを比較したグラフである。
【図12】図12は、1.8V,88時間後におけるインプリント特性と、熱処理条件とを比較したグラフである。
【符号の説明】
1・・・下部電極
2・・・強誘電体
3・・・上部電極
4・・・保護膜
5・・・層間膜
6・・・TiN/Ti層
7・・・W層
8・・・TiN/Ti層
9・・・Al層
10・・Ti/TiN層

Claims (5)

  1. 下部電極と、Pb(Zr,Ti1−x)O(但し、0<x≦1)で形成される強誘電体と、上部電極とを有してなり、
    該強誘電体が、MOCVD法により580℃にて成膜された後、該成膜の温度よりも60℃〜80℃高温での減圧RTA(Rapid thermal anneal)による熱処理がされて得られ、
    該強誘電体における、炭素濃度が5×1018cm−3以下であり、水素濃度が3×1021cm−3以下であることを特徴とする強誘電体キャパシタ。
  2. 減圧RTA(Rapid thermal anneal)における減圧条件が、酸素1Torr(133Pa)である請求項1に記載の強誘電体キャパシタ。
  3. 請求項1から2のいずれかに記載の強誘電体キャパシタを有することを特徴とする強誘電体メモリ。
  4. 下部電極上に、Pb(Zr,Ti1−x)O(但し、0<x≦1)で形成される強誘電体の成膜をMOCVD法により580℃にて行った後、
    該強誘電体に対し、該強誘電体の成膜温度よりも60℃〜80℃高温での減圧RTA(Rapid thermal anneal)による熱処理を行うことにより、該強誘電体における、炭素濃度を5×1018cm−3以下、水素濃度を3×1021cm−3以下とし、
    該強誘電体上に上部電極を形成することを特徴とする強誘電体キャパシタの製造方法。
  5. 減圧RTA(Rapid thermal anneal)における減圧条件が、酸素1Torr(133Pa)である請求項4に記載の強誘電体キャパシタの製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3849783B2 (ja) * 2003-03-27 2006-11-22 セイコーエプソン株式会社 強誘電体層の製造方法
JP4376761B2 (ja) * 2004-11-24 2009-12-02 パナソニック株式会社 容量素子及び半導体記憶装置
JP4589092B2 (ja) * 2004-12-03 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4946214B2 (ja) 2006-06-30 2012-06-06 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5549798B2 (ja) * 2009-09-18 2014-07-16 セイコーエプソン株式会社 液体噴射ヘッド、液体噴射装置及び圧電素子
US9147689B1 (en) 2014-04-16 2015-09-29 Micron Technology, Inc. Methods of forming ferroelectric capacitors
US9876018B2 (en) 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
US20230329002A1 (en) * 2020-09-06 2023-10-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, capacitor, and manufacturing method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5431958A (en) 1992-03-09 1995-07-11 Sharp Kabushiki Kaisha Metalorganic chemical vapor deposition of ferroelectric thin films
WO1993021637A1 (en) 1992-04-13 1993-10-28 Ceram, Inc. Multilayer electrodes for ferroelectric devices
US5661115A (en) * 1994-11-08 1997-08-26 Micron Technology, Inc. Method of reducing carbon incorporation into films produced by chemical vapor deposition involving organic precursor compounds
KR100275726B1 (ko) * 1997-12-31 2000-12-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
KR100474589B1 (ko) * 1998-12-29 2005-06-21 주식회사 하이닉스반도체 캐패시터제조방법
JP2000232102A (ja) 1999-02-12 2000-08-22 Matsushita Electric Ind Co Ltd 誘電体膜の製造方法
KR100309077B1 (ko) * 1999-07-26 2001-11-01 윤종용 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법
JP2001284549A (ja) 2000-03-24 2001-10-12 Samsung Electronics Co Ltd 強誘電性キャパシタの製造方法
JP2002134396A (ja) * 2000-10-25 2002-05-10 Sony Corp 半導体装置の製造方法および半導体パターン自動調節装置
US6465348B1 (en) * 2001-06-06 2002-10-15 United Microelectronics Corp. Method of fabricating an MOCVD titanium nitride layer utilizing a pulsed plasma treatment to remove impurities

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