KR100373079B1 - 다층 전극을 갖는 납 게르마네이트 강유전성 구조 및 그의퇴적 방법 - Google Patents

다층 전극을 갖는 납 게르마네이트 강유전성 구조 및 그의퇴적 방법 Download PDF

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Abstract

본 발명은 납 게르마네이트 (Pb5Ge3O11) 박막과 조합되어 사용된 Pt/Ir 층상 전극을 포함하는 강유전성 구조를 제공한다. 상기 전극은 기판에 대한 양호한 접착력과 산소 및 납을 견디는 장벽 특성을 나타낸다. MOCVD 납 게르마네이트 (Pb5Ge3O11) 박막 공정 동안 그 자리에서 형성된 IrO2박층을 사용하는 것에 의해 누설 전류에 나쁜 영향을 주지 않고 강유전성 특성을 향상시킬 수 있다. Pt/Ir 전극을 사용함으로써, c-축 배향된 납 게르마네이트 (Pb5Ge3O11) 박막을 형성하는데 필요한 MOCVD 공정 온도는 비교적 낮다. Pt/Ir 상부상의 MOCVD c-축 배향된 납 게르마네이트 (Pb5Ge3O11) 박막의 온도 범위는 400 내지 500℃이다. 또한 단층 이리듐 전극을 사용한 경우와 비교하여 비교적 큰 핵형성 밀도를 얻을 수 있다. 따라서, 납 게르마네이트 (Pb5Ge3O11) 박막은 평활한 표면, 균일한 미세구조 및 균일한 강유전 특성을 갖는다. 상술한 다층 전극 강유전성 구조를 형성하는 방법도 또한 제공된다.

Description

다층 전극을 갖는 납 게르마네이트 강유전성 구조 및 그의 퇴적 방법{LEAD GERMANATE FERROELECTRIC STRUCTURE WITH MULTI-LAYERED ELECTRODE AND DEPOSITION METHOD FOR SAME}
본 발명은 일반적으로 집적 회로(IC)의 제조 방법, 더 상세하게는 층을 이룬 귀금속 전극을 갖는 납 게르마네이트 강유전성 구조의 제조 방법에 관한 것이다.
백금(Pt) 및 기타 귀금속은 IC 강유전성 커패시터에 사용된다. 귀금속은 그들 고유의 내약품성으로 인해 사용된다. 이 특성은 강유전성 커패시터 제조에서 나타나는 바와 같은 고온 산소 어닐링 조건하에 특히 바람직하다. 또한, 귀금속과 페로프스카이트(perovskite) 금속 산화물과 같은 강유전성 재료 사이의 화학적 상호작용은 무시할 수 있다.
상술한 귀금속은 강유전성 재료에 의해 분리된 도전성 전극 쌍으로 사용된다. 전극 둘 중 하나 또는 두개 모두 IC의 트랜지스터에 접속되거나, 전기적으로 도전성인 트레이스(trace)에 접속된다. 공지된 바와 같이, 이들 강유전성 디바이스는 전하와 전압 사이의 관계를 히스테리시스 곡선(hysteresis loop)으로 나타낼 때, 전극에 인가된 전압에 따라 분극될 수 있다. 메모리 디바이스에 사용될 때, 분극된 강유전성 디바이스는 "1" 또는 "0"을 표현하는데 사용될 수 있다. 이들 메모리 디바이스는 종종 페로-램(ferro-RAM) 또는 FeRAM이라 불리운다. 강유전성 디바이스는 비휘발성이다. 즉, 상기 디바이스는 강유전체가 매립된 IC로부터 전원을 제거한 후에도 분극된 채 남아있다.
금속, 특히 귀금속 전극의 사용에는 문제점이 있다. 광범위하게 사용되는 귀금속인 Pt는 특히 고온 어닐링 공정 동안 산소를 확산시킨다. Pt를 통한 산소의 확산으로 인해 인접 장벽 및 기판 재료를 산화시킨다. 일반적으로, 인접 기판 재료는 실리콘이나 이산화 실리콘이다. 산화는 Pt와 인접 층간의 접착을 불량하게 할 수 있다. 산화는 또한 인접 기판 층들 사이의 도전성을 방해할 수도 있다. 실리콘 기판은 산소 확산으로 인한 문제점에 특히 취약하다. 최종 결과로, 불량한 메모리 특성을 갖는 강유전성 디바이스를 초래할 것이다. 다르게는, IC 어닐링 공정의 온도는 강유전성 디바이스의 열화를 방지하도록 제한되어야 한다.
IC 제조에 있어서 귀금속을 도전막으로 사용하는 것과 결부된 내부확산, 접착 및 도전성 문제점을 개선하기 위해 다양한 방법이 시도되었다. 티탄(Ti), 티탄산화물(TiO2) 및 티탄 질화물(TiN) 층을 귀금속과 실리콘(Si) 기판 사이에 개재시켜산소의 내부 확산을 억제시킨다. 그러나, 일반적으로 Ti층은 600℃의 어닐링 온도 미만에서만 유효하다. 600℃ 어닐링 이후에 Pt는 Ti층을 통해 확산하며 실리콘과 반응하여 실리사이드 생성물을 형성한다. 또한, Pt는 산소 확산을 중지시킬 수 없다. 고온 어닐링 후, 실리콘 산화물의 박층을 실리콘 표면상에 형성시켜 실리콘과 전극 사이 접촉부를 절연시킬 수 있다.
Pt 금속막의 어닐링에 결부된 다른 문제점은 박리(peeling) 및 힐록(hilock)의 형성이다. 이들 문제는 모두 고온 어닐링하는 동안 인접 IC 층과 Pt의 열팽창 및 응력 차와 관련되어 있다. Pt막 위의 Ti층은 Pt막의 응력을 감소시켜 힐록 형성을 억제하는 것으로 공지되어 있다.
Ir 역시 산소 내부 확산의 문제점을 해결하기 위해 사용되었다. Ir은 화학적으로 안정하며, 높은 용융 온도를 가진다. Pt에 비교하여, Ir은 산소 확산을 더 잘 방지한다. 또한, 산화되더라도 이리듐 산화물은 도전성으로 존재한다. Ti 근처에 층을 이루면, Ir/Ti 장벽은 산소 내부확산이 되지 않는다. 그러나 Ir은 Ti와 반응한다. Pt와 마찬가지로, Ir 역시 실리콘이나 이산화 실리콘과는 상당한 반응성을 가진다. 따라서, 이층 Ir/Ti 또는 Ir/TiN 장벽은 이상적인 장벽 금속이 아니다.
Pb5Ge3O11은 그의 완만한 분극과 상대적으로 낮은 유전상수 때문에, 1-트랜지스터(1T) 장치와 같은 비휘발성 메모리에 기대되는 유망한 강유전성 재료이다. 그러나, 이 재료는 저 대칭 강유전성 재료이며 c-축을 따라서만 자발 분극이 일어나는 것으로 널리 공지되어 있다. 또한, Pbo-GeO2계 내에서, Pb5Ge3O11상의 안정성 범위는 매우 제한적이다. 조성이나 성장 온도에서의 상대적으로 작은 차이조차도 다른 납 게르마네이트(PGO) 화합물의 형성을 초래할 수 있다. 따라서, 이 강유전성 재료의 성공적인 사용은 퇴적 공정과 접속 전극 재료에 좌우된다.
유용한 납 게르마네이트(Pb5Ge3O11) 강유전성 박막을 퇴적하는데는 적절한 하부 전극이 요구된다. 이 하부 전극은 기판과의 접착력이 우수하고, 전기적 도전성이 우수하며, 산소와 납에 대한 장벽 특성이 우수해야 한다. 우수한 하부 전극은 또한 납-기제 강유전성 박막의 피로 열화를 개선시키고, 누설 전류를 감소시켜야 한다. 공정면에서 볼 때, 하부 전극은 상대적으로 낮은 MOCVD 온도에서 c-축으로 배향된 납 게르마네이트(Pb5Ge3O11) 박막에 바람직한 핵형성 및 성장 면을 제공해야한다.
단층 백금은 PZT 및 SBT-기제 비휘발성 강유전성 메모리에서 하부 전극으로광범위하게 사용된다. 그러나, 산소 및 납과 같은 원소들은 Pt를 통해 쉽게 확산하고 장벽층(Ti, TiN) 및/또는 기판(Si 또는 SiO2)과 반응할 수 있으므로, 이들 모두는 쉽게 산화된다. 유해한 산화는 기판과의 불충분한 접착, 백금과 강유전성 층 간의 불량한 계면 및 백금과 기판 층간의 불량한 계면을 초래한다.
또한, 심각한 피로현상은 강유전성 박막과 결부된 본질적인 문제이며, 이는 단층 백금 전극의 사용에 의해서 개선되지 않는다. 피로 열화는 강유전성 막과 전극 사이의 계면에서 산소 공격자점 연행에 의해 유발된 공간 전하로 인한 도메인 고정이 원인인 것으로 생각된다. 피로 특성은 도전성 산화물 전극을 사용하여 계면에서의 공간 전하 형성을 방지함으로써 상당히 개선될 수 있다. 결국, 힐록(hillock)은 전형적으로 강유전성 박막을 퇴적하는 동안 단층 백금 전극 표면상에서 발견된다. 상기 힐록은 백금 막 내부의 응력에 의해 유발된 것이다. 힐록은 누설 전류를 증가시키거나, 심지어 디바이스를 쇼트시킨다.
단층 이리듐 하부 전극 역시 PZT와 SBT-기제 디바이스에 사용된다. 이리듐 하부 전극은 기판과의 접착이 우수할 뿐만 아니라 납과 산소에 대한 월등한 장벽 특성을 갖는다. 그러나, 백금 전극에 비해, c-축 배향 납 게르마네이트(Pb5Ge3O11) 박막의 MOCVD 퇴적 공정에는 더 높은 공정 온도가 요구된다. c-축 배향 납 게르마네이트(Pb5Ge3O11) 박막을 Ir 전극 상에 퇴적하기 위한 MOCVD 온도 범위는 500 내지 600℃이다. 또한, 낮은 핵형성 부위 밀도는 백금 전극 상에 퇴적된 막과 비교하여 대단히 거친 납 게르마네이트(Pb5Ge3O11) 박막 표면을 유발한다. 결국, 이리듐 전극 표면상의 힐록 형성은 MOCVD 공정 동안에도 여전히 관찰된다.
RuO2와 같은 금속 산화물 전극은 PZT-기제 비휘발성 메모리에 사용되어 피로 열화를 개선한다. 그러나, RuO2전극은 누설 전류를 증가시킨다. 산화물/백금의 이층 전극은 누설 전류를 감소시키고, 장벽 특성 및 힐록 문제를 개선시킨다. 그러나, 상기 누설 전류는 단층 백금 전극을 사용할 때의 누설 전류 보다 훨씬 크다. 또한, 더 두꺼운 산화물 층이 형성되어 더 높은 쉬트 저항을 초래한다.
백금층 하부의 도전성 외부-질화물층 (Ti-Al-N), 귀금속 절연체 합금 장벽층 (Pd-Si-N) 및 유사 변형을 비롯한 몇몇 다른 산소 장벽층이 존재한다. 이들 산화물장벽에는 하부 전극의 요건을 충족시키기 위해 더 복잡한 공정과 다층 전극이 필요하다. Pt/IrO2전극은 SBT-기제 디바이스에 사용된다. 그러나, Pt/IrO2전극은 납-기제 박막에는 적합하지 않다. 이는 피로 열화를 개선하기 위해 강유전성 막과 백금 전극 사이에 산화물 박층을 여전히 필요로 하기 때문이다.
장(Zhang) 등에 의해 1999년 3월 5일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/263,595호, 변호사 사건 번호 SMT 364의 "이리듐 도전성 전극/장벽 구조 및 그 제조 방법"("Iridium Conductive Electrode/Barrier Structure and Method for Same")에는 내부 확산을 방지하는 다층 구조의 Ir/Ta 막이 개시되어 있다.
장(Zhang) 등에 의해 1999년 3월 5일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/263,970호, 변호사 사건 번호 SMT 366의 "이리듐 복합체 장벽 구조 및 그 제조 방법"("Iridium Composite Barrier Structure and Method for Same")에는 내부 확산을 방지하고, 고온 어닐링하는 동안 안정한 이리듐 복합막이 개시되어 있다.
장(Zhang) 등에 의해 1999년 5월 21일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/316,661호, 변호사 사건 번호 SLA404의 "산화된 내열 금속 동반 장벽을 갖는 복합체 이리듐-금속-산소 장벽 구조 및 그 제조 방법"("Composite Iridium-Metal-Oxygen Barrier Structure with Oxidised Refractory Metal Companion Barrier and Method for Same")에는 산소 분위기에서 고온 어닐링한 후 도전성을 유지하고 구조적으로 안정한 산화된 전이 금속 장벽층을 갖는 Ir 복합막이 개시되어 있다.
장(Zhang) 등에 의해 1999년 5월 21일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/316,646호, 변호사 사건 번호 SLA405의 "내열 금속 동반 장벽을 갖는 복합체 이리듐-금속-산소 장벽 구조 및 그 제조 방법" ("Composite Iridium- Metal-Oxygen Barrier Structure with Refractory Metal Companion Barrier and Method for Same")에는 산소 분위기에서 고온 어닐링한 후 도전성을 유지하고 구조적으로 안정한 Ir 복합막이 개시되어 있다.
팅카이 리(Tingkai Li) 등에 의해 1999년 4월 28일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/301,435호, 변호사 사건 번호 SLA400의 "다상 납 게르마네이트 막 및 퇴적 방법"("Multi-Phase Lead Germanate Film and Deposition Method")에는 Pb3GeO5의 제2 상을 Pb5Ge3O11에 첨가하여 c-축 배향 없이 다결정 입자 크기를 증가시키는 것이 개시되어 있다. 생성한 막은 증가된 Pr값과 유전상수 그리고 감소된 Ec 값을 가지고 있다. 그러한 막은 마이크로전자 기계 시스템(MEMS), 고속 멀티칩 모듈(MCM), DRAM 및 FeFAM 제조에 유용하다.
팅카이 리(Tingkai Li) 등에 의해 1999년 4월 28일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/301,420호, 변호사 사건 번호 SLA401의 "C-축 배향된 납 게르마네이트 막 및 퇴적 방법"("C-Axis Orientated Lead Germanate Film and Deposition Method")에는 PGO막이 개시되어 있다. 이 막은 주로 작은 Pr값, 작은 유전상수 및 큰 Ec값과 함께 c-축 배향을 갖는다. 이러한 막은 1T 메모리 제조에 유용하다.
팅카이 리(Tingkai Li) 등에 의해 1999년 4월 28일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/302,272호, 변호사 사건 번호 SLA402의 "에피택셜 성장한 납 게르마네이트 막 및 퇴적 방법"("Epitaxially Grown Lead Germanate Film and Deposition Method")에는 굉장히 높은 c-축 배향을 갖는 에피텍셜 성장한 PGO막이 개시되어 있다. 그 결과, 높은 Pr값 및 Ec값 뿐만 아니라 낮은 유전상수를 얻는다. 이러한 막은 1T 및 1트랜지스터/1 커패시터(1T/1C) FeRMA 장치에 유용하다.
팅카이 리(Tingkai Li) 등에 의해 1999년 4월 28일 출원되어 동시 계류중인 미국 특허 출원 번호 제 09/301,434호, 변호사 사건 번호 SLA403의 "강탄성 납 게르마네이트 막 및 퇴적 방법"("Ferroelastic Lead Germanate Film and Deposition Method")에는 MEMS 및 MCM 제조에 유용한 향상된 강탄성 특성을 갖는 CVD Pb3GeO5막이 개시되어 있다. 상술한 동시계류중인 특허출원은 본 명세서에 참고문헌으로 포함된다.
Ir 및 Pt의 최고 특징을 포함하는 강유전성 전극이 제조될 수 있다면 유익할 것이다.
Ir 및/또는 Pt를 IC 제조에서 도전체, 도전성 장벽 또는 전극으로 사용하는 다른 방법이 개발된다면 유익할 것이다. Ir 및 Pt가 하부 Si 기판과 상호 작용없이 사용될 수 있다면 유익할 것이다.
Ir 또는 Pt 막이 내부확산 특성을 향상시키도록 변형될 수 있다면 유익할 것이다. 또한 이와 같이 개선된 형태의 Ir 또는 Pt막이 Ir 또는 Pt와 실리콘 기판과의 상호작용을 방지하도록 개재막과 층을 이룰 수 있다면 유익할 것이다. 개재막이 전극과 강유전성 재료간의 상호 확산을 방지할 수 있다면 유익할 것이다.
도 1a 내지 도 1c는 급속 열적 공정(RTP) 어닐링시에 Pt/TiN, Ir/Ti 및 Pt/Ir/Ti 전극의 쉬트 저항 변화를 도시;
도 2a 및 도 2b는 상이한 온도에서 어닐링된 본 발명에 따른 전극 깊이 특징의 AES 분석을 도시;
도 3a 내지 도 3c는 본 발명에 따른 1개 전극을 포함하는 3개 전극상에 퇴적된 PGO 박막의 미세구조를 도시;
도 4a 내지 도 4c는 Pt 상부 전극이 퇴적된 이후에 도 3a 내지 도 3c의 3개 전극상의 Pb5Ge3O11박막의 강유전 특성을 도시;
도 5는 본 발명의 다층 전극인 도 3c의 전극상에서 성장한 단상 Pb5Ge3O11의 XRD 데이터를 도시;
도 6 내지 도 8은 본 발명의 강유전성 디바이스를 완성하기 위한 단계를 도시;
도 9는 강유전전성 디바이스를 형성하는 방법에 있어서 단계를 도시하는 공정 흐름도.
*도면의 주요부분에 대한 부호의 설명
10...강유전성 디바이스 12...기판
14...제1 전극층 16...제1 전극층의 두께
18...제2 전극층 20...제2 전극층의 두께
24...제1 장벽층 26...제1 장벽층의 두께
30...제2 장벽층 32...제2 장벽층의 두께
40...납 게르마네이트(PGO) 막 42...PGO막의 두께
50...상부 전극 52...제3 전극층
54...제4 전극층 56...제3 장벽층
따라서, 본 발명에 따르면, 실리콘 기판, 상기 기판상의 제1 Ir 전극층 및 상기 제1 전극층상의 제2 Pt 전극층을 포함하는 강유전성 디바이스가 제공된다. 상기 제1 및 제2 전극층은 약 100 내지 400 nm 두께로 조합되며 PGO 막의 접착성, 장벽 특성 및 균일성을 향상시키기 위해 사용된다.
상기 제1 IrO2장벽층은 제2 전극층 상에 위치하여 PGO 막에 대한 계면을 향상시키고 산소가 제1 및 제2 전극층으로 확산되는 것을 제한한다. 약 10 내지 100% 의 Pb5Ge3O11상을 갖는 납 게르마네이트 (PGO) 막은 상기 제1 장벽층 상에 존재한다. 경우에 따라, PGO 막은 에피텍셜 성장한 Pb5Ge3O11상이다. 이렇게하여 낮은 누설 전류와 피로 저항을 갖는 강유전성 디바이스가 형성된다.
Ti, Ta, TiN, TaN 또는 질소와 내열 금속을 포함하는 3급 질화물, 예컨대 TiSiN 또는 TaSiN 과 같은 재료의 두께 약 10 내지 100 nm의 제2 장벽층을 기판과 제1 전극 사이에 개재시켜 기판과 전극층 간의 내부확산을 최소화한다. 또한 상기 제2 장벽을 이용하여 기판과 전극층 간의 접착성을 향상시킨다.
궁극적으로, 강유전성 디바이스는 PGO 막 위에 도전성 막 상부 전극을 부가하여 커패시터를 형성한다. 이 상부 전극은 경우에 따라 PGO 막상의 제3 Pt 전극층 및 상기 제3 전극층상의 제4 Ir 전극층을 포함하여 제2 층상 전극을 형성한다. 층을 이룬 상부 전극을 사용하는 경우, 제3 장벽층은 PGO 막과 제3 전극층간에 개재되어 하부 PGO 막과의 계면을 향상시킨다.
본 발명은,
a) 기판상에 Ir 전극층을 약 150 nm 두께로 형성하는 단계;
b) 상기 제1 전극층상에 Pt 전극층을 약 50 nm 두께로 형성하는 단계;
c1) 상기 제2 전극층상에 제1 IrO2장벽층을 약 15 nm 두께로 형성하는 단계;
c2) Ti, Ta, TiN, TaN 및 질소와 내열 금속을 포함하는 3급 질화물로 구성된 군으로부터 선택된 제2 장벽층을 상기 기판과 제1 전극층 사이에 개재되도록 약 25 nm 두께로 형성하는 단계; 및
d) 상기 제1 장벽층 막상에 MOCVD법을 통하여 약 400 내지 550℃의 온도 범위에서 PGO 층을 약 100 내지 200 nm 범위의 두께로 형성하는 단계;를 포함하는, 기판상에 강유전성 디바이스를 형성하는 방법을 제공한다.
제1 장벽층을 형성하는데에는 3개의 상이한 공정이 있다. 제1 공정으로서, 단계 c1)은 제 1 전극층 및 제2 전극층을 어닐링하여 제2 전극층상에 제1 장벽층 산화물을 형성하는 것을 포함한다. 제2 공정으로서, 단계 c1)은 PVD, CVD 및 MOCVD로 구성된 군으로부터 선택된 공정을 이용하여 IrO2의 제1 장벽층을 퇴적하는 것을 포함한다. 제3 공정으로서, 단계 c1)은 약 10 토르의 성장 챔버 압력, 약 400 내지 550℃ 범위의 기판 온도에서 약 10 내지 15분 동안 산소를 약 2000 내지 4000 sccm범위의 유동 속도로 전-유동시키는 것에 의해 단계 d)에서의 MOCVD법에 사용할 IrO2를 형성함으로써 제1 장벽층을 그 자리에서 형성하는 것을 포함한다.
단계 a) 및 b)는 e-빔 증발법, CVD, PVD 및 MOCVD로 구성된 군으로부터 선택된 공정을 통하여 약 200 내지 300℃ 범위의 온도에서 제1 및 제2 전극층을 퇴적하는 것을 포함한다.
커패시터를 형성하는 경우, 단계 d) 이후에 하기 단계를 추가로 더 포함한다:
d1) 단계 d)에서 형성된 PGO 막상에 제3 IrO2장벽층을 형성함으로써 PGO 막과 제3 및 제4 전극층간의 계면을 향상시키는 단계;
e) 상기 PGO 막상에 제3 전극층을 형성하는 단계; 및
f) 상기 제3 전극층상에 제4 전극층을 형성하여 강유전성 커패시터를 형성하는 단계.
Pb5Ge3O11상 PGO의 유전상수는 약 50으로서 PZT의 유전상수 1000 그리고 SBT의 유전상수 300과 비교하여 비교적 낮다. 낮은 유전상수는 1 트랜지스터 메모리 장치에 있어서 프로그래밍 전압을 낮추는데 핵심적인 인자이다. 납 게르마네이트는 대칭성이 낮은 강유전성 재료이다. 1개 축(c-축)에서만 약 3 내지 5 μC/cm2값으로 자발 분극이 일어난다. 이것의 큐리 온도는 약 177℃이다. 납 게르마네이트 후막을 성장시키기 위하여 급냉법, 인쇄법, 열적 증발법, 플래쉬 증발법, 펄스인가된 엑시머 레이저 제거법, dc 반응성 스퍼터링법 및 졸겔법과 같은 다양한 방법이 이용되어 왔다.
본 발명은 Pt/Ir 하부 전극상에 금속 유기 화학적 증기 퇴적법(MOCVD)를 통하여 납 게르마네이트 박막을 형성하는 것을 개시한다.
실험적 데이터
납 게르마네이트 박막을 MOCVD법을 통하여 Pt/TiN/SiO2/Si, Ir/Ti/SiO2/Si 및 Pt/Ir/Ti/SiO2전극상에서 성장시켰다. [Pb(thd)2] 및 [Ge(ETO)4] 전구체를 성장 챔버로 전달하기 위하여 액체 전달계를 이용하였다. 증발기의 온도는 약 150 내지 200℃ 이었다. [Pb(thd)2] 대 [Ge(ETO)4]의 몰비는 약 5:3이었고 기판 온도는 약 400 내지 600℃ 이었다. 성장 챔버 압력은 2 내지 20 토르로 다양하였다. Ar 및 O2유동 속도는 각각 분당 4000 표준 큐빅 센티미터 (sccm) 및 2000 sccm 이었다. 전극의 특성은 쉬트 저항 측정 및 오이거(Auger) 전자 현미경(AES) 분석으로 조사하였다. PGO 박막의 미세구조 및 상은 주사전자현미경(SEM) 및 X-선 회절법(XRD)에 의해 각기 결정하였다. 막의 화학적 조성은 에너지-분산성 X-선 분광기(EDX)로 측정하였다. 막의 누설 전류 및 유전상수는 HP 4155-6 정밀 반도체 파라미터 분석기 및 케이틀리(Keithley) 182 CV 분석기를 이용하여 각기 측정하였다. 막의 강유전 특성은 표준 RT66A 시험기에 의해 측정하였다.
결과는, Pt 하부 전극상에 퇴적된 PGO 막은 보다 균일한 경향을 나타내는 반면, c-축 배향 PGO 박막에 필요한 온도는 450 내지 500℃로 더 낮다는 것을 나타낸다. 그러나, 제2 상은 더 낮은 온도에서 Pt 기판상에 보다 더 용이하게 형성된다.반면에, Ir 전극상에 퇴적된 PGO 박막은 낮은 핵형성 밀도로 인하여 더 거칠고 또 Pb5Ge3O11상은 퇴적 온도가 약 400 내지 500℃인 경우에 자유로이 배향되는 경향이 있다. 퇴적 온도를 상승시키는 것에 의해 c-축 배향된 PGO 박막을 얻을 수 있지만, 더 큰 입경의 Pb3GeO5제2 상도 또한 형성된다.
Ir/Ti 전극은 Pt/Ti, Pt/TiO2또는 Pt/TiN 전극에 비하여 더 우수한 접착력을 갖는다. 따라서, 전극 표면 평활도, PGO 막 균일성, 장벽 특성 및 접착력의 이점을 조합하기 위하여, Pt층을 Ir/Ti상에 퇴적하였다.
도 1a 내지 도 1c는 급속 열적 공정(RTP) 어닐링시에 Pt/TiN, Ir/Ti 및 Pt/Ir/Ti 전극의 쉬트 저항의 변화를 도시한다. Pt/TiN 전극의 쉬트 저항은 550℃아래의 온도에서 약간 감소한 다음 TiN 층이 산화되기 시작하는 750℃ 까지는 증가한다. Pt/Ti 전극에 대해서도 유사한 결과를 얻는다. 그러나, Ir/Ti 전극의 쉬트 저항은 800℃ 어닐링 온도에 도달할 때 까지 감소하는데, 이는 Ir 결정의 입자 성장 및 장벽층의 산화가 중지되었음을 나타낸다. Pt/Ir/Ti 전극에 대하여 쉬트 저항은 550℃ 까지 감소한 다음 증가하는데, 이는 장벽층의 추가의 산화를 나타낸다.
도 2a 및 도 2b는 상이한 온도에서 어닐링된 본 발명의 전극 깊이 특징의 AES 분석을 도시한다. Pt/Ir/Ti 전극의 산화 메카니즘을 조사하기 위하여, 샘플을 550℃ 및 650℃에서 어닐링하였다. 도 2b의 AES 스펙트럼은 O2에서 5분간 650℃ 어닐링한 이후에 Ir과 Pt 층 사이에 내부 확산이 일어났음을 보여준다. 동시에, Ti 층은 산화되었다. 따라서, Pt와 Ir의 내부 확산은 Ir 층의 장벽 특성을 열화시킬수 있다. 고온 어닐링하는 동안 Ti는 Pt/Ir 층을 통하여 외부 확산하는 반면 산소는 Pt/Ir 층을 통하여 내부 확산하여 Ti 층의 전체적인 산화를 유발한다.
반면에, 550℃에서 어닐링된 샘플은 도 2a에 도시한 바와 같이 모든 Pt/Ir/Ti 층 사이에 분명한 내부 확산을 나타내지 않는다. 이것은 550℃ 미만의 온도에서 어닐링되면 전극이 안정하게 남아 있다는 것을 나타낸다. 그러나, 소량의 IrO2가 Pt층의 표면상에 여전히 나타남을 볼 수 있다. IrO2는 PGO 박막의 후속 퇴적에 대한 표면 조건을 변화시킨다.
도 3a 내지 도 3c는 본 발명의 1개 전극을 비롯한 3개 전극상에 퇴적된 PGO 박막의 미세 구조를 도시한다. 도 3a로부터 알 수 있듯이 Pt 전극상에 퇴적된 PGO 막은 매우 균일하고 층상 성장을 나타낸다. 이 막은 연속적인데 이것은 핵형성 밀도가 높음을 의미한다. XRD 데이터는 상기 막이 c-축 배향 Pb5Ge3O11상이고 약간의 Pb3GeO5제2 상이 있음을 나타낸다. c-축 배향 PGO 박막을 Pt 전극상에 퇴적하기 위한 공정 온도는 전형적으로 약 400 내지 500℃이다.
도 3b는 Ir 기판 상에 퇴적된 PGO 박막이 더 거칠다는 것을 나타낸다. XRD 데이터에 의하면, PGO 박막이 바람직한 c-축 배향과 약간의 Pb3GeO5제2 상을 갖는 다결정성 Pb5Ge3O11상 임을 나타낸다. Ir 전극상의 거친 PGO 막은 낮은 핵형성 밀도와 높은 공정 온도(500 내지 600℃)에 의해 유발된 것이다. Ir 기판상의 PGO 막질을 향상시키기 위하여, 2단계 퇴적법이 개발되었다. 제1 단계는 400 내지 450℃에서 PGO 막의 박막을 퇴적하여 높은 핵형성 밀도는 얻는 것이다. 제2 단계는 PGO 막을 약 500 내지 600℃의 고온에서 연속적으로 퇴적하여 c-축 배향된 PGO 막을 얻는 것이다. 상기 2 단계 퇴적법에 의해 연속적이고 평탄한 막을 얻을 수 있다. 제2 단계는 보다 더 높은 온도에서 실시되기 때문에 더 큰 입자 크기의 Pb3GeO5제2 상을 피하기 어렵다.
도 3c는 Pt/Ir 기판상에 퇴적된 순수한 c-축 배향된 PGO 박막을 도시한다. Pt/Ir 전극상에 PGO 막을 퇴적하기 위해 사용된 공정 온도는 Pt 또는 Ir 전극상에 PGO 막을 퇴적하는데 이용된 온도 범위이다. 마찬가지로, Pt/Ir 전극상에 퇴적된 PGO 막의 균일성은 Ir 및 Pt 전극상에 퇴적된 막의 균일성 범위에 속한다. 이것은 Pt와 Ir의 내부 확산에 기인한 것이다. Pt 표면상의 소량의 IrO2는 Pt/Ir 전극의 표면 조건을 변화시킨다. 또한 Pt/Ir/Ti의 접착은 Pt/Ti, Pt/TiN 및 Pt/TiO2전극의 접착보다 더 우수한 것으로 밝혀졌다.
도 4a 내지 도 4c는 Pt 상부 전극의 퇴적 이후에 도 3a 내지 도 3c의 세 개 전극상에 있는 Pb5Ge3O11박막의 강유전 특성을 도시한다. Pt 하부 전극상에 퇴적된 PGO 막은 도 4a에 도시한 바와 같이 약 2.04 μC/cm2의 2Pr(분극전계), 100 kV/cm에서 약 4.5 x 10-7A/cm2의 누설 전류 및 약 50의 유전상수를 갖는다.
Ir 기판상에 퇴적된 PGO 막의 고온에서의 입자 크기는 Pt 전극상에 퇴적된 PGO 막의 입자 크기보다 더 크다. 이것의 2Pr은 약 5.67 μC/cm2로 더 높고, 누설전류는 100 kV/cm에서 2 x 10-6A/cm2이고 유전상수는 약 100 이다. 그러나 도 4b에 도시한 바와 같이, 히스테리시스 곡선은 Pb3GeO5제2 상에 의해 왜곡되어 있다.
Pt/Ir 전극상에 퇴적된 막의 입자 크기는 Pt 및 Ir 전극상에 퇴적된 PGO 막의 입자 크기 보다 훨씬 작다. 이것의 2Pr은 약 1.38 μC/cm2이고, 누설 전류는 100 kV/cm에서 3.6 x 10-7A/cm2이며, 또 유전상수는 45에 가깝다. 도 4c는 PGO 박막의 잔류 분극이 입자 크기에 따라 상당히 상이함을 나타낸다. 반면에, 누설 전류는 POG 막질 및 전극의 특성에 따라 상이하다.
도 5는 본 발명의 다층 전극인 도 3c의 전극상에서 성장한 단상의 Pb5Ge3O11의 XRD 데이터를 도시한다. 이 XRD 데이터는 상기 막이 순수한(단상) c-축 배향된 Pb5Ge3O11막임을 나타낸다.
Pt/Ir 전극은 e-빔 증발법, CVD법, PVD법 또는 MOCVD법을 이용함으로써 기판상에 퇴적될 수 있다. 제 1 단계는 임의적으로 바람직하게는 25 nm 두께의 Ti 박막을 퇴적하는 것이다. 제 2 단계는 연속적으로 이리듐 및 백금 층을 퇴적하는 것이다. 이들 모든 퇴적법은 200 내지 300℃ 범위의 바람직한 온도에서 실시된다.
PGO 막을 퇴적하기 전에 MOCVD법에 의해 IrO2박층을 그 자리에서 형성할 수 있다. 챔버는 전구체를 도입하여 납 게르마네이트 박막을 퇴적하기 전에, 400 내지 550℃의 웨이퍼 온도에서 MOCVD 성장 챔버로 산소를 2000 내지 4000 sccm 유동속도로 수분간 전-유동시키는 것에 의해 우선 안정화될 수 있다. 400 내지 500℃의 웨이퍼 온도에서 약 100 내지 500 nm 두께의 c-축 배향된 납 게르마네이트 (Pb5Ge3O11) 박막을 얻는다. 상부 백금 전극, 이리듐 전극 또는 IrO2전극을 퇴적하여 강유전성 커패시터를 형성한다.
IrO2의 두께는 약 10 내지 30 nm 두께로 유지될 수 있다. 이 두께는 피로 특성을 향상시키는데 충분하지만 하부 전극의 누설 전류 및 도전성을 향상시키는데 충분히 얇다.
도 6 내지 도 8은 본 발명의 강유전성 디바이스를 완성하기 위한 단계를 도시한다. 도 6은 기판(12)을 포함하는 강유전성 디바이스(10)를 도시한다. 기판(12)은 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘-게르마늄 화합물로 구성된 재료군으로부터 선택된다. 귀금속을 포함하는 제1 전극층(14)은 기판(12)상에 존재한다. 전형적으로, 제1 전극층(14)은 Ir이고, 약 50 내지 200 범위의 두께(16)를 갖는다. 약 100 내지 200 nm의 두께 범위가 바람직하고, 경우에 따라서는 150 nm가 최적이다.
귀금속을 포함하는 제2 전극층(18)은 상기 제1 전극층(14)에 존재한다. 제1 (14) 및 제2 (18) 전극층은 후속하여 퇴적될 막의 접착성, 장벽특성 및 균일성을 향상시킨다. 전형적으로 제2 전극층(18)은 Pt로서 약 10 내지 200 nm 범위의 두께(20)를 갖는다. 약 10 내지 150 nm의 두께가 바람직하며, 본 발명의 일개 구체예로서는 50 nm가 최적이다. 제1 및 제2 전극(14/18)은 약 100 내지 400 nm 범위의 조합된 두께(22)를 가지며, 본 발명의 일개 구체예로서는 200 nm 가 최적이다.
제1 장벽층(24)은 제2 전극층(18)상에 존재한다. 제1 장벽층(24)은 나중에 퇴적될 층에 대한 계면을 향상시키고 산소가 제1 및 제2 전극층(14/18)으로 확산되는 것을 방지한다. 전형적으로, 제1 장벽층은 IrO2이고 약 5 내지 50 nm 범위의 두께(26)를 가지며, 10 내지 30 nm 범위가 바람직하며, 약 15 nm 두께가 최적이다.
제2 장벽층(30)은 기판(12)과 제1 전극층(14) 사이에 개재되어 기판(12)과 전극층(14/18) 사이의 내부 확산을 최소화한다. 제2 장벽층(30)은 또한 기판(12)과 전극층(14,18) 간의 접착을 향상시킨다. 제2 장벽층(30)은 약 10 내지 100 nm 범위의 두께(32)를 갖는다. 약 20 내지 50 nm 범위의 두께(32)가 바람직하고, 본 발명의 구체예로서는 약 25 nm가 최적이다. 제2 장벽층(30) 재료는 Ti, Ta, TiN, TaN 및 질소와 내열 금속을 포함하는 3급 질화물로 구성된 군으로부터 선택된다. 전형적으로, 3급 질화물은 Si 및 Al로 구성된 군으로부터 선택된 제3 원소를 포함한다. 예컨대 TiSiN, TaSiN 및 TiAlN이다.
도 7은 강유전성 막을 갖는 도 6의 강유전성 디바이스를 예시한다. 납 게르마네이트(PGO)막(40)은 제1 장벽층(24)상에 존재한다. 강유전성 디바이스(10)는 낮은 누설 전류와 피로 저항을 갖도록 형성된다. 전형적으로, PGO 막(40)은 약 10 내지 100% 범위의 Pb5Ge3O11상이고, 그에 의해 보다 더 작은 PGO 결정 입자의 형성이 촉진된다. 본 발명의 특징으로서, PGO 막(40)은 PGO 재료의 제2 Pb3GeO5상을 포함함으로써 더 큰 PGO 결정 입자의 형성이 촉진된다. 본 발명의 일개 특징으로서, PGO 막(40)은 에피텍셜 성장한 c-축 Pb5Ge3O11상 PGO 재료이다. PGO 막(40)은 약 50 내지 500 nm 범위의 두께(42)를 갖고, 50 내지 300 nm가 바람직하고, 100 내지 200 nm가 최적이다.
도 8은 커패시터가 형성된 도 7의 강유전성 디바이스(10)를 도시한다. 강유전성 디바이스(10)는 PGO 막(40)상에 도전성 막 상부 전극(50)을 포함한다. 본 발명의 일개 특징으로서, 상부 전극(50)은 PGO 막(40)상에 제3 전극 층(52) 및 제3 전극층(52) 상에 제4 전극층(54)을 포함함으로써, 전극층(14, 18)에 의해 형성된 층상 구조의 전극 이외에 제2의 층상 전극이 형성된다.
층상 상부 전극을 형성하는 경우, 강유전성 디바이스(10)는 전형적으로 PGO 막(40)과 제3 전극층(52) 간에 개재된 제3 장벽층(56)을 포함한다. 제3 장벽층(56)은 PGO 막(40)과 제3 및 제4 전극층(52/54) 간의 계면을 향상시킨다. 제4 전극층(54)은 Ir인 반면에, 제3 전극층(52)은 Pt이다. 바람직하게는, 제3 장벽층(56)은 IrO2이다.
도 9는 강유전성 디바이스를 형성하는 방법에서 단계를 도시하는 공정 흐름도이다. 단계(100)은 기판을 제공한다. 단계(101)은 기판상에 제2 장벽층을 형성한다. 제2 장벽은 기판과 전극 층간의 내부 확산을 최소화하는 한편, 기판과 전극층 간의 접착을 향상시킨다. 제2 장벽층 재료는 Ti, Ta, TiN, TaN 및 질소와 내열금속을 포함하는 3급 질화물로 구성된 구성된 군으로부터 선택된다. 전형적으로, 3급 질화물의 제3 원소는 Si 및 Al로 구성된 군으로부터 선택된다. 제2 장벽 두께는 약 10 내지 100 nm 범위이다.
단계(102)는 제2 장벽층상에 제1 전극층을 형성한다. 단계(102)는 약 50 내지 200 nm 범위의 두께로 Ir을 퇴적하는 것을 포함한다. 단계(104)는 제1 전극층상에 제2 전극층을 형성한다. 단계(104)는 Pt를 약 10 내지 200 nm 범위의 두께로 퇴적하는 것을 포함한다. 단계(102) 및 (104)는 Ir 및 Pt를 약 100 내지 400 nm 범위의 조합 두께로 퇴적하는 것을 포함한다. 단계(102) 및 (104)는 e-빔 증발법, CVD법, PVD법 및 MOCVD법으로 구성된 군으로부터 선택된 공정을 통하여 약 실온 내지 500℃범위의 온도에서 제1 및 제2 전극층을 퇴적하는 것을 포함한다.
단계(106)은 제2 전극층상에 제1 장벽층을 형성한다. 단계(106)은 제1 장벽층을 약 5 내지 50 nm 범위의 두께로 퇴적하는 것을 포함한다. 단계(108)은 장벽층이 나중에 퇴적될 층에 대한 계면을 향상시키고 산소가 제1 및 제2 전극층으로 확산되지 않게 제한하는 생성물, 즉 강유전성 디바이스이다.
본 발명의 일개 특징으로서, 단계(106)은 산소 분위기중에서 제1 및 제2 전극층을 어닐링함으로써 제2 전극층상에 제1 장벽층 산화물을 형성하는 것을 포함한다. 다르게는, 단계(106)은 PVD법, CVD법 및 MOCVD법으로 구성된 군으로부터 선택된 공정을 이용하여 제1 IrO2??장벽층을 퇴적하는 것을 포함한다.
본 발명의 일개 특징으로서, 단계(106) 이후에 추가의 단계를 포함한다. 단계(110)은 제1 장벽층상에 PGO 층을 형성한다. 단계(110)은 약 400 내지 550℃ 범위의 온도에서 MOCVD법을 통하여 PGO막을 약 50 내지 500 nm 범위의 두께로 퇴적하는 것을 포함한다. 본 발명의 일개 특징으로서, 단계(110)은 PGO 막이 약 10 내지 100% 범위의 Pb5Ge3O11상이어서 보다 더 작은 PGO 결정 입자의 형성을 촉진한다. 본발명의 일개 특징으로서, 단계(110)은 PGO 재료의 제2 Pb3GeO5상을 갖는 PGO 막을 포함함으로써 더 큰 PGO 결정 입자의 형성을 촉진한다. 제1 및 제2 상은 소망하는 강유전체 특성 및 강탄성 특성에 따라 다양하다. PGO 막중의 다량의 제1 상은 보다 더 작은 분극 전계를 촉진함으로써, 생성한 디바이스는 1 트랜지스터 메모리에 유용하다. 제2 상의 양의 증가는 Pr값을 증가시킨다. 본 발명의 일개 특징으로서, 단계(110)은 에피텍셜 성장한 c-축 Pb5Ge3O11상 PGO 막을 포함한다. 단계(110)은 PGO 막을 약 50 내지 500 nm 범위의 두께로 형성하는 것을 포함한다.
제1 장벽층을 형성하기 위한 다른 방법도 존재한다. 단계(106)은 단계(110)에서의 MOCVD법에 이용하기 위한 IrO2를 형성하는 것을 포함한다. 안정화 공정은 약 2 내지 20 토르의 성장 챔버 압력(10 토르가 바람직함), 약 400 내지 550 ℃ 범위의 기판 온도에서 약 2000 내지 4000 sccm 범위의 유동 속도로 산소를 약 5 내지 15분간 전-유동시킨다. 이렇게하여, PGO 막을 퇴적하기 전에 제1 장벽층을 그 자리에서 형성한다.
본 발명의 일개 특징으로서, 커패시터가 형성되는 경우, 단계(110) 이후에 추가의 단계를 포함한다. 단계(112)는 PGO 막상에 도전성 막 상부 전극을 형성한다. 단계(112)는 경우에 따라 하부 단계를 포함한다. 단계(112a)는 PGO 막상에 제3의 Pt 전극층을 형성하고; 단계(112b)는 제3 전극층상에 제4의 Ir 전극층을 형성함으로써 강유전성 커패시터를 형성한다. 층을 이룬 상부 전극을 단계(112)에서 형성하는 경우, 단계(110) 이후에 추가의 단계를 실시한다. 단계(110a)는 단계(110)에서 형성된 PGO 막상에 제3 IrO2장벽층을 형성함으로써 PGO 막과 제3 및 제4 전극층 간의 계면을 향상시킨다.
다르게는, 단계(112) 다음에 추가의 단계를 실시한다. 단계(114)(도시되지 않음)는 산소 분위기중에서 제3 및 제4 전극층을 어닐링한다. 이렇게하여, 단계(110a)는 단계(114)의 실시와 동시에 그 자리에서 일어난다. 단계(110) 이후 그리고 단계(112)전에 다른 별도의 단계(110a)를 실시한다. 단계(110a)는 PVD, CVD 및 MOCVD법으로 구성된 군으로부터 선택된 퇴적 공정을 통하여 IrO2를 퇴적하는 것을 포함한다. 단계(116)은 향상된 피로 및 누설 전류 특성을 갖는 커패시터 생성물이다.
본 발명에 따른 강유전성 구조는 단순하고 용이하게 제조될 수 있다. Pt/Ir 이중층은 납 게르마네이트 (Pb5Ge3O11) 박막과 함께 유리하게 사용된다. 기판과의 양호한 접착을 얻을 수 있고 산소 및 납에 대한 장벽특성도 우수하다. 강유전성 특성은 상기 구조를 이용함으로써 누설 전류에 나쁜 영향을 주지 않고 향상될 수 있는데, 이는 MOCVD 납 게르마네이트(Pb5Ge3O11) 박막 공정 동안 얇은 IrO2층이 그 자리에서 형성되기 때문이다. Pt/Ir 전극을 사용함으로써 c-축 배향된 납 게르마네이트 (Pb5Ge3O11) 박막을 제조하는데 필요한 MOCVD 공정 온도는 비교적 낮다. Pt/Ir 상부에서 MOCVD c-축 배향된 납 게르마네이트 (Pb5Ge3O11) 박막의 온도 범위는 400 내지500℃이다. 또한 단층 이리듐 전극을 사용한 경우와 비교하여 비교적 큰 핵생성 밀도를 얻는다. 따라서 납 게르마네이트 (Pb5Ge3O11) 박막은 평활한 표면과 균일한 미세구조 그리고 동질의 강유전 특성을 갖는다.
또한 Pt/Ir 전극이 PGO 막과 함께 사용되는 경우 힐록(hillock)이 억제될 수 있다. 쉬트 저항은 단일 산화물층 하부 전극 및 산화물/백금 전극과 비교하여 비교적 낮다. 결국, 상기 다층 전극에 대한 쉬트 저항 변화는, 단일 백금 및 단일 이리듐 전극과 비교하여, 어닐링하는 동안 비교적 적다.
상술한 강유전성 구조는 금속 강유전체 금속 산화물 실리콘(MFMOS), 금속 강유전체 금속 실리콘(MFMS), 금속 강유전체 금속 절연체 실리콘(MFMIS), 트랜지스터, 커패시터, 초전 적외선 센서, 광학 표시장치, 광학 스위치, 압전형 변환기 및 표면 음파(SAW) 디바이스와 같은 비휘발성 메모리의 제조에 유용하다. 기타 변형과 구체예는 당업자에게 명백할 것이다.

Claims (39)

  1. 기판;
    상기 기판상의 귀금속을 포함하는 제1 전극층;
    상기 제1 전극층상의 귀금속을 포함하는 제2 전극층;
    상기 제2 전극층상의 제1 장벽층;
    상기 기판과 제1 전극층 사이에 개재된 제2 장벽층;
    낮은 누설 전류와 피로 저항을 갖는 강유전성 디바이스가 형성되도록 상기 제1 장벽층상에 형성된 납 게르마네이트 (PGO) 막; 및
    커패시터를 형성하도록 상기 PGO막 상에 적층된 도전성 막 상부전극;을 구비하고,
    여기에서, 상기 제1 및 제2 전극층은 다음에 퇴적되는 막의 접착성, 장벽 특성 및 균일성을 향상시키고, 상기 제1 장벽층은 다음에 퇴적되는 층에 대한 계면을 향상시키며 또한 산소가 상기 제1 및 제2 전극층으로 확산되지 않게 제한하고, 상기 제2 장벽층은 상기 기판과 상기 전극층 간의 내부 확산을 최소화하며 또한 상기 기판과 상기 전극층간의 접착을 향상시키고,
    그리고, 상기 상부 전극은 상기 PGO 막상의 제3 Pt 전극층; 및 상기 제3 전극층상의 제4 Ir 전극층을 포함함으로써 제2의 층상 전극이 형성되는 것을 특징으로 하는 강유전성 디바이스.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 장벽층이 약 10 내지 100 nm 범위의 두께를 갖는 강유전성 디바이스.
  4. 제1항에 있어서, 상기 제2 장벽층 재료가 Ti, Ta, TiN, TaN 및 질소와 내열 금속을 포함하는 3급 질화물로 구성된 군으로부터 선택되는 강유전성 디바이스.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 PGO 막과 상기 제3 전극층 사이에 개재된 제3 IrO2장벽층을 추가로 더 포함함으로써 상기 PGO 막과 상기 제3 및 제4 전극층 사이의 계면이 향상되는 강유전성 디바이스.
  8. 제1항에 있어서, 상기 제1 전극층이 Ir인 강유전성 디바이스.
  9. 제1항에 있어서, 상기 제2 전극층이 Pt인 강유전성 디바이스.
  10. 제7항에 있어서, 상기 제1 장벽 재료가 IrO2인 강유전성 디바이스.
  11. 제1항에 있어서, 상기 PGO 막이 약 10 내지 100% 범위의 Pb5Ge3O11상이어서 더 작은 PGO 결정 입자의 형성이 촉진되는 강유전성 디바이스.
  12. 제11항에 있어서, 상기 PGO 막이 제2 Pb3GeO5상의 PGO 재료를 포함함으로써 더 큰 PGO 결정 입자의 형성이 촉진되는 강유전성 디바이스.
  13. 제11항에 있어서, 상기 PGO 막이 에피텍셜 성장한 c-축 Pb5Ge3O11상 PGO 재료인 강유전성 디바이스.
  14. 제1항에 있어서, 상기 PGO 막이 약 50 내지 500 nm 범위의 두께를 갖는 강유전성 디바이스.
  15. 제1항에 있어서, 상기 기판은 실리콘, 폴리실리콘, 이산화 실리콘 및 실리콘-게르마늄 화합물로 구성된 재료군으로부터 선택된 강유전성 디바이스.
  16. 제1항에 있어서, 상기 제1 전극층은 약 50 내지 200 nm 범위의 두께를 갖고또 상기 제2 전극층은 약 10 내지 200 nm 범위의 두께를 갖는 강유전성 디바이스.
  17. 제16항에 있어서, 상기 제1 및 제2 전극이 약 100 내지 400 nm 범위의 조합된 두께를 갖는 강유전성 디바이스.
  18. 제1항에 있어서, 상기 제1 장벽층은 약 5 내지 50 nm 범위의 두께를 갖는 강유전성 디바이스.
  19. 기판상에 강유전성 디바이스를 형성하는 방법으로서,
    a) 기판상에 제2 장벽층을 형성하는 단계;
    b) 상기 제2 장벽층 상에 제1 전극층을 형성하는 단계;
    c) 상기 제1 전극층 상에 제2 전극층을 형성하는 단계;
    d) 상기 제2 전극층 상에 제1 장벽층을 형성함으로써 이 제1 장벽층이 다음에 퇴적될 층에 대한 계면을 향상시키며 또한 산소가 상기 제1 및 제2 전극층으로 확산되지 않게 제한하는 제1 장벽층 형성단계;
    e) 상기 제1 장벽층상에 PGO 막을 형성하는 단계; 및
    f) 커패시터가 형성되도록 상기 PGO 막 상에 도전성 막 상부전극을 형성하는 단계;를 구비하고,
    상기 f) 단계는
    f1) 상기 PGO 막상에 제3의 Pt 전극층을 형성하는 단계; 및
    f2) 상기 제3 전극층상에 제4의 Ir 전극층을 형성하는 단계를 포함하여,
    강유전성 커패시터가 형성되는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 단계 a)는 Ti, Ta, TiN, TaN 및 질소와 내열 금속을 포함하는 3급 질화물로 구성된 군으로부터 선택된 제2 장벽층 재료를 포함하고 또 이 제2 장벽의 두께는 약 10 내지 100 nm 범위인 방법.
  21. 제19항에 있어서, 단계 d)는 산소 분위기중에서 제1 및 제2 전극층을 어닐링하여 제2 전극층상에 제1 장벽층 산화물을 형성하는 방법.
  22. 제19항에 있어서, 단계 d)는 PVD, CVD 및 MOCVD법으로 구성된 군으로부터 선택된 공정을 이용하여 제1 IrO2장벽층을 퇴적하는 것을 포함하는 방법.
  23. 제19항에 있어서, 단계 b)는 Ir을 약 50 내지 200 nm 범위의 두께로 퇴적하는 것을 포함하는 방법.
  24. 제19항에 있어서, 단계 c)는 Pt를 약 10 내지 200 nm 범위의 두께로 퇴적하는 것을 포함하는 방법.
  25. 제19항에 있어서, 단계 b) 및 c)는 Ir 및 Pt를 약 100 내지 400 nm 범위의 조합된 두께로 퇴적하는 것을 포함하는 방법.
  26. 제19항에 있어서, 단계 b) 및 c)는 e-빔 증발법, CVD법, PVD법 및 MOCVD법으로 구성된 군으로부터 선택된 공정을 통하여 약 실온 내지 500℃ 범위의 온도에서 제1 및 제2 전극층을 퇴적하는 것을 포함하는 방법.
  27. 제19항에 있어서, 단계 d)는 제 1 장벽층을 약 5 내지 50 nm 범위의 두께로형성하는 것을 포함하는 방법.
  28. 삭제
  29. 제19항에 있어서, 단계 e)는 MOCVD법을 통하여 PGO 막을 약 400 내지 550℃ 범위의 온도에서 약 50 내지 500 nm 범위의 두께로 퇴적하는 것을 포함하는 방법.
  30. 제19항에 있어서, 단계 e)는 약 10 내지 100% 범위의 Pb5Ge3O11상인 PGO 막을 포함하여 더 작은 PGO 결정 입자의 형성이 촉진되는 방법.
  31. 제19항에 있어서, 단계 e)는 제2 Pb3GeO5상의 PGO 재료를 갖는 PGO 막을 포함함으로써 더 큰 PGO 결정 입자의 형성이 촉진되는 방법.
  32. 제19항에 있어서, 단계 e)는 에피텍셜 성장한 c-축 Pb5Ge3O11상의 PGO 재료를 포함하는 방법.
  33. 제19항에 있어서, 단계 e)는 PGO 막을 약 50 내지 500 nm 범위의 두께로 형성하는 것을 포함하는 방법.
  34. 제19항에 있어서, 단계 d)는 약 2 내지 20 토르의 압력, 약 400 내지 550℃ 범위의 기판 온도에서 산소를 약 2000 내지 4000 sccm 범위의 유동 속도로 약 5 내지 15분간 전-유동시키는 것에 의해 단계 e)에서의 MOCVD 공정에 대비하여 IrO2를 형성함으로써 제1 장벽층이 인 시튜(in situ)로 형성되는 것을 포함하는 방법.
  35. 삭제
  36. 삭제
  37. 제19항에 있어서, 단계 e) 이후에
    e1) 단계 e)에서 형성된 PGO 막상에 제 3의 IrO2장벽층을 형성함으로써 PGO 막과 제3 및 제4 전극층 사이의 계면을 향상시키는 단계를 더 포함하는 방법.
  38. 제37항에 있어서, 단계 f) 이후에
    g) 산소 분위기에서 제3 및 제4 전극을 어닐링하는 단계를 더 포함하며,
    이때, 단계 g)의 실행과 동시에 단계 e1)이 인 시튜(in situ)로 수행되는 것을 특징으로 하는 방법.
  39. 제37항에 있어서, 단계 e1)은 단계 e) 이후 및 단계 f) 이전에 실시되고 또 단계 e1)은 PVD법, CVD법 및 MOCVD법으로 구성된 군으로부터 선택된 퇴적법을 통하여 IrO2를 퇴적하는 것을 포함하는 방법.
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