JP7200537B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法 Download PDFInfo
- Publication number
- JP7200537B2 JP7200537B2 JP2018154548A JP2018154548A JP7200537B2 JP 7200537 B2 JP7200537 B2 JP 7200537B2 JP 2018154548 A JP2018154548 A JP 2018154548A JP 2018154548 A JP2018154548 A JP 2018154548A JP 7200537 B2 JP7200537 B2 JP 7200537B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- forming
- manufacturing
- warp
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 226
- 239000000758 substrate Substances 0.000 title claims description 216
- 238000004519 manufacturing process Methods 0.000 title claims description 83
- 238000000034 method Methods 0.000 claims description 119
- 230000001681 protective effect Effects 0.000 claims description 38
- 238000005229 chemical vapour deposition Methods 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 description 68
- 230000015572 biosynthetic process Effects 0.000 description 51
- 238000000227 grinding Methods 0.000 description 37
- 238000000206 photolithography Methods 0.000 description 13
- 239000002184 metal Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000006061 abrasive grain Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000012937 correction Methods 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000007689 inspection Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005482 strain hardening Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/028—Coatings ; Treatment of the laser facets, e.g. etching, passivation layers or reflecting layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/0201—Separation of the wafer into individual elements, e.g. by dicing, cleaving, etching or directly during growth
- H01S5/0203—Etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
- H01S5/0207—Substrates having a special shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/0206—Substrates, e.g. growth, shape, material, removal or bonding
- H01S5/0217—Removal of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
- H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
- H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
- H01S5/18308—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL] having a special structure for lateral current or light confinement
- H01S5/18311—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL] having a special structure for lateral current or light confinement using selective oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
- H01S5/18—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities
- H01S5/183—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL]
- H01S5/18344—Surface-emitting [SE] lasers, e.g. having both horizontal and vertical cavities having only vertical cavities, e.g. vertical cavity surface-emitting lasers [VCSEL] characterized by the mesa, e.g. dimensions or shape of the mesa
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/30—Structure or shape of the active region; Materials used for the active region
- H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
- H01S5/3201—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures incorporating bulkstrain effects, e.g. strain compensation, strain related to polarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/0014—Measuring characteristics or properties thereof
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Optics & Photonics (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Semiconductor Lasers (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Description
本発明は、半導体基板の製造方法に関する。
特許文献１には、第１の厚さを有する半導体ウエハの第１の主面上に、第１の金属膜を形成する工程と、半導体ウエハの第２の主面側に対して、バック・グラインディング処理を実行することにより、第１の厚さよりも薄い第２の厚さとする工程と、半導体ウエハの第２の主面上に、その周辺に沿って、第１の絶縁膜からなり、第２の主面の周辺に沿う円環状絶縁膜パターンを含む絶縁膜パターンを形成する工程と、絶縁膜パターンがある状態で、円環状絶縁膜パターンの開口部の厚さを第２の厚さよりも薄い第３の厚さとする工程と、絶縁膜パターンがある状態で、半導体ウエハに対して、電気的テストを実行する工程と、絶縁膜パターンがある状態で、半導体ウエハの第２の主面を粘着シートに貼り付けることにより、粘着シートを介してダイシング・フレームに保持させる工程と、ダイシング・フレームに保持された状態で、半導体ウエハを個々のチップに分割する工程と、を含む半導体装置の製造方法が開示されている。
本発明の課題は、裏面研削により反りが矯正された半導体基板の反り量の、後工程における増加が抑制された半導体基板の製造方法を提供することである。
上記目的を達成するために、第１の態様の半導体基板の製造方法は、半導体基板のおもて面に形成されたエピタキシャル層に素子を形成する前に当該半導体基板の裏面に破砕層を形成する破砕層形成工程と、前記エピタキシャル層の一部を除去する除去工程と、を備え、前記破砕層形成工程と前記除去工程との間において、前記半導体基板を２００℃以上の温度下に晒さないようにしたものである。
第２の態様の半導体基板の製造方法は第１の態様の半導体基板の製造方法において、前記除去工程は、前記エピタキシャル層をエッチングして前記素子を構成するメサ構造体を形成する工程を含むものである。
第３の態様の半導体基板の製造方法は第２の態様の半導体基板の製造方法において、前記メサ構造体を形成する工程は、面発光レーザ素子を構成するメサ構造体を形成する工程であるものである。
第４の態様の半導体基板の製造方法は第１の態様から第３の態様のいずれかの半導体基板の製造方法において、前記素子は発光素子であり、前記除去工程後に当該発光素子の光出射口を保護する保護膜を形成する工程をさらに備えるものである。
第５の態様の半導体基板の製造方法は第４の態様の半導体基板の製造方法において、前記除去工程は、前記エピタキシャル層をエッチングして前記素子を構成するメサ構造体を形成する工程を含み、前記保護膜を形成する工程は前記メサ構造体を形成する工程よりも後に行われるものである。
第６の態様の半導体基板の製造方法は第５の態様の半導体基板の製造方法において、前記メサ構造体の一部を覆う絶縁膜を成膜する工程をさらに含み、前記絶縁膜を成膜する工程は同時に前記保護膜を形成する工程であるものである。
第７の態様の半導体基板の製造方法は第１の態様から第６の態様のいずれかの半導体基板の製造方法において、前記破砕層形成工程と前記除去工程との間において、前記半導体基板を３００℃以上の温度下に晒さないようにしたものである。
上記目的を達成するために、第８の態様の半導体基板の製造方法は、半導体基板のおもて面に形成されたエピタキシャル層に素子を形成する前に当該半導体基板の裏面に破砕層を形成する破砕層形成工程と、前記エピタキシャル層の一部を除去する除去工程と、を備え、前記破砕層形成工程と前記除去工程との間において、化学気相成長法によって前記半導体基板に成膜を行う工程を設けないものである。
第１の態様、および第８の態様の半導体基板の製造方法によれば、裏面研削により反りが矯正された半導体基板の反り量の、後工程における増加が抑制された半導体基板の製造方法が提供される、という効果が得られる。
第２の態様の半導体基板の製造方法によれば、除去工程がエピタキシャル層をエッチングして素子を構成するメサ構造体を形成する工程とは別の工程である場合と比較して、メサ構造体の形成と、反りの抑制とが同時に行なわれる、という効果が得られる。
第３の態様の半導体基板の製造方法によれば、メサ構造体を形成する工程が、面発光レーザ素子以外のメサ構造体を形成する工程である場合と比較して、エピタキシャル層が厚く半導体基板が大きく反りやすい場合にも本発明が適用される、という効果が得られる。
第４の態様の半導体基板の製造方法によれば、除去工程前に発光素子の光出射口を保護する保護膜を形成する工程を備える場合と比較して、反りが矯正された半導体基板の反り量の、後工程における増加が効果的に抑制される、という効果が得られる。
第５の態様の半導体基板の製造方法によれば、除去工程がエピタキシャル層をエッチングして素子を構成するメサ構造体を形成する工程を含まない場合と比較して、反りが矯正された半導体基板の反り量の、後工程における増加がより効果的に抑制される、という効果が得られる。
第６の態様の半導体基板の製造方法によれば、保護膜を形成する工程と絶縁膜を成膜する工程とが別工程である場合と比較して、保護膜と絶縁膜が同時に形成される、という効果が得られる。
第７の態様の半導体基板の製造方法によれば、破砕層形成工程と除去工程との間において、半導体基板を２００℃以上の温度下に晒さないようにした場合と比較して、反りが矯正された半導体基板の反り量の、後工程における増加がより効果的に抑制される、という効果が得られる。
［第１の実施の形態］
図１から図３を参照して、本実施の形態に係る半導体基板の製造方法ついて詳細に説明する。以下の説明では、本発明をＧａＡｓ系のＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）等の発光素子に適用した形態を例示して説明する。
図１から図３を参照して、本実施の形態に係る半導体基板の製造方法ついて詳細に説明する。以下の説明では、本発明をＧａＡｓ系のＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）等の発光素子に適用した形態を例示して説明する。
まず、本実施の形態に係る半導体基板の製造方法の背景について説明する。半導体基板の大口径化、薄化にともなって製造工程（搬送、露光等）における基板の反りが問題となってきている。また、半導体基板で製造される半導体素子の種類には様々なものがあるが、特に半導体素子がＶＣＳＥＬ等の発光素子の場合では、エピタキシャル層が厚い（例えば、１０数μｍ程度）こともあって、特に問題となる。従って、製造工程において反りを矯正する方法が求められている。反りを矯正する方法として、エピタキシャル層に素子を形成する前（各種成膜、ポスト、電極、配線等が形成される前）に、半導体基板の裏面に、例えば研削によって破砕層を形成する方法がある。
図６を参照して反りの発生要因、および破砕層の作用についてより詳細に説明する。図６＜１＞に示すように、半導体基板１０の一方の面にエピタキシャル層１２を成膜した段階では、エピタキシャル層１２の応力によって半導体基板１０がエピタキシャル層１２の面側が凸になるように反る。当該反りの大きさ（以下、「反り量」）によってはその後の製造工程における搬送等で不都合が生ずる。すなわち、反りが大きいために自動搬送が行えない等の不都合が生ずる。この反りは、素子を形成する前に基板の裏面に破砕層１４を形成する（図６では「プレ研削」と表記）ことによって、図６＜２＞に示すように緩和される。なお、「反り量」とは、平坦面に半導体基板１０を配置した状態での基板おもて面（または裏面）の高さの最小値と最大値の差分である。
つまり、半導体基板１０の一方の面にエピタキシャル層１２を成膜した段階における反りを含んだおもて面から裏面までの厚さがｄ１であったとすると、破砕層１４を形成することによってこの厚さがｄ２（＜ｄ１）となる。該破砕層１４は半導体基板１０の裏面側がに凸の状態となるような反りを発生するので、エピタキシャル層１２に起因する上に凸の状態の反りが緩和されるからである。なお、以下では、半導体基板１０がエピタキシャル層１２の面側が凸になる状態を「上凸」といい、この方向の反りを「上凸の反り」という場合がある。また、逆に半導体基板１０裏面側が凸になる状態を「下凸」といい、この方向の反りを「下凸の反り」という場合がある。
図７（ａ）を参照して、エピタキシャル層１２に起因する応力の発生についてより詳細に説明する。図７（ａ）は応力Ｓｂの発生を概念的に説明する図である。図７（ａ）に示すように、半導体基板１０を研削すると（破砕層１４を形成すると）、半導体基板１０の全体に圧縮応力である応力Ｓｂが発生する。この応力Ｓｂにより、研削面を凸側にした半導体基板１０全体の反りが発生する。この研削による圧縮応力は、図７（ａ）に示すように研削された面側に研削ダメージ１８（亀裂）が発生することにより発生する。研削ダメージ１８の程度は、例えば半導体基板１０の表面の粗さ（最大高さＲｍａｘ等）によって間接的に測定される。
上述したように、研削の程度によっては半導体基板１０に「逆反り」が発生する場合がある。本実施の形態において「逆反り」とは、エピタキシャル層１２を凹側にした反り（つまり下凸の反り）をいう。破砕層１４の形成程度が大きく圧縮応力が大きい場合には、このような逆反りが発生する場合もある。後工程を考慮して破砕層１４による反り量を設定する場合には、このように逆反りになるように設定する場合もある。
従って、エピタキシャル層１２に起因する反りを矯正するための破砕層１４の形成においては、圧縮応力である応力Ｓｂの程度が微細に調整されることが好ましい。そこで本実施の形態では、破砕層１４を形成するための研削における砥石の砥粒径（砥石番手）を、反りの矯正量に応じて変えている。
図７（ｂ）は、仕上げ砥石の砥粒径と反り量との関係を示している。横軸は砥粒径を示しており、大きい側から小さい側に推移している。この場合、砥石番手は小から大に推移する。また、縦軸には、各砥粒径の砥石で、同じ径の半導体基板を同じ量（例えば５０μｍ）だけ研削した場合に発生する反り量の大きさを示している。図７（ｂ）に示すように、砥粒径が小さくなるほど発生する反り量は小さくなる。一方、砥粒径が小さいほど微妙な反り量の矯正を行えるが、研削時間は長くなる。このように、砥粒径の選択によって反りの矯正程度が調整され、必要な場合には半導体基板１０を逆反りにすることも可能である。
ここで、破砕層１４の形成における反りの矯正量の設定（砥粒径の選択）に影響する他のパラメータについて説明する。上述したように、エピタキシャル層１２に起因して反りが発生する。この際の反り量はエピタキシャル層１２の膜厚が大きいほど大きい。また、エピタキシャル層１２が形成される半導体基板１０の径が大きいほど、厚さが薄いほど反り量が大きくなる。
一方、後述するように保護膜が形成された後、工程が進行し、エッチング等によるＶＣＳＥＬ素子の形成等によってエピタキシャル層１２が分割される。この際に、エピタキシャル層１２の一部が除去される。エピタキシャル層１２の一部が除去されると反りを発生させる圧縮応力が軽減される（逆矯正される）ため、反り量が小さくなる。一方、ＶＣＳＥＬ素子が形成された半導体基板１０は、当初例えば６００～６５０μｍであった厚みが、工程途中で例えば５００μｍ、最終的に例えば１５０μｍ程度まで薄化される。この薄化は反り量を大きくする方向に作用する。
換言すれば、後の工程における逆矯正、反りの発生を勘案すると、反りを矯正するための破砕層１４を形成する際に、必ずしも半導体基板１０が平坦（１０μｍ未満の反り量）になるまで矯正する必要はない。ここで、半導体基板１０の反りは、例えば搬送工程において吸着エラーを発生させ、搬送不良の原因となる場合がある。また、ステッパー（露光装置）等による露光工程において半導体基板１０の面内で焦点が定まらず、合焦不良の原因となる場合がある。しかしながら、これら後工程で想定される不良に対しても、許容される反り量があり、必ずしも半導体基板１０が平坦である必要はない。つまり、破砕層１４の形成後に意図的に反りを残存させてもよく、残存させる反り量は、後工程における逆矯正、反りの発生を勘案して、後工程の全体を通して許容される反り量（目標反り量）に設定してもよい。言い換えると、破砕層１４の形成後の後工程において、破砕層１４の形成後の反り量よりも反りが悪化しないように、破砕層１４の形成後に反りを残存させてもよい。
図８を参照して、プレ研削（破砕層の形成）を含む比較例に係る半導体基板の製造方法について説明する。
まず、工程Ｐ１０で、エピタキシャル層１２が成膜されたＧａＡｓの半導体基板１０を製造工程に投入する。この際の半導体基板１０には、エピタキシャル層１２に起因する上凸の反りが発生している。なお、工程Ｐ１０において半導体基板１０が晒される温度は室温（例示すれば２３℃）である。
次に、工程Ｐ１１でプレ研削を行う、すなわち、半導体基板１０の裏面を研削して研削応力（ひずみ）を半導体基板１０に付与する。裏面研削は下凸の反りを発生するので、エピタキシャル成長に起因する半導体基板１０の上凸の反りが、裏面研削の程度に応じて緩和される。なお、工程Ｐ１１において半導体基板１０が晒される温度は室温である。
次に、工程１２で、プレ裏面成膜を行う。すなわち、半導体基板１０の裏面の研削面にメタル膜（金属膜）を成膜する。本メタル膜は研削面から半導体基板１０の削りかす等の異物が落下することを防止するカバーの機能を有している。また、本メタル膜は裏面電極としても機能するので、例えば工程内検査等の電気的な検査を行うためにも用いられる。
なお、工程Ｐ１２において半導体基板１０が晒される温度は、蒸着温度、一例として７０℃～８０℃である。
なお、工程Ｐ１２において半導体基板１０が晒される温度は、蒸着温度、一例として７０℃～８０℃である。
次に、工程Ｐ１３で表面電極形成を行う。すなわち、ＶＣＳＥＬのポスト上面の光出射面に一例として円環状のコンタクトメタルの形成を行う。より具体的には、フォトリソグラフィによりコンタクトメタルのマスクを形成し、金属を蒸着し、リフトオフする。ここで、本実施の形態に係る「ポスト」とは発光部を構成する柱状体をさし、「メサ」と呼ばれる場合もある。なお、工程Ｐ１３において半導体基板１０が晒される温度は、一例として１４０℃以下のフォトリソグラフィの温度、一例として７０℃～８０℃の蒸着温度である。ここで、フォトリソグラフィにおける１４０℃の温度は、レジストを塗布、露光した後のベークの温度である。
次に、工程Ｐ１４で保護膜形成を行う。すなわち、ＶＣＳＥＬの光出射面に保護膜を形成する。当該保護膜形成は、一例としてＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により半導体基板１０の表面にＳｉＯｘ膜（シリコン酸化膜）を成膜した後フォトリソグラフィによりマスクを形成し、ＳｉＯｘ膜の一部をドライエッチングで削除し、パターニングして行う。ここで、半導体基板にＳｉＯｘ膜を成膜すると上凸の反りを発生する。なお、工程Ｐ１４において半導体基板１０が晒される温度は、一例として１４０℃以下のフォトリソグラフィの温度、一例として３００℃～４００℃のＣＶＤ成膜温度である。
次に、除去工程の一例である工程Ｐ１５でポスト形成を行う。すなわち、フォトリソグラフィでマスクを形成した後、半導体基板１０上に形成されたエピタキシャル層１２の一部を、例えばドライエッチングで削除しＶＣＳＥＬのポスト（メサ）を形成する。なお、工程Ｐ１５において半導体基板１０が晒される温度は、一例として１４０℃以下のフォトリソグラフィの温度、一例として４０℃以下のドライエッチング温度である。
次に、工程Ｐ１６で酸化狭窄を行う。すなわち、半導体基板１０を酸化炉に入れ、水蒸気加熱することによりＶＣＳＥＬのポストを側面から酸化する。なお、工程Ｐ１６において半導体基板１０が晒される温度は、一例として４００℃以下の加熱炉の温度である。
次に、工程Ｐ１７で絶縁膜成膜を行う。すなわち、ＣＶＤにより半導体基板１０の表面に一例としてＳｉＮ膜（シリコン窒化膜）を成膜する。なお、工程Ｐ１７において半導体基板１０が晒される温度は、一例として３００℃～４００℃のＣＶＤ成膜温度である。
次に、工程Ｐ１８でコンタクトホール形成を行う。すなわち、フォトリソグラフィによりマスクを形成し、工程Ｐ１７で成膜したＳｉＮ膜の一部を、例えばドライエッチングによって削除し、パターニングする。ここで、保護膜形成（工程Ｐ１４）ですでにＳｉＯｘ膜による光出射口の保護膜が形成されているので、ＣＶＤによって保護膜上に成膜されたＳｉＮ膜はエッチングで除去する。なお、工程Ｐ１８において半導体基板１０が晒される温度は、一例として１４０℃以下のフォトリソグラフィ温度、一例として４０℃以下のドライエッチング温度である。
次に、工程Ｐ１９で配線形成を行う。すなわち、フォトリソグラフィによって配線用のマスクを形成し、金属を蒸着した後リフトオフを行って配線を形成する。なお、工程Ｐ１９において半導体基板１０が晒される温度は、一例として１４０℃以下のフォトリソグラフィ温度、一例として７０℃～８０℃の蒸着温度である。
次に、工程Ｐ２０でアニールを行う。すなわち、半導体基板１０の表面の電極、および裏面の電極をオーミック接合とするために、半導体基板１０を加熱炉に投入して熱処理を行う。なお、工程Ｐ２０において半導体基板１０が晒される温度は、一例として４５０℃以下のアニール温度である。
次に、工程Ｐ２１で前上がりとなる。前上がりとは、本半導体基板の製造方法の前工程の終了を意味する。前工程に対し後工程では、半導体基板１０を個々の半導体素子に個片化するダイシング工程、薄化研削や裏面電極形成等を含む裏面加工、半導体素子の電気的特性検査、外見検査等が行われる。
以上のように、比較例に係る半導体基板の製造工程では、工程Ｐ１１でプレ研削を行うことにより、エピタキシャル層１２に起因する上凸の反りを緩和することができるので、工程Ｐ１２以降の露光等の工程における不具合が抑制される。
しかしながら、プレ研削によって破砕層を形成しても、その後の工程において半導体基板１０が一定温度以上の高温に晒されると、破砕層による下凸の反りが緩和され、反りが元の状態、すなわち工程Ｐ１０の投入時の反りに近い状態に戻ってしまう場合がある。そこで本発明では、エピタキシャル層を加工して素子を形成する前に、半導体基板１０を一定以上の高温に晒さないこととした。このことによって、裏面研削により反りが矯正された半導体基板の反り量の、後工程における増加が抑制された半導体基板の製造方法が提供される。なお、本実施の形態において「素子を形成する前」とは工程Ｐ１５のポスト形成前をいう。
ここで、図２を参照して、半導体基板の反りの発生のメカニズムについてより詳細に説明する。図２（ａ）は何も処理を施していない半導体基板１０（本実施の形態ではＧａＡｓウェハ）を示している。図２（ａ）に示すように、半導体基板１０はもとと反りはなく平坦である。図２（ｂ）は半導体基板１０にエピタキシャル層１２を成長させた状態を示している。図２（ｂ）に示すように半導体基板１０には上凸の反りが発生している。これは、エピタキシャル層１２による応力Ｓｅがエピタキシャル層１２を拡げる方向に作用するからである。
一方、図２（ｃ）は図２（ｂ）の状態の半導体基板１０の裏面にプレ研削（破砕層形成）を行った状態を示している。このプレ研削によって半導体基板１０の裏面に歪が発生する。そして、プレ研削による歪は応力Ｓｂを発生させ、この応力Ｓｂは研削面を拡げる方向、すなわちエピタキシャル層１２による応力Ｓｅとは逆方向に作用する。すると、エピタキシャル層１２に起因する応力Ｓｅは、プレ研削による応力Ｓｂと少なくとも一部が相殺される。その結果エピタキシャル層１２による上凸の反りが低減される。
図２（ｄ）は、図２（ｃ）の状態の半導体基板１０がさらに高温Ｈに晒された状態（熱処理を行った状態）を示している。プレ研削によって上凸の反りが緩和された半導体基板１０を高温Ｈに晒すと、図２（ｄ）に示すようにプレ研削による歪が除去または緩和される。すなわち、プレ研削による応力Ｓｂは応力Ｓｂ’（＜Ｓｂ）となり、エピタキシャル層１２に起因する応力Ｓｅが支配的となる。つまり、半導体基板１０の上凸の反りが問題となるレベルまで復帰してしまう。
プレ研削後の半導体基板１０を高温に晒すとプレ研削による応力が除去または緩和されることは以下のように説明される。すなわち、プレ研削時には研削圧力Ｓｂが半導体基板１０にかかるため、加工硬化によるひずみが発生する。加工硬化による歪は、一般的に焼きなましと呼ばれる熱処理で除去される。つまり、プレ研削後の半導体基板１０を高温に晒すと半導体基板１０が柔らかくなり、硬化した部分が均整化されるという原理によってプレ研削による応力が除去または緩和されることが説明される。
次に、図１を参照して、本実施の形態に係る半導体基板の製造方法について説明する。
図１は本実施の形態に係る半導体基板の製造方法の工程フローを示す工程図であるが、図８に示す比較例に係る半導体基板の製造方法と同様の工程には同じ工程符号を付し、詳細な説明を省略する。
図１は本実施の形態に係る半導体基板の製造方法の工程フローを示す工程図であるが、図８に示す比較例に係る半導体基板の製造方法と同様の工程には同じ工程符号を付し、詳細な説明を省略する。
図１と図８とを比較して明らかなように、本実施の形態に係る半導体基板の製造方法では保護膜形成の工程Ｐ１４の位置を変更している。すなわち、比較例では工程Ｐ１３の表面電極形成の後工程Ｐ１５のポスト形成前に保護膜形成工程を行っていたが、これを工程Ｐ１６の酸化狭窄工程の後で工程Ｐ１７の絶縁膜形成の前に、保護膜形成工程を行うように変更した。
変更した理由は、以下の理由による。すなわち、実験等による検討の結果、工程Ｐ１１のプレ研削（破砕層形成）で付与した下凸の反りが戻り始めるのは約２００℃からであることが判明した。つまり１４０℃程度のフォトリソグラフィの温度は下凸の反りにあまり影響しないことが分かった。また、３００℃を越えると下凸の反りが戻る割合が増加することが判明した。一方、工程Ｐ１５でポストを形成するとエピタキシャル層１２の一部が削除されることから上凸の反りが緩和される。つまり、ポスト形成後は上凸の反りの影響が抑制され、元に戻りにくくなる。そこで、本実施の形態では工程Ｐ１５のポスト形成より前の高温工程の影響を抑制するようにしている。
すなわち、図８に示す工程の工程Ｐ１５のポスト形成より前の工程で、半導体基板１０が２００℃以上（または３００℃以上）の高温に晒される工程は、工程Ｐ１４の保護膜形成工程である。本保護膜形成工程では、上述したように、ＣＶＤ成膜工程において半導体基板１０が３００℃～４００℃の温度に晒される。そこで本実施の形態では工程Ｐ１４の保護膜形成工程の位置を、工程Ｐ１６の酸化狭窄工程の後に行うように変更した。
図３を参照して、本実施の形態に係る半導体基板の製造方法における反り量の変化について説明する。図３は、横軸に各工程をとり、縦軸に各工程の実施後における反り量を実線で示したグラフである。反り量は縦軸の紙面上に向かう方向が上凸の反りの方向である。すなわち、反り量は図６に示すｄ１（ｄ２）で定義される方向の反りがプラス（＋）方向の反りである。図３には、比較のために比較例に係る半導体基板の製造方法による結果も点線で示している。また、図３中に示す符号「Ｗｍａｘ」最大反り量、すなわち、露光等の各工程で問題とならない最大の反り量（以下「最大反り量」）を表している。すなわち、本実施の形態では、製造工程の各段階において反り量がＷｍａｘ未満となることを目標としている。
図３に示すように、投入時（工程Ｐ１０）の半導体基板１０にはエピタキシャル層１２の状態に応じた上凸の反りが発生している。この投入時の半導体基板１０にプレ研削を施す（工程Ｐ１１）と、上凸の反りが緩和される。その後プレ裏面成膜（工程Ｐ１２）、表面電極形成（工程Ｐ１３）を経ても反り量は大きく変化しない。これは、プレ裏面成膜において半導体基板１０が晒される温度が７０℃～８０℃蒸着温度であり、表面電極形成において半導体基板１０が晒される最も高い温度が１４０℃以下のフォトリソグラフィの温度だからである。本工程までは、図３に示すように比較例に係る半導体基板の製造方法も、本実施の形態に係る半導体基板の製造方法も反りに関しては大差ない。
次に、保護膜形成（工程Ｐ１４）を行う比較例に係る半導体基板の製造方法では、図３に示すように、破砕層による下凸の反りが緩和され上凸の反りが急激に増加する。この理由は上述したように、保護膜形成工程におけるＣＶＤ成膜時の３００℃～４００℃の温度に半導体基板１０が晒されたことに起因し、場合によっては最大反り量Ｗｍａｘを越えてしまい、その後の露光等の工程を行うことが困難となる。また、最大反り量Ｗｍａｘを越えない場合でも、反り量が増加することで、プレ研削工程での効果が低減してしまう。
これに対し本実施の形態に係る半導体装置の製造方法では、この時点では保護膜形成（工程１４）を行わず、除去工程の一例であるポスト形成（工程Ｐ１５）に移行する。ポスト形成はエピタキシャル層１２の一部を除去して行われるので上凸の反りが若干緩和され、図３に示すようにポスト形成後は下凸方向の反りが増加する。次の酸化狭窄（工程Ｐ１６）で上凸の反りが増加するのは、酸化狭窄（工程Ｐ１６）において半導体基板１０が晒される温度が上述したとおり４００℃以下の加熱炉の温度だからである。しかしながら、本実施の形態では酸化狭窄工程の前にポスト形成（工程Ｐ１５）を行っているので高温の影響が緩和され、最大反り量Ｗｍａｘ未満に抑えられている。
本実施の形態では、次に飛ばした工程である保護膜形成（工程Ｐ１４）を行う。保護膜形成工程において半導体基板１０はＣＶＤ成膜の高温（３００℃～４００℃）に晒されるが、ポスト形成（工程Ｐ１５）でエピタキシャル層１２の一部が除去され、酸化狭窄（工程Ｐ１６）で一度高温に晒されているため、上凸の反りの増加は低く抑えられている。
その後、絶縁膜成膜（工程Ｐ１７）、コンタクトホール形成（工程Ｐ１８）、配線形成（工程Ｐ１９）と続くが、反りの増減幅は小さく反り量は最大反り量Ｗｍａｘ未満に抑えられている。ここで、絶縁膜成膜（工程Ｐ１７）では下凸の反りが増加しているが、これは意図的に下凸方向の反りを発生させ、上凸の反りを緩和するようにしているためである。すなわち、本実施の形態に係るＳｉＮ（シリコン窒化膜）を用いた絶縁膜成膜（工程Ｐ１７）では成膜後の反りの方向を制御することができる。この反りの方向の制御は原材料の流量を制御することによって行われる。換言すれば、本絶縁膜成膜（工程Ｐ１７）までの反りの方向、反り量を勘案して本絶縁膜成膜（工程Ｐ１７）における反りの方向、反り量を設定することができる。一方、コンタクトホール形成（工程Ｐ１８）後に上凸の反り量になるのは本工程において絶縁膜の一部が除去されるからである。
［第２の実施の形態］
図４および図５を参照して、本実施の形態に係る半導体基板の製造方法について説明する。本実施の形態は、上記の実施の形態において保護膜形成（工程Ｐ１４）を絶縁膜成膜（工程Ｐ１７）で兼ねた形態である。従って、同様の工程には同じ符号を付して詳細な説明を省略する。
図４および図５を参照して、本実施の形態に係る半導体基板の製造方法について説明する。本実施の形態は、上記の実施の形態において保護膜形成（工程Ｐ１４）を絶縁膜成膜（工程Ｐ１７）で兼ねた形態である。従って、同様の工程には同じ符号を付して詳細な説明を省略する。
図４を参照して、本実施の形態に係る半導体基板の製造方法の工程フローについて説明する。図１と図４とを比較して明らかなように、本実施の形態に係る工程フローにおいては保護膜形成（工程Ｐ１４）が削除されている。しかしながら、本実施の形態ではＶＣＳＥＬの光出射口の保護膜を形成しないのではなく、絶縁膜成膜（工程Ｐ１７）で絶縁膜と同時に保護膜を成膜している。すなわち、本実施の形態では、ＣＶＤにより光出射口も含めてＳｉＮ膜を成膜し、次のコンタクトホール形成（工程Ｐ１８）で同時に保護膜のパターニングを行う。つまり、上記実施の形態ではＳｉＯｘ膜で保護膜が形成されていたが、本実施の形態ではＳｉＮ膜で保護膜を形成する。ＳｉＯｘ膜とＳｉＮ膜とでは屈折率が異なるが、保護膜としてみた場合特性上の顕著な差異はない。ＳｉＯｘ膜またはＳｉＮ膜の選択は例えば製造工程における位置等を勘案して選択すればよく、例えば保護膜を製造工程の早い段階で形成したい等の事情がある場合にはＳｉＯｘ膜による保護膜を選択するようにしてもよい。
図５は、本実施の形態に係る半導体基板の製造工程における基板の反り量を示している。図５において、酸化狭窄（工程Ｐ１６）までの反り量は図３に示す上記実施の形態に係る反り量と同じである。一方本実施の形態では、酸化狭窄（工程Ｐ１６）の後絶縁膜成膜（工程Ｐ１７）を行う。図５に示すように、本実施の形態でも絶縁膜成膜（工程Ｐ１７）の反りの方向が下凸となるように調整されている。以降のコンタクトホール形成（工程Ｐ１８）、配線形成（工程Ｐ１９）の反り量は図３と同様の傾向を示している。結果的に、本実施の形態に係る半導体基板の製造方法によっても半導体基板１０の反り量が最大反り量Ｗｍａｘ未満に抑えられている。
ここで、上記各実施の形態に係る各工程において半導体基板１０が晒される温度についてまとめる。上述したように半導体基板１０が晒される温度が２００℃以上になると破砕層による下凸の反りが緩和され始めるので、ポスト形成（工程Ｐ１５、すなわち素子の形成）より前にこの２００℃以上の温度に半導体基板１０を晒さないことが必要となる。しかしながら、工程上２００℃で区切ることが困難な場合には、破砕層による下凸の反りが急激に緩和される３００℃以上の温度に半導体基板１０を晒さないようにしてもよい。さらに、工程的に考えると、上記各実施の形態において考慮する必要があるには３００℃以上となるＣＶＤ成膜工程なので、このＣＶＤ成膜工程をポスト形成の前に行わないようにしてもよい。
また、上記各実施の形態では、除去工程の一例としてポスト形成（工程Ｐ１５）を例示したが、これに限らず、ポスト形成の工程順序は図７の比較例と同様に保護膜形成（工程Ｐ１４）の後とし、除去工程の一例として、ポスト形成とは無関係の凹部を形成する工程を保護膜形成（工程Ｐ１４）の前に実施してもよい。
また、上記各実施の形態では、半導体基板に形成する素子としてＶＣＳＥＬを一例に説明したが、ＶＣＳＥＬ等のレーザ素子に限らず、発光ダイオードや発光サイリスタ等を含む発光素子を形成するためのＩＩＩ－Ｖ族化合物半導体基板に適用してもよい。特に、半導体多層膜を有する発光素子はエピタキシャル層が厚くなるため反り量が大きくなりやすい。よって、一例として、半導体多層膜を有するＩＩＩ－Ｖ族化合物半導体基板に適用するとよい。また、半導体基板のサイズ径が大きいほど反り量も大きくなる。よって、ＩＩＩ－Ｖ族化合物半導体基板においては、６インチまたは６インチを越えるサイズの化合物半導体基板に適用するとよい。なお、化合物半導体基板に限らずシリコン半導体基板に適用してもよい。
また、上記各実施の形態は、エピタキシャル層に素子を形成する前の反り量が製造工程で許容される反り量を超えていない半導体基板に適用してもよいし、エピタキシャル層に素子を形成する前の反り量が製造工程で許容される反り量を超えている半導体基板に適用してもよい。前者の場合は反り量がより小さい状態で製造工程を流すことができ、後者の場合は、製造工程で許容されない半導体基板が許容されるようになる。
なお、製造工程で許容される半導体基板の反り量の最大値は、一般的に１５０～２５０μｍ程度であることが多く、また、半導体基板の反り量も同等程度の反り量となる場合がある。よって、反りの矯正量（差分）の一例として、５０μｍ以上、好ましくは１００μｍ以上矯正するとよい。一例として、エピタキシャル層に素子を形成する前の反り量が１５０μｍを越える半導体基板に対して上記各実施の形態を適用し、１００μｍ以下の反り量とするとよい。また、他の一例として、エピタキシャル層に素子を形成する前の反り量が２００μｍを越える半導体基板に対して上記各実施の形態を適用し、１００μｍ以下または１５０μｍ以下の反り量とするとよい。また、他の一例として、エピタキシャル層に素子を形成する前の反り量が２５０μｍを越える半導体基板に対して上記各実施の形態を適用し、１００μｍ以下、１５０μｍ以下、または２００μｍ以下の反り量とするとよい。
また、破砕層形成工程と除去工程との間において半導体基板をＣＶＤ成膜などの２００℃以上の温度下に晒すか否かに関係なく、半導体基板の反りを矯正するために、上記各実施の形態で説明した破砕層形成工程を適用してもよい。
他の一例として、反り量が１５０μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１００μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
他の一例として、反り量が２００μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１００μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
他の一例として、反り量が２５０μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１００μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
以上によれば、半導体基板の反り量が１００μｍ以下に矯正される。
また、他の一例として、反り量が２００μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１５０μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
他の一例として、反り量が２５０μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１５０μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
以上によれば、半導体基板の反り量が１５０μｍ以下に矯正される。
また、他の一例として、反り量が２５０μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が２００μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。このようによれば、半導体基板の反り量が２００μｍ以下に矯正される。
また、他の一例として、製造工程の規定値を超える反り量を有する半導体基板に対し、当該半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が前記規定値以下となるように前記半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。このようによれば、半導体基板の反り量が製造工程の規定値以下に矯正される。
他の一例として、反り量が２００μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１００μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
他の一例として、反り量が２５０μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１００μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
以上によれば、半導体基板の反り量が１００μｍ以下に矯正される。
また、他の一例として、反り量が２００μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１５０μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
他の一例として、反り量が２５０μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が１５０μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。
以上によれば、半導体基板の反り量が１５０μｍ以下に矯正される。
また、他の一例として、反り量が２５０μｍを越える半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が２００μｍ以下となるように当該半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。このようによれば、半導体基板の反り量が２００μｍ以下に矯正される。
また、他の一例として、製造工程の規定値を超える反り量を有する半導体基板に対し、当該半導体基板のおもて面に形成されたエピタキシャル層に発光素子を形成する前に、反り量が前記規定値以下となるように前記半導体基板の裏面に破砕層を形成する半導体基板の製造方法としてもよい。このようによれば、半導体基板の反り量が製造工程の規定値以下に矯正される。
１０ 半導体基板
１２ エピタキシャル層
１４ 破砕層
１８ 研削ダメージ
Ｓｅ、Ｓｂ、Ｓｂ’ 応力
Ｗｍａｘ 最大反り量
１２ エピタキシャル層
１４ 破砕層
１８ 研削ダメージ
Ｓｅ、Ｓｂ、Ｓｂ’ 応力
Ｗｍａｘ 最大反り量
Claims (8)
- 半導体基板のおもて面に形成されたエピタキシャル層に素子を形成する前に当該半導体基板の裏面に破砕層を形成する破砕層形成工程と、
前記エピタキシャル層の一部を除去する除去工程と、を備え、
前記破砕層形成工程と前記除去工程との間において、前記半導体基板を、前記破砕層で付与された反りであって、前記半導体基板のおもて面にエピタキシャル層を成長させた際に生じる前記半導体基板の反りを、前記半導体基板の裏面に破砕層形成を行うことによる歪の応力により低減する反りが戻る割合が増加する温度である３００℃以上の温度下に晒さないようにした半導体基板の製造方法。 - 前記除去工程は、前記エピタキシャル層をエッチングして前記素子を構成するメサ構造体を形成する工程を含む
請求項１に記載の半導体基板の製造方法。 - 前記メサ構造体を形成する工程は、面発光レーザ素子を構成するメサ構造体を形成する工程である
請求項２に記載の半導体基板の製造方法。 - 前記素子は発光素子であり、
前記除去工程後に当該発光素子の光出射口を保護する保護膜を形成する工程をさらに備える
請求項１から請求項３のいずれか１項に記載の半導体基板の製造方法。 - 前記除去工程は、前記エピタキシャル層をエッチングして前記素子を構成するメサ構造体を形成する工程を含み、
前記保護膜を形成する工程は前記メサ構造体を形成する工程よりも後に行われる
請求項４に記載の半導体基板の製造方法。 - 前記メサ構造体の一部を覆う絶縁膜を成膜する工程をさらに含み、
前記絶縁膜を成膜する工程は同時に前記保護膜を形成する工程である
請求項５に記載の半導体基板の製造方法。 - 前記破砕層形成工程と前記除去工程との間において、前記半導体基板を、前記破砕層で付与された反りであって、前記半導体基板のおもて面にエピタキシャル層を成長させた際に生じる前記半導体基板の反りを、前記半導体基板の裏面に破砕層形成を行うことによる歪の応力により低減する反りが戻り始める温度である２００℃以上の温度下に晒さないようにした
請求項１から請求項６のいずれか１項に記載の半導体基板の製造方法。 - 半導体基板のおもて面に形成されたエピタキシャル層に素子を形成する前に当該半導体基板の裏面に破砕層を形成する破砕層形成工程と、
前記エピタキシャル層の一部を除去する除去工程と、を備え、
前記破砕層形成工程と前記除去工程との間において、化学気相成長法によって前記半導体基板に成膜を行う工程を設けない
請求項１、請求項２、請求項３、及び請求項７のいずれか１項に記載の半導体基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018154548A JP7200537B2 (ja) | 2018-08-21 | 2018-08-21 | 半導体基板の製造方法 |
| US16/505,070 US20200067263A1 (en) | 2018-08-21 | 2019-07-08 | Method of manufacturing semiconductor substrate |
| TW108125377A TWI788585B (zh) | 2018-08-21 | 2019-07-18 | 製造半導體基板的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018154548A JP7200537B2 (ja) | 2018-08-21 | 2018-08-21 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020031093A JP2020031093A (ja) | 2020-02-27 |
| JP7200537B2 true JP7200537B2 (ja) | 2023-01-10 |
Family
ID=69586443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018154548A Active JP7200537B2 (ja) | 2018-08-21 | 2018-08-21 | 半導体基板の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20200067263A1 (ja) |
| JP (1) | JP7200537B2 (ja) |
| TW (1) | TWI788585B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023032307A1 (ja) * | 2021-08-30 | 2023-03-09 | ソニーセミコンダクタソリューションズ株式会社 | 発光素子アレイおよび発光素子アレイの製造方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001007299A (ja) | 1999-05-24 | 2001-01-12 | Sharp Corp | 多層状電極の鉛ゲルマネート強誘電体構造およびその堆積方法 |
| JP2005136167A (ja) | 2003-10-30 | 2005-05-26 | Sumitomo Electric Ind Ltd | 窒化物半導体基板の製造方法と窒化物半導体基板 |
| JP2007165706A (ja) | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2010251632A (ja) | 2009-04-20 | 2010-11-04 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2012084760A (ja) | 2010-10-14 | 2012-04-26 | Sekisui Chem Co Ltd | ダイシング−ダイボンディングテープ |
| JP2012216623A (ja) | 2011-03-31 | 2012-11-08 | Lintec Corp | 樹脂膜のゲッタリング性能評価方法 |
| JP2013173675A (ja) | 2010-01-15 | 2013-09-05 | Mitsubishi Chemicals Corp | 単結晶基板、それを用いて得られるｉｉｉ族窒化物結晶及びｉｉｉ族窒化物結晶の製造方法 |
| JP2013201397A (ja) | 2012-03-26 | 2013-10-03 | Fujitsu Ltd | 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板 |
| US20150255955A1 (en) | 2014-03-04 | 2015-09-10 | Princeton Optronics Inc. | Processes for Making Reliable VCSEL Devices and VCSEL arrays |
| CN105648524A (zh) | 2014-11-14 | 2016-06-08 | 东莞市中镓半导体科技有限公司 | 一种异质衬底表面改性调控基片弯曲度的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112331A (ja) * | 1984-11-07 | 1986-05-30 | Nec Corp | 半導体装置の製造方法 |
| JP2763204B2 (ja) * | 1991-02-21 | 1998-06-11 | 株式会社東芝 | 半導体基板及びその製造方法 |
| JP2000164857A (ja) * | 1998-11-24 | 2000-06-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
2018
- 2018-08-21 JP JP2018154548A patent/JP7200537B2/ja active Active
-
2019
- 2019-07-08 US US16/505,070 patent/US20200067263A1/en not_active Abandoned
- 2019-07-18 TW TW108125377A patent/TWI788585B/zh active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001007299A (ja) | 1999-05-24 | 2001-01-12 | Sharp Corp | 多層状電極の鉛ゲルマネート強誘電体構造およびその堆積方法 |
| JP2005136167A (ja) | 2003-10-30 | 2005-05-26 | Sumitomo Electric Ind Ltd | 窒化物半導体基板の製造方法と窒化物半導体基板 |
| JP2007165706A (ja) | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2010251632A (ja) | 2009-04-20 | 2010-11-04 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2013173675A (ja) | 2010-01-15 | 2013-09-05 | Mitsubishi Chemicals Corp | 単結晶基板、それを用いて得られるｉｉｉ族窒化物結晶及びｉｉｉ族窒化物結晶の製造方法 |
| JP5737189B2 (ja) | 2010-01-15 | 2015-06-17 | 三菱化学株式会社 | 単結晶基板、それを用いて得られるｉｉｉ族窒化物結晶及びｉｉｉ族窒化物結晶の製造方法 |
| JP2012084760A (ja) | 2010-10-14 | 2012-04-26 | Sekisui Chem Co Ltd | ダイシング−ダイボンディングテープ |
| JP2012216623A (ja) | 2011-03-31 | 2012-11-08 | Lintec Corp | 樹脂膜のゲッタリング性能評価方法 |
| JP2013201397A (ja) | 2012-03-26 | 2013-10-03 | Fujitsu Ltd | 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板 |
| US20150255955A1 (en) | 2014-03-04 | 2015-09-10 | Princeton Optronics Inc. | Processes for Making Reliable VCSEL Devices and VCSEL arrays |
| CN105648524A (zh) | 2014-11-14 | 2016-06-08 | 东莞市中镓半导体科技有限公司 | 一种异质衬底表面改性调控基片弯曲度的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200067263A1 (en) | 2020-02-27 |
| TW202009999A (zh) | 2020-03-01 |
| JP2020031093A (ja) | 2020-02-27 |
| TWI788585B (zh) | 2023-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5158833B2 (ja) | 窒化物系化合物半導体装置および窒化物系化合物半導体装置の製造方法。 | |
| JP5550738B2 (ja) | 炭化珪素半導体素子の製造方法 | |
| US20210381126A1 (en) | Substrates for iii-nitride epitaxy | |
| JP2007088193A (ja) | サファイア基板およびその製造方法 | |
| JP7200537B2 (ja) | 半導体基板の製造方法 | |
| JP2018533039A (ja) | 基板背面テクスチャリング | |
| JP7345245B2 (ja) | 貼り合わせｓｏｉウェーハの製造方法 | |
| US20200203160A1 (en) | Method for manufacturing semiconductor substrate | |
| US9412706B1 (en) | Engineered carrier wafers | |
| KR102183594B1 (ko) | 제어된 열적 산화에 의한 에피 성장한 게르마늄에서의 표면 거칠기의 감소 | |
| JP5466370B2 (ja) | 半導体チップの製造方法 | |
| KR20160120510A (ko) | 반도체 소자 및 반도체 소자의 제조방법 | |
| JPH077007A (ja) | 半導体装置用基板製造方法 | |
| JP2005026404A (ja) | 半導体装置の製造方法および製造装置 | |
| JP2003179022A (ja) | 半導体ウェハ反り量の低減方法 | |
| US10103108B2 (en) | Nanostructured chip and method of producing the same | |
| US20140284660A1 (en) | Method for manufacturing semiconductor wafer, and semiconductor wafer | |
| KR102241303B1 (ko) | Soi웨이퍼의 제조방법 | |
| JP5087375B2 (ja) | 炭化ケイ素半導体デバイスの製造方法 | |
| JP6614083B2 (ja) | 窒化物半導体素子の製造方法 | |
| CN118263096A (zh) | 一种调节晶圆翘曲的方法 | |
| JP2022167604A (ja) | 炭化珪素半導体装置の製造方法 | |
| CN113130377A (zh) | 减小硅局部氧化层的鸟嘴宽度的方法 | |
| KR100842674B1 (ko) | 반도체 소자의 제조방법 | |
| KR101276317B1 (ko) | ＳｉＧｅ층의 증착에 의해 웨이퍼의 휨을 조절하는 방법 및이 방법에 의해 제조된 웨이퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210721 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220516 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220517 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20221004 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20221122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221205 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7200537 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |