JP2763204B2 - 半導体基板及びその製造方法 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体基板製造方法に
関し、特に、MOSやBiCMOS等の構造を有するメ
モリ装置を製造するに用いて好適な半導体基板製造方法
に関する。
関し、特に、MOSやBiCMOS等の構造を有するメ
モリ装置を製造するに用いて好適な半導体基板製造方法
に関する。
【0002】
【従来の技術】図8(a)〜(h)は、従来の半導体基
板製造方法を示す工程断面図である。図8(a)〜
(d)が通常のエピタキシャルウェーハの製造方法を示
す。図8(a)、(e)〜(h)がゲッタリング能力を
高めたBSD(Back Side Damage)付きのエピタキシャル
ウェーハ製造方法を示す。
板製造方法を示す工程断面図である。図8(a)〜
(d)が通常のエピタキシャルウェーハの製造方法を示
す。図8(a)、(e)〜(h)がゲッタリング能力を
高めたBSD(Back Side Damage)付きのエピタキシャル
ウェーハ製造方法を示す。
【0003】先ず、通常の製造方法から説明する。図8
(a)は、切り出し前のインゴット1を示す。インゴッ
ト1から、先ず、ウェーハ2をスライスして切り出す。
ウェーハ2にはスライス時に破砕層等のダメージ層が発
生している。このダメージ層に対して、図8(b)に示
すように、ケミカルエッチングを施し、ダメージ層を除
去する。次に、図9(c)に示すように、ウェーハ2の
第1主平面6に対してメカノケミカルポリッシング(エ
ッチング)を施しミラー加工する。このミラー加工は、
1次、2次と2回繰り返して行なう。その後、各工程で
の汚染を除去するため、ウェーハ洗浄を行う。次に、図
8(d)に示すように、ミラー加工した第1主平面6上
にエピタキシャル成長層4を形成し、目的とする半導体
基板を得る。
(a)は、切り出し前のインゴット1を示す。インゴッ
ト1から、先ず、ウェーハ2をスライスして切り出す。
ウェーハ2にはスライス時に破砕層等のダメージ層が発
生している。このダメージ層に対して、図8(b)に示
すように、ケミカルエッチングを施し、ダメージ層を除
去する。次に、図9(c)に示すように、ウェーハ2の
第1主平面6に対してメカノケミカルポリッシング(エ
ッチング)を施しミラー加工する。このミラー加工は、
1次、2次と2回繰り返して行なう。その後、各工程で
の汚染を除去するため、ウェーハ洗浄を行う。次に、図
8(d)に示すように、ミラー加工した第1主平面6上
にエピタキシャル成長層4を形成し、目的とする半導体
基板を得る。
【0004】次に、ゲッタリング能力を高めたBSD付
きのエピタキシャルウェーハ製造方法について説明す
る。図8(a)は、切り出し前のインゴットを示す。こ
こから先ずウェーハ2をスライスして切り出す。ウェー
ハ2にはスライス時に破砕層等のダメージ層が発生して
いる。このダメージ層に対して、図8(e)に示すよう
に、ケミカルエッチングを施しダメージ層を除去する。
次に、図9(f)に示すように、ウェーハ2の第2主平
面7に対してダメージ層3を故意に形成する。その後、
ウェーハ2を反転して、図8(g)に示すように、第1
主平面6上にメカノケミカルポリッシングを施し、ミラ
ー加工する。このミラー加工は1次、2次と2回繰り返
して行なう。その後、各工程での汚染を除去するため、
ウェーハ洗浄を行なう。次に、同図(h)に示すよう
に、ミラー加工した第1主平面6上にエピタキシャル成
長層4を形成し、目的とする半導体基板を得る。
きのエピタキシャルウェーハ製造方法について説明す
る。図8(a)は、切り出し前のインゴットを示す。こ
こから先ずウェーハ2をスライスして切り出す。ウェー
ハ2にはスライス時に破砕層等のダメージ層が発生して
いる。このダメージ層に対して、図8(e)に示すよう
に、ケミカルエッチングを施しダメージ層を除去する。
次に、図9(f)に示すように、ウェーハ2の第2主平
面7に対してダメージ層3を故意に形成する。その後、
ウェーハ2を反転して、図8(g)に示すように、第1
主平面6上にメカノケミカルポリッシングを施し、ミラ
ー加工する。このミラー加工は1次、2次と2回繰り返
して行なう。その後、各工程での汚染を除去するため、
ウェーハ洗浄を行なう。次に、同図(h)に示すよう
に、ミラー加工した第1主平面6上にエピタキシャル成
長層4を形成し、目的とする半導体基板を得る。
【0005】後者の製造方法は、ゲッタリング能力を向
上させる方法として、重金属等の汚染に敏感なデバイス
に対して近年多く利用されている。
上させる方法として、重金属等の汚染に敏感なデバイス
に対して近年多く利用されている。
【0006】上記前者の方法の場合、通常の酸素濃度
(1.5〜1.8×1013at/cm3 )のインゴット1か
ら出発し、エピタキシャルウェーハが製造される。この
ウェーハには、結晶引き上げ時に生成された潜在核と呼
ばれる極めて微小な結晶の乱れが形成されている。しか
し、素子形成工程(例えばWell拡散)あるいはその
前の酸化工程ではまだこれらの核は重金属等の不純物に
対してゲッタリング能力を発揮するBMD(Bulk Micro
Deffect)と呼ばれる析出物にまで成長していない。し
たがって、何らかの工程汚染が生じた場合、直ちにOS
F(Oxidation induced Stacking Fault)と呼ばれる結
晶欠陥等が発生し、製品歩留まりの低下や歩留まりが安
定しない等の問題が生じていた。
(1.5〜1.8×1013at/cm3 )のインゴット1か
ら出発し、エピタキシャルウェーハが製造される。この
ウェーハには、結晶引き上げ時に生成された潜在核と呼
ばれる極めて微小な結晶の乱れが形成されている。しか
し、素子形成工程(例えばWell拡散)あるいはその
前の酸化工程ではまだこれらの核は重金属等の不純物に
対してゲッタリング能力を発揮するBMD(Bulk Micro
Deffect)と呼ばれる析出物にまで成長していない。し
たがって、何らかの工程汚染が生じた場合、直ちにOS
F(Oxidation induced Stacking Fault)と呼ばれる結
晶欠陥等が発生し、製品歩留まりの低下や歩留まりが安
定しない等の問題が生じていた。
【0007】また、上記の問題に対して、酸素濃度の高
いインゴットを出発材料にする方法や、エピタキシャル
成長前後で熱処理を行って、ゲッタリング能力を高める
方法(IG(Intrinsic Gettering )法と呼ばれる)が
知られている。しかしながらこれらの方法でも、素子形
成の初期工程では十分なゲッタリング能力が現われなか
ったり、又、ナチュラルIG(工程が進むことで自然発
生する析出物によるIG)に比べてゲッタリング能力が
長続きしない、等の問題があった。
いインゴットを出発材料にする方法や、エピタキシャル
成長前後で熱処理を行って、ゲッタリング能力を高める
方法(IG(Intrinsic Gettering )法と呼ばれる)が
知られている。しかしながらこれらの方法でも、素子形
成の初期工程では十分なゲッタリング能力が現われなか
ったり、又、ナチュラルIG(工程が進むことで自然発
生する析出物によるIG)に比べてゲッタリング能力が
長続きしない、等の問題があった。
【0008】以上のような問題に対処する方法として、
図8(a)、(e)〜(f)に示した後者の方法が用い
られる。この方法は、エピタキシャル工程を含む初期の
工程でのゲッタリング効果を高めるものである。そし
て、この方法は、EG(Extrinsic Gettering )として
知られている。これは、ウェーハ2の第2主平面7にB
SD(Back Side Damage)と呼ばれるダメージ層3を形
成し、これをゲッタリングサイドとして活用する方法で
ある。
図8(a)、(e)〜(f)に示した後者の方法が用い
られる。この方法は、エピタキシャル工程を含む初期の
工程でのゲッタリング効果を高めるものである。そし
て、この方法は、EG(Extrinsic Gettering )として
知られている。これは、ウェーハ2の第2主平面7にB
SD(Back Side Damage)と呼ばれるダメージ層3を形
成し、これをゲッタリングサイドとして活用する方法で
ある。
【0009】しかしながらこの方法にも、エピタキシャ
ル成長でのBSDの消失という問題が生じていた。図9
は、従来の半導体基板製造方法で製造したエピタキシャ
ルウェーハの第2主平面7を模式的に表わしたものであ
る。図9(a)は平面図、(b)は(a)のX−X′線
断面模式図である。図9(a)は、目視、またはスポッ
トライト下の斜光で観察される第2主平面7形状であ
る。図に示す様に、白色またはギラギラ光るリング8を
見ることができる。このリング8は、エピタキシャル成
長に用いたm/c、エピタキシャル条件(原料ガス、温
度、時間等)、更にサセプター(支持体)の装着状態に
よって、大きさ、位置、程度が異なるが全てのエピタキ
シャルウェーハに共通に見られるものである。このリン
グ8は、図9(b)の領域Bに対応しており、領域Aで
は、イニシャル面の状態が保存されているのに対して、
領域Bでは、堆積物が形成されて部分的に盛り上がって
いる。一方、領域Cは、エッチングされており、周辺程
エッチング量が多くBSDとしてつけたダメージ層が除
去されている。
ル成長でのBSDの消失という問題が生じていた。図9
は、従来の半導体基板製造方法で製造したエピタキシャ
ルウェーハの第2主平面7を模式的に表わしたものであ
る。図9(a)は平面図、(b)は(a)のX−X′線
断面模式図である。図9(a)は、目視、またはスポッ
トライト下の斜光で観察される第2主平面7形状であ
る。図に示す様に、白色またはギラギラ光るリング8を
見ることができる。このリング8は、エピタキシャル成
長に用いたm/c、エピタキシャル条件(原料ガス、温
度、時間等)、更にサセプター(支持体)の装着状態に
よって、大きさ、位置、程度が異なるが全てのエピタキ
シャルウェーハに共通に見られるものである。このリン
グ8は、図9(b)の領域Bに対応しており、領域Aで
は、イニシャル面の状態が保存されているのに対して、
領域Bでは、堆積物が形成されて部分的に盛り上がって
いる。一方、領域Cは、エッチングされており、周辺程
エッチング量が多くBSDとしてつけたダメージ層が除
去されている。
【0010】
【発明が解決しようとする課題】以上述べたように、従
来の半導体基板製造方法で得られた半導体基板には、ゲ
ッタリング能力を高める目的で第2主平面7に形成した
ダメージ層3がウェーハ2の周辺部で除去され、周辺部
分でのゲッタリング能力を著しく低下させるという問題
がある。
来の半導体基板製造方法で得られた半導体基板には、ゲ
ッタリング能力を高める目的で第2主平面7に形成した
ダメージ層3がウェーハ2の周辺部で除去され、周辺部
分でのゲッタリング能力を著しく低下させるという問題
がある。
【0011】この問題に対してもいくつかの改善策が試
みられている。例えば、エピタキシャル工程で除去され
いないように強いダメージ層3を形成する方法である。
しかしながら、この方法では、このダメージ層3からパ
ーティクルが発生し、効果よりも弊害のほうが大きいと
いう問題がある。
みられている。例えば、エピタキシャル工程で除去され
いないように強いダメージ層3を形成する方法である。
しかしながら、この方法では、このダメージ層3からパ
ーティクルが発生し、効果よりも弊害のほうが大きいと
いう問題がある。
【0012】図10は、ダメージの強弱とゲッタリング
能力の関係及び周辺でのゲッタリング能力の低下を端的
に示す実験結果の説明図である。ダメージ層3を弱く付
けたウェーハ2の場合を図10(a)に示し、ダメージ
層3を強く付けたウェーハ2の場合を(b)に示す。こ
れらの図は、エピタキシャル成長後を強制汚染させた後
に、繰り返し酸化を行ない、選択エッチングにより結晶
性の評価を繰り返した場合の、OSFの分布状態を示し
ている。1stOXは1回だけ酸化し、エッチングした
もの、2ndOXは2回酸化し、エッチングしたもの、
3rdOXは3回酸化し、エッチングしたものを示す。
能力の関係及び周辺でのゲッタリング能力の低下を端的
に示す実験結果の説明図である。ダメージ層3を弱く付
けたウェーハ2の場合を図10(a)に示し、ダメージ
層3を強く付けたウェーハ2の場合を(b)に示す。こ
れらの図は、エピタキシャル成長後を強制汚染させた後
に、繰り返し酸化を行ない、選択エッチングにより結晶
性の評価を繰り返した場合の、OSFの分布状態を示し
ている。1stOXは1回だけ酸化し、エッチングした
もの、2ndOXは2回酸化し、エッチングしたもの、
3rdOXは3回酸化し、エッチングしたものを示す。
【0013】図10からも明らかなように、ダメージ層
の強弱によって程度の差はあるものの、ウェーハ周辺部
でOSFの大量発生及び繰り返し酸化で更にこれが増大
するという現象が観察される。このOSFの発生は、ゲ
ッタリング能力の低下を示す。
の強弱によって程度の差はあるものの、ウェーハ周辺部
でOSFの大量発生及び繰り返し酸化で更にこれが増大
するという現象が観察される。このOSFの発生は、ゲ
ッタリング能力の低下を示す。
【0014】このため、従来からエピタキシャルウェー
ハでのゲッタリング能力を向上させるゲッタリング法が
大きな課題とされてきた。
ハでのゲッタリング能力を向上させるゲッタリング法が
大きな課題とされてきた。
【0015】以上のことを本発明者が実際に行った実験
結果に基づいてさらに詳細に説明する。
結果に基づいてさらに詳細に説明する。
【0016】Siのエピタキシャル成長は還元性雰囲気
中で1100℃程度まで加熱し、その後Siを含む原料
ガスを導入し、熱分解または化学反応を用い、単結晶成
長層を得る技術である。この成長に於いて、原料ガスに
Siの塩化物ガス(例えばSiH2Cl2等)を用いた
場合、ウェーハ周辺で、OSF多発減少によりウェーハ
周辺での歩留り低下という問題が発生した。一方、原料
ガスにSiH4等塩化物を含まない原料ガスを用いた場
合、上記問題は発生しなかった。以上のことから、Cl
を含む原料ガスがウェーハ周辺でのゲッタリング能力を
低下させている事を、本発明者は知得した。
中で1100℃程度まで加熱し、その後Siを含む原料
ガスを導入し、熱分解または化学反応を用い、単結晶成
長層を得る技術である。この成長に於いて、原料ガスに
Siの塩化物ガス(例えばSiH2Cl2等)を用いた
場合、ウェーハ周辺で、OSF多発減少によりウェーハ
周辺での歩留り低下という問題が発生した。一方、原料
ガスにSiH4等塩化物を含まない原料ガスを用いた場
合、上記問題は発生しなかった。以上のことから、Cl
を含む原料ガスがウェーハ周辺でのゲッタリング能力を
低下させている事を、本発明者は知得した。
【0017】次に、上記原因をさらに究明するため、予
め一方の面に10μm程度エピタキシャル成長させたウ
ェーハを表裏逆にして、他方の面に再度エピタキシャル
成長させた。成長条件は、SiCl4ガスを用い、12
00℃の温度とした。この2回目のエピタキシャル成長
後、2回目に裏面とした最初のエピタキシャル成長層の
表面を赤外線干渉法で薄厚測定した。これにより、周辺
ほど膜厚が薄くなっているのが確認された。このこと
は、エピタキシャル成長の熱加工において不純物が再分
布して膜厚が減少したと考えたとしても、見逃し得ない
差である。このことから、本発明者は、ウェーハ周辺で
の膜厚化現象は、その周辺でエッチング現象が発生して
いることに基づくものである、との見地を持つに至っ
た。
め一方の面に10μm程度エピタキシャル成長させたウ
ェーハを表裏逆にして、他方の面に再度エピタキシャル
成長させた。成長条件は、SiCl4ガスを用い、12
00℃の温度とした。この2回目のエピタキシャル成長
後、2回目に裏面とした最初のエピタキシャル成長層の
表面を赤外線干渉法で薄厚測定した。これにより、周辺
ほど膜厚が薄くなっているのが確認された。このこと
は、エピタキシャル成長の熱加工において不純物が再分
布して膜厚が減少したと考えたとしても、見逃し得ない
差である。このことから、本発明者は、ウェーハ周辺で
の膜厚化現象は、その周辺でエッチング現象が発生して
いることに基づくものである、との見地を持つに至っ
た。
【0018】本発明は本発明者が実験により独自に知得
した上記知見に鑑みてなされたもので、その目的は、ウ
ェーハの裏面に形成したダメージ層にエッチング防止膜
を施してエピタキシャル成長させることにより、ゲッタ
リング能力を向上させることにある。
した上記知見に鑑みてなされたもので、その目的は、ウ
ェーハの裏面に形成したダメージ層にエッチング防止膜
を施してエピタキシャル成長させることにより、ゲッタ
リング能力を向上させることにある。
【0019】
【課題を解決するための手段】本発明の第1の半導体基
板は、ウェーハの第1の主平面にはエピタキシャル成長
層が形成されており、第2の主平面にはゲッタリングの
ためのダメージ層及びそのダメージ層を被うウェーハと
は異なるエッチング保護膜が形成されており、前記エピ
タキシャル成長層は、前記エッチング保護膜を前記ダメ
ージ層上に形成した状態で、前記ダメージ層の保護をは
かったまま、塩素を含むSi系の原料ガスを用いて成
長、形成させられたものとして構成される。
板は、ウェーハの第1の主平面にはエピタキシャル成長
層が形成されており、第2の主平面にはゲッタリングの
ためのダメージ層及びそのダメージ層を被うウェーハと
は異なるエッチング保護膜が形成されており、前記エピ
タキシャル成長層は、前記エッチング保護膜を前記ダメ
ージ層上に形成した状態で、前記ダメージ層の保護をは
かったまま、塩素を含むSi系の原料ガスを用いて成
長、形成させられたものとして構成される。
【0020】本発明の第2の装置は、前記第1の装置に
おいて、前記ウェーハはSiであり、前記エッチング保
護膜は、Siの酸化物、Siの窒化物及びSiの炭化物
によって構成される群のうちの1つであるものとして構
成される。
おいて、前記ウェーハはSiであり、前記エッチング保
護膜は、Siの酸化物、Siの窒化物及びSiの炭化物
によって構成される群のうちの1つであるものとして構
成される。
【0021】本発明の第3の装置は、前記第1又は第2
の装置において、前記ダメージ層は、半径が0.01〜
1μmのダメージが、105 個/cm2 以上の密度で形成
されたものとして構成される。
の装置において、前記ダメージ層は、半径が0.01〜
1μmのダメージが、105 個/cm2 以上の密度で形成
されたものとして構成される。
【0022】本発明の半導体基板製造方法は、ウェーハ
の第2の主平面上にゲッタリングのためのダメージ層を
形成する工程と、前記ダメージ層上にエッチング保護膜
を形成する工程と、前記ダメージ層上に前記エッチング
保護膜を形成した状態で、前記ウェーハの第1の主平面
上に、塩素を含むSi系の原料ガスを用いてエピタキシ
ャル層を成長させることにより、前記ダメージ層を保護
しつつエピタキシャル層を成長させる工程と、前記エピ
タキシャル層を成長させた後に前記エッチング保護膜を
取り除く工程と、を備えるものとして構成される。
の第2の主平面上にゲッタリングのためのダメージ層を
形成する工程と、前記ダメージ層上にエッチング保護膜
を形成する工程と、前記ダメージ層上に前記エッチング
保護膜を形成した状態で、前記ウェーハの第1の主平面
上に、塩素を含むSi系の原料ガスを用いてエピタキシ
ャル層を成長させることにより、前記ダメージ層を保護
しつつエピタキシャル層を成長させる工程と、前記エピ
タキシャル層を成長させた後に前記エッチング保護膜を
取り除く工程と、を備えるものとして構成される。
【0023】
【作用】ウェーハの一方の端面(第2の主平面)にダメ
ージ層を形成されている。このダメージ層上にエッチン
グ保護膜を形成した状態でウェーハの他方の端面(第1
の主平面)にエピタキシャル層が形成されている。これ
により、ゲッタリング能力は向上する。
ージ層を形成されている。このダメージ層上にエッチン
グ保護膜を形成した状態でウェーハの他方の端面(第1
の主平面)にエピタキシャル層が形成されている。これ
により、ゲッタリング能力は向上する。
【0024】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【0025】図1(a)〜(g)は、本発明の一実施例
に係る半導体基板製造方法の説明図である。以下にこれ
らの図にしたがって、半導体基板製造方法を説明する。
に係る半導体基板製造方法の説明図である。以下にこれ
らの図にしたがって、半導体基板製造方法を説明する。
【0026】図1(a)は切り出し前のインゴット1の
状態を示す。ここから先ずウェーハ2をスライスし、切
り出しする。
状態を示す。ここから先ずウェーハ2をスライスし、切
り出しする。
【0027】この状態のウェーハ2の表面には、スライ
スに伴う破砕層等のダメージ層が発生している。このダ
メージ層に対して、同図(b)に示すようにケミカルエ
ッチングを施し、ダメージ層を除去する。
スに伴う破砕層等のダメージ層が発生している。このダ
メージ層に対して、同図(b)に示すようにケミカルエ
ッチングを施し、ダメージ層を除去する。
【0028】次に、同図(c)に示すように、ウェーハ
2の一方の表面(第2主平面7)に対してダメージ層3
を故意に形成する。
2の一方の表面(第2主平面7)に対してダメージ層3
を故意に形成する。
【0029】更に、その上に、同図(d)に示すよう
に、CVD法を用いて、所定の厚さのCVD−SiO2
膜5を形成する。
に、CVD法を用いて、所定の厚さのCVD−SiO2
膜5を形成する。
【0030】その後ウェーハ2を反転して、同図(e)
に示すように、他方の表面(第1主平面6)上にメカノ
ケミカルポリッシングを複数回施し、所定の平坦度まで
ミラー加工する。このミラー加工は1次、2次と繰り返
し行なう。その後、各工程での汚染を除去するため、ウ
ェーハの洗浄を行なう。
に示すように、他方の表面(第1主平面6)上にメカノ
ケミカルポリッシングを複数回施し、所定の平坦度まで
ミラー加工する。このミラー加工は1次、2次と繰り返
し行なう。その後、各工程での汚染を除去するため、ウ
ェーハの洗浄を行なう。
【0031】次に、同図(f)に示すように、ミラー加
工した第1主平面6上に、エピタキシャル成長層4を形
成させる。これにより、目的とする半導体基板を得る。
工した第1主平面6上に、エピタキシャル成長層4を形
成させる。これにより、目的とする半導体基板を得る。
【0032】同図(f)に示すエピタキシャル成長にお
いて、同図(d)の工程で形成したCVD−SiO2 膜
5は、ダメージ層3へのエッチングの防止の役割を果
す。なお、エピタキシャル成長においては、ウェーハ2
に形成するデバイスの種類によって、膜厚や比抵抗が異
なる。そして、それぞれの要求に応じて製造条件が定ま
っている。このため、CVD−SiO2 膜5の厚さは、
それぞれの条件でエッチング防止膜としての効果を有す
る様決められなければならない。また、その膜5は、工
程コストを低減する目的から、最小の膜厚である必要が
ある。本発明者の実施結果においては、この膜厚は、M
OS用ウェーハとして用いる厚さ約10μm、比抵抗数
Ωのエピタキシャル形成を、1140℃の温度で、原料
ガスとしてSiHCl3 を用いて行った場合、>500
オングストローム程度であった。またBSDとしては大
きさ(半径)0.5μm程度のダメージ層3を単位平方
cm当たり約106個程度形成した。
いて、同図(d)の工程で形成したCVD−SiO2 膜
5は、ダメージ層3へのエッチングの防止の役割を果
す。なお、エピタキシャル成長においては、ウェーハ2
に形成するデバイスの種類によって、膜厚や比抵抗が異
なる。そして、それぞれの要求に応じて製造条件が定ま
っている。このため、CVD−SiO2 膜5の厚さは、
それぞれの条件でエッチング防止膜としての効果を有す
る様決められなければならない。また、その膜5は、工
程コストを低減する目的から、最小の膜厚である必要が
ある。本発明者の実施結果においては、この膜厚は、M
OS用ウェーハとして用いる厚さ約10μm、比抵抗数
Ωのエピタキシャル形成を、1140℃の温度で、原料
ガスとしてSiHCl3 を用いて行った場合、>500
オングストローム程度であった。またBSDとしては大
きさ(半径)0.5μm程度のダメージ層3を単位平方
cm当たり約106個程度形成した。
【0033】形成方法はその効果が同一であればとわな
く、又エピタキシャル成長の熱工程によって大きさ・密
度は若干異なる。エピタキシャル後のゲッタリング能力
がエピタキシャル成長の熱工程で低下せず、また後工程
でのパーティクル発生原因とならないよう、条件を限定
する必要がある。
く、又エピタキシャル成長の熱工程によって大きさ・密
度は若干異なる。エピタキシャル後のゲッタリング能力
がエピタキシャル成長の熱工程で低下せず、また後工程
でのパーティクル発生原因とならないよう、条件を限定
する必要がある。
【0034】なお、上記実施例では、図1(e)のミラ
ー加工前に同図(c)の工程でダメージ層3を形成し、
その後同図(d)の工程でその上にCVD−SiO2 膜
5を形成する方法を例示した。しかし、ミラー加工後に
ダメージ層3とCVD−SiO2 膜5を堆積するように
してもよい。しかし、この場合、再度ミラー面の再ミラ
ー加工を行なわなければならない。更に、実施例では、
エッチング保護膜としてCVD−SiO2 膜5の片面堆
積を利用した。しかし、その保護膜としては、SiN膜
や更に他の材質の膜でもよい。つまり、エピタキシャル
成長工程中にダメージ層3を保護できれば膜種は何でも
よい。また、熱酸化膜を用いてもエッチング保護膜の形
成は可能である。
ー加工前に同図(c)の工程でダメージ層3を形成し、
その後同図(d)の工程でその上にCVD−SiO2 膜
5を形成する方法を例示した。しかし、ミラー加工後に
ダメージ層3とCVD−SiO2 膜5を堆積するように
してもよい。しかし、この場合、再度ミラー面の再ミラ
ー加工を行なわなければならない。更に、実施例では、
エッチング保護膜としてCVD−SiO2 膜5の片面堆
積を利用した。しかし、その保護膜としては、SiN膜
や更に他の材質の膜でもよい。つまり、エピタキシャル
成長工程中にダメージ層3を保護できれば膜種は何でも
よい。また、熱酸化膜を用いてもエッチング保護膜の形
成は可能である。
【0035】以上の方法により得られた半導体基板につ
いては以下に述べるような数多の特性を実現できた。
いては以下に述べるような数多の特性を実現できた。
【0036】先ず、ユニット評価として汚染と酸化を繰
り返した多重酸化法によるOSFチェックを行なった。
その結果は図2に示すとおりである。図2はOSFチェ
ックの実験結果の説明図である。従来方法によるエピタ
キシャルウェーハの場合を(a)に、本実施例の方法に
よるエピタキシャルウェーハの場合を(b)に、それぞ
れ示した。これらの図は、エピタキシャルウェーハにF
e等を1012atmos/cm2 程度強制汚染させた後に繰り
返し酸化を行ない選択エッチングにより結晶性を評価し
た場合、発生したOSFの分布状態を示している。図2
からも明らかなように、従来方法による場合、ウェーハ
2周辺でOSFが異常に発生する。これに対して、本実
施例の方法によるものでは、OSFはほとんど見られ
ず、また汚染と酸化の繰り返しによってもOSFの増加
は見られなかった。これは、エピタキシャル成長直後の
工程において不純物をゲッタリングするゲッタリングサ
イトの有無が利いているためである。つまり、エピタキ
シャル成長工程での裏面エッチングによるゲッタリング
サイトの減少が防止されたことによる効果であると考え
られる。
り返した多重酸化法によるOSFチェックを行なった。
その結果は図2に示すとおりである。図2はOSFチェ
ックの実験結果の説明図である。従来方法によるエピタ
キシャルウェーハの場合を(a)に、本実施例の方法に
よるエピタキシャルウェーハの場合を(b)に、それぞ
れ示した。これらの図は、エピタキシャルウェーハにF
e等を1012atmos/cm2 程度強制汚染させた後に繰り
返し酸化を行ない選択エッチングにより結晶性を評価し
た場合、発生したOSFの分布状態を示している。図2
からも明らかなように、従来方法による場合、ウェーハ
2周辺でOSFが異常に発生する。これに対して、本実
施例の方法によるものでは、OSFはほとんど見られ
ず、また汚染と酸化の繰り返しによってもOSFの増加
は見られなかった。これは、エピタキシャル成長直後の
工程において不純物をゲッタリングするゲッタリングサ
イトの有無が利いているためである。つまり、エピタキ
シャル成長工程での裏面エッチングによるゲッタリング
サイトの減少が防止されたことによる効果であると考え
られる。
【0037】次に、半導体デバイスの製造工程での評価
を行なった。図3に示すような結果が得られた。図3
は、半導体デバイスの製造工程での歩留まり推移に関す
る評価結果を、従来方法によるものとの比較において示
している。図3からも明らかなように、従来のエピタキ
シャルウェーハと比較して、製品歩留まりは安定してお
り、また高い歩留まりをキープしている。これは、エピ
タキシャルのないBSD付きバルクウェーハと同じレベ
ルである。このような結果が得られた理由は、以下の通
りと考えられる。即ち、エピタキシャル成長の直後の工
程においては高いゲッタリング能力を有するダメージ層
が、ゲッタリングサイトとなって不純物をゲッタリング
する。更に工程が進むにつれて、このダメージ層のアニ
ールアウト等によるゲッタリング能力の低下に対して、
工程熱処理により発生した析出物が新たにゲッターサイ
トとなってゲッタリングが行なわれる(ナチュラルIG
と呼ばれる)ため、エピタキシャルウェーハが素子形成
工程投入から長い工程に渡って、ゲッタリング能力が維
持された結果と考えられる。それ故に、本発明の方法に
よって製造されたエピタキシャルウェーハは、ゲッタリ
ング能力においてBSD付きバルクウェーハと同等の工
程能を有しており、製品検証でも有効な効果を発揮した
といえる。
を行なった。図3に示すような結果が得られた。図3
は、半導体デバイスの製造工程での歩留まり推移に関す
る評価結果を、従来方法によるものとの比較において示
している。図3からも明らかなように、従来のエピタキ
シャルウェーハと比較して、製品歩留まりは安定してお
り、また高い歩留まりをキープしている。これは、エピ
タキシャルのないBSD付きバルクウェーハと同じレベ
ルである。このような結果が得られた理由は、以下の通
りと考えられる。即ち、エピタキシャル成長の直後の工
程においては高いゲッタリング能力を有するダメージ層
が、ゲッタリングサイトとなって不純物をゲッタリング
する。更に工程が進むにつれて、このダメージ層のアニ
ールアウト等によるゲッタリング能力の低下に対して、
工程熱処理により発生した析出物が新たにゲッターサイ
トとなってゲッタリングが行なわれる(ナチュラルIG
と呼ばれる)ため、エピタキシャルウェーハが素子形成
工程投入から長い工程に渡って、ゲッタリング能力が維
持された結果と考えられる。それ故に、本発明の方法に
よって製造されたエピタキシャルウェーハは、ゲッタリ
ング能力においてBSD付きバルクウェーハと同等の工
程能を有しており、製品検証でも有効な効果を発揮した
といえる。
【0038】更に、本実施例の方法で得られた半導体基
板のダメージ層3については、以下のような検証結果を
得た。図4は、個々のダメージの大きさに対するパーテ
ィクル数の関係を示す特性図である。この図4は、形成
したダメージの個々の大きさと、エピタキシャル成長後
の工程(第2主平面7のCVD−SiO2 膜5を剥離し
た後のN−well工程)で発生した表面のパーティク
ル数との関係を示している。図4からも明らかなよう
に、ダメージの大きさが1μm以下の場合、0.3μm
以上のパーティクルは1個/ウェーハなのに対して、ダ
メージの大きさが1μm以上の場合は急激に増加する。
これは、ダメージの個々の大きさが増加するに従って各
ダメージ周辺の歪が大きくなり、熱工程を経た後にタメ
ージからSi屑つまりパーティクルが発生したと考えら
れる。パーティクルに注目すると、この様に、個々のダ
メージの大きさは1μmを上限とするのが適当である。
板のダメージ層3については、以下のような検証結果を
得た。図4は、個々のダメージの大きさに対するパーテ
ィクル数の関係を示す特性図である。この図4は、形成
したダメージの個々の大きさと、エピタキシャル成長後
の工程(第2主平面7のCVD−SiO2 膜5を剥離し
た後のN−well工程)で発生した表面のパーティク
ル数との関係を示している。図4からも明らかなよう
に、ダメージの大きさが1μm以下の場合、0.3μm
以上のパーティクルは1個/ウェーハなのに対して、ダ
メージの大きさが1μm以上の場合は急激に増加する。
これは、ダメージの個々の大きさが増加するに従って各
ダメージ周辺の歪が大きくなり、熱工程を経た後にタメ
ージからSi屑つまりパーティクルが発生したと考えら
れる。パーティクルに注目すると、この様に、個々のダ
メージの大きさは1μmを上限とするのが適当である。
【0039】さらに、下限の大きさを見積もるために先
ほど述べたのと同様強制汚染と酸化によるゲッタリング
能力の評価を行なった。その結果を図5に示す。図5
は、個々のダメージの大きさに対して発生したOSF密
度の特性を示す。図5からも明らかなように、ダメージ
が0.01μm以上の大きさでは、OSF密度は1個/
cm2 と十分にゲッター能力を持つ。これに対して、ダメ
ージが0.01μm以下では、ダメージの大きさの減少
に伴いOSF密度は急激に増加する。これは、エピタキ
シャル成長時の熱工程によりダメージ層がアニールアウ
トされるためであると考えられる。ここでは、SiHC
l3 ガスをソースガスとして、1140℃のエピタキシ
ャル温度で、15分間エピタキシャル成長を行ない、1
5μmのエピタキシャル厚さを得た場合を例示してい
る。熱工程が更に長い場合は、OSF多発現象が生ずる
個々のダメージの大きさは0.01μmよりも若干大き
い方にシフトする。
ほど述べたのと同様強制汚染と酸化によるゲッタリング
能力の評価を行なった。その結果を図5に示す。図5
は、個々のダメージの大きさに対して発生したOSF密
度の特性を示す。図5からも明らかなように、ダメージ
が0.01μm以上の大きさでは、OSF密度は1個/
cm2 と十分にゲッター能力を持つ。これに対して、ダメ
ージが0.01μm以下では、ダメージの大きさの減少
に伴いOSF密度は急激に増加する。これは、エピタキ
シャル成長時の熱工程によりダメージ層がアニールアウ
トされるためであると考えられる。ここでは、SiHC
l3 ガスをソースガスとして、1140℃のエピタキシ
ャル温度で、15分間エピタキシャル成長を行ない、1
5μmのエピタキシャル厚さを得た場合を例示してい
る。熱工程が更に長い場合は、OSF多発現象が生ずる
個々のダメージの大きさは0.01μmよりも若干大き
い方にシフトする。
【0040】以上の結果から、個々のダメージの大きさ
は0.01〜1μmの範囲が適当であると考えられる。
は0.01〜1μmの範囲が適当であると考えられる。
【0041】同様に、ダメージ密度に関する検討を行な
った。その結果は図6に示す。図6は、ダメージ密度に
対するOSF密度の関係を示す特性図である。大きさ
0.01μmのダメージについて、密度を102 個/cm
2 〜1010個/cm2 の範囲で変化させて、強制汚染と酸
化により、ゲッタリング能力を調べた結果である。同図
からも明らかなように、ダメージ密度が105 個/cm2
以上では、十分にゲッタリングが利いて、発生したOS
Fも1個/cm2 であった。これに反して、ダメージ密度
が105 個/cm2以下では、急激にOSFが発生し、ゲ
ッタリング能力が十分でないことが判明した。
った。その結果は図6に示す。図6は、ダメージ密度に
対するOSF密度の関係を示す特性図である。大きさ
0.01μmのダメージについて、密度を102 個/cm
2 〜1010個/cm2 の範囲で変化させて、強制汚染と酸
化により、ゲッタリング能力を調べた結果である。同図
からも明らかなように、ダメージ密度が105 個/cm2
以上では、十分にゲッタリングが利いて、発生したOS
Fも1個/cm2 であった。これに反して、ダメージ密度
が105 個/cm2以下では、急激にOSFが発生し、ゲ
ッタリング能力が十分でないことが判明した。
【0042】以上の検証から、ダメージ層の形成条件、
つまり個々の大きさや密度に対して適正条件が存在する
ことが判明した。図7は、ダメージ層の形成条件とゲッ
タリング能力の関係を示す。図7において、(A)はア
ニールアウトに対する下限、(B)はパーティクルに対
する上限(0.1μm以上で105個/ウェーハ)、
(C)はゲッタリング能力に対する下限、(D)は形成
条件の上限をそれぞれ示す。更に、○印はOSF発生が
1個/cm2 以下の条件を示し、×印はOSF発生が1個
/cm2 以上の条件を示す。図7から明らかなように、ダ
メージの大きさが0.01μm〜1μmで、かつ密度1
05 個/cm2 以上の範囲で十分なゲッタリング能力を持
つことが判明した。
つまり個々の大きさや密度に対して適正条件が存在する
ことが判明した。図7は、ダメージ層の形成条件とゲッ
タリング能力の関係を示す。図7において、(A)はア
ニールアウトに対する下限、(B)はパーティクルに対
する上限(0.1μm以上で105個/ウェーハ)、
(C)はゲッタリング能力に対する下限、(D)は形成
条件の上限をそれぞれ示す。更に、○印はOSF発生が
1個/cm2 以下の条件を示し、×印はOSF発生が1個
/cm2 以上の条件を示す。図7から明らかなように、ダ
メージの大きさが0.01μm〜1μmで、かつ密度1
05 個/cm2 以上の範囲で十分なゲッタリング能力を持
つことが判明した。
【0043】
【発明の効果】以上述べたように、本発明の半導体基板
によれば、塩素を含むSi系の原料ガスを用いてのエピ
タキシャル成長によりエッチング作用のあるHClガス
が反応ガスとして生成されるが、ダメージ層にエッチン
グ保護膜を堆積したうえでエピタキシャル成長させるよ
うにしたので、エピタキシャル成長中にダメージ層がこ
のHClガスによって除去されることはなく、このダメ
ージ層によってゲッタリング能力が高く、高集積度の半
導体デバイスを製造するのに好適なエピタキシャルウェ
ーハを得ることができる。
によれば、塩素を含むSi系の原料ガスを用いてのエピ
タキシャル成長によりエッチング作用のあるHClガス
が反応ガスとして生成されるが、ダメージ層にエッチン
グ保護膜を堆積したうえでエピタキシャル成長させるよ
うにしたので、エピタキシャル成長中にダメージ層がこ
のHClガスによって除去されることはなく、このダメ
ージ層によってゲッタリング能力が高く、高集積度の半
導体デバイスを製造するのに好適なエピタキシャルウェ
ーハを得ることができる。
【図1】本発明の一実施例に係る半導体基板製造方法の
説明図。
説明図。
【図2】OSFチェックの実験結果の説明図。
【図3】実施例の半導体基板製造方法により得られた半
導体基板による半導体デバイスの製造工程での歩留まり
推移を、従来方法によるものとの比較において示した説
明図。
導体基板による半導体デバイスの製造工程での歩留まり
推移を、従来方法によるものとの比較において示した説
明図。
【図4】個々のダメージの大きさに対するパーティクル
数の関係を示す特性図。
数の関係を示す特性図。
【図5】個々のダメージの大きさに対して発生したOS
F密度の特性図。
F密度の特性図。
【図6】ダメージ密度に対するOSF密度の関係を示す
特性図。
特性図。
【図7】ダメージ層の形成条件の制限とゲッタリング能
力の関係を示す特性図。
力の関係を示す特性図。
【図8】従来の半導体基板製造方法の説明図。
【図9】従来の半導体基板製造方法で製造したエピタキ
シャルウェーハの平面を模式的に表わしたもの。
シャルウェーハの平面を模式的に表わしたもの。
【図10】強制汚染と酸化を繰り返した後のOSF分布
の説明図。
の説明図。
1 インゴット 2 ウェーハ 3 ダメージ層 4 エピタキシャル成長層 5 CVD−SiO2 膜 6 第1主平面 7 第2主平面 8 リング
Claims (4)
- 【請求項1】ウェーハの第1の主平面にはエピタキシャ
ル成長層が形成されており、第2の主平面にはゲッタリ
ングのためのダメージ層及びそのダメージ層を被うウェ
ーハとは異なるエッチング保護膜が形成されており、 前記エピタキシャル成長層は、前記エッチング保護膜を
前記ダメージ層上に形成した状態で、前記ダメージ層の
保護をはかったまま、塩素を含むSi系の原料ガスを用
いて成長、形成させられたものであることを特徴とする
半導体基板。 - 【請求項2】前記ウェーハはSiであり、前記エッチン
グ保護膜は、Siの酸化物、Siの窒化物及びSiの炭
化物によって構成される群のうちの1つである、請求項
1記載の半導体基板。 - 【請求項3】前記ダメージ層は、半径が0.01〜1μ
mのダメージが、105 個/cm2 以上の密度で形成され
たものである、請求項1又は2記載の半導体基板。 - 【請求項4】ウェーハの第2の主平面上にゲッタリング
のためのダメージ層を形成する工程と、 前記ダメージ層上にエッチング保護膜を形成する工程
と、 前記ダメージ層上に前記エッチング保護膜を形成した状
態で、前記ウェーハの第1の主平面上に、塩素を含むS
i系の原料ガスを用いてエピタキシャル層を成長させる
ことにより、前記ダメージ層を保護しつつエピタキシャ
ル層を成長させる工程と、 前記エピタキシャル層を成長させた後に前記エッチング
保護膜を取り除く工程と、 を備えることを特徴とする半導体基板製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3027551A JP2763204B2 (ja) | 1991-02-21 | 1991-02-21 | 半導体基板及びその製造方法 |
KR1019920002380A KR960016834B1 (ko) | 1991-02-21 | 1992-02-18 | 반도체기판의 제조방법 |
EP19920102968 EP0500130A3 (en) | 1991-02-21 | 1992-02-21 | Method of manufacturing an epitaxial semiconductor wafer having gettering properties |
US08/024,839 US5389551A (en) | 1991-02-21 | 1993-03-01 | Method of manufacturing a semiconductor substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3027551A JP2763204B2 (ja) | 1991-02-21 | 1991-02-21 | 半導体基板及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04267339A JPH04267339A (ja) | 1992-09-22 |
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