JPH06120097A - 半導体装置用基板 - Google Patents
半導体装置用基板Info
- Publication number
- JPH06120097A JPH06120097A JP26446992A JP26446992A JPH06120097A JP H06120097 A JPH06120097 A JP H06120097A JP 26446992 A JP26446992 A JP 26446992A JP 26446992 A JP26446992 A JP 26446992A JP H06120097 A JPH06120097 A JP H06120097A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- silicon
- film
- semiconductor device
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】半導体基板に基板内の熱分布の不均一や基板支
持体と基板の接触による欠陥の発生を防ぐ。 【構成】シリコン基板１の裏面の全部もしくは一部と表
面の周辺部と側面に酸化シリコン膜２を被覆膜とする半
導体基板を用いることにより、デバイス形成工程におけ
る半導体基板１の熱分布の不均一および基板支持体と基
板の接触による損傷から発生する欠陥（スリップ）を抑
制する。
持体と基板の接触による欠陥の発生を防ぐ。 【構成】シリコン基板１の裏面の全部もしくは一部と表
面の周辺部と側面に酸化シリコン膜２を被覆膜とする半
導体基板を用いることにより、デバイス形成工程におけ
る半導体基板１の熱分布の不均一および基板支持体と基
板の接触による損傷から発生する欠陥（スリップ）を抑
制する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置用基板に関
し、特にシリコン基板に関する。
し、特にシリコン基板に関する。
【０００２】
【従来の技術】従来、シリコン基板は特にデバイス形成
工程における種々の熱処理において、基板に保護膜を形
成することは行なわれていなかった。
工程における種々の熱処理において、基板に保護膜を形
成することは行なわれていなかった。
【０００３】このデバイス形成における昇温、降温等で
基板内に温度分布ができた場合、基板が変形しこの変形
が基板を構成している物質の臨海応力を越えると欠陥
（スリップ）が発生することが知られている。また、熱
処理時の基板の支持体と基板の接触により基板の周辺部
が損傷し、その損傷が原因となって欠陥（スリップ）が
発生することも知られている。従来、この欠陥（スリッ
プ）を防ぐためにデバイス形成工程における基板の支持
体の構造の工夫や熱処理時の入出炉温度や入出炉速度の
条件変更を行う等の対策がとられてきた。
基板内に温度分布ができた場合、基板が変形しこの変形
が基板を構成している物質の臨海応力を越えると欠陥
（スリップ）が発生することが知られている。また、熱
処理時の基板の支持体と基板の接触により基板の周辺部
が損傷し、その損傷が原因となって欠陥（スリップ）が
発生することも知られている。従来、この欠陥（スリッ
プ）を防ぐためにデバイス形成工程における基板の支持
体の構造の工夫や熱処理時の入出炉温度や入出炉速度の
条件変更を行う等の対策がとられてきた。
【０００４】しかし、従来の基板の支持体の構造の工夫
や熱処理時の入出炉温度や入出炉速度の条件変更を行う
ことにより、基板の変形や欠陥の発生を防ぐことは可能
であるが、スループットや酸素析出の問題がでたり、ま
た、大口径化すると以上のような対策でも防ぎにくい。
や熱処理時の入出炉温度や入出炉速度の条件変更を行う
ことにより、基板の変形や欠陥の発生を防ぐことは可能
であるが、スループットや酸素析出の問題がでたり、ま
た、大口径化すると以上のような対策でも防ぎにくい。
【０００５】
【発明が解決しようとする課題】上述した保護膜のない
シリコン基板では、デバイ形成工程における熱処理時に
基板の変形がおこるため、デバイス形成工程の一つであ
るリソグラフィー工程において露光が困難になるという
欠点があった。また、熱処理工程時の基板の変形により
デバイスが形成される領域に欠陥が発生し、作成したデ
バイスの特性が悪化して歩留まりが低くなりやすいとい
う欠点があった。
シリコン基板では、デバイ形成工程における熱処理時に
基板の変形がおこるため、デバイス形成工程の一つであ
るリソグラフィー工程において露光が困難になるという
欠点があった。また、熱処理工程時の基板の変形により
デバイスが形成される領域に欠陥が発生し、作成したデ
バイスの特性が悪化して歩留まりが低くなりやすいとい
う欠点があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置用基
板は、シリコン基板の表面の周辺部と側面と裏面を酸化
シリコン膜、多結晶シリコン膜、窒化シリコン膜、また
はこれらの膜の複合膜でおおうものである。
板は、シリコン基板の表面の周辺部と側面と裏面を酸化
シリコン膜、多結晶シリコン膜、窒化シリコン膜、また
はこれらの膜の複合膜でおおうものである。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は、本発明の第１の実施例を説
明するための基板の断面図である。以下製造方法と共に
説明する。
る。図１（ａ）〜（ｃ）は、本発明の第１の実施例を説
明するための基板の断面図である。以下製造方法と共に
説明する。
【０００８】まず図１（ａ）に示すように、直径６イン
チのシリコン基板１の表面を約１０００℃、水素と酸素
の混合雰囲気中で１００秒加熱処理し、全面に酸化シリ
コン膜２Ａを２０ｎｍの厚さに形成する。次でＣＶＤ法
によって８００℃で窒化シリコン膜３を周辺部を除く表
面に３００ｎｍ形成する。
チのシリコン基板１の表面を約１０００℃、水素と酸素
の混合雰囲気中で１００秒加熱処理し、全面に酸化シリ
コン膜２Ａを２０ｎｍの厚さに形成する。次でＣＶＤ法
によって８００℃で窒化シリコン膜３を周辺部を除く表
面に３００ｎｍ形成する。
【０００９】次に図１（ｂ）に示すように、約１０００
℃７．５時間、酸素と水素の混合雰囲気中で加熱処理
し、酸化シリコン膜２Ｂを８００ｎｍ形成する。
℃７．５時間、酸素と水素の混合雰囲気中で加熱処理
し、酸化シリコン膜２Ｂを８００ｎｍ形成する。
【００１０】次に図１（ｃ）に示すように、ウェットエ
ッチング法により窒化シリコン膜３と窒化シリコン膜３
下の酸化シリコン膜２Ａを除去することにより保護膜と
しての酸化シリコン膜２が、シリコン基板１の裏面と側
面と表面の周辺部に７５０ｎｍの厚さに残る。
ッチング法により窒化シリコン膜３と窒化シリコン膜３
下の酸化シリコン膜２Ａを除去することにより保護膜と
しての酸化シリコン膜２が、シリコン基板１の裏面と側
面と表面の周辺部に７５０ｎｍの厚さに残る。
【００１１】このように構成された半導体装置用基板と
従来の半導体基板を、１０００℃，１時間，入出炉速度
６ｃｍ／ｍｉｎの条件で抵抗加熱ホットウォール炉を用
いて熱処理した後、欠陥発生についてＸ線トポグラフィ
ー技術を用いて評価した。その結果、従来の半導体基板
ではスリップ率（１ｃｍ角にかかるスリップのマス目／
基板全体のマス目×１００）は１５〜１７％であったの
に対し、本実施例のシリコン基板ではスリップ率は、３
〜４％であった。
従来の半導体基板を、１０００℃，１時間，入出炉速度
６ｃｍ／ｍｉｎの条件で抵抗加熱ホットウォール炉を用
いて熱処理した後、欠陥発生についてＸ線トポグラフィ
ー技術を用いて評価した。その結果、従来の半導体基板
ではスリップ率（１ｃｍ角にかかるスリップのマス目／
基板全体のマス目×１００）は１５〜１７％であったの
に対し、本実施例のシリコン基板ではスリップ率は、３
〜４％であった。
【００１２】これは、シリコン基板の裏面と表面の周辺
部と側面に酸化シリコン膜を形成することによって、熱
処理時の基板の支持体と基板との接触時に発生する損傷
が抑えられるために、損傷起因の欠陥（スリップ）が発
生しなかったっためと考えられる。
部と側面に酸化シリコン膜を形成することによって、熱
処理時の基板の支持体と基板との接触時に発生する損傷
が抑えられるために、損傷起因の欠陥（スリップ）が発
生しなかったっためと考えられる。
【００１３】図２（ａ），（ｂ）は本発明の第２の実施
例を説明するための基板の断面図である。
例を説明するための基板の断面図である。
【００１４】まず図２（ａ）に示すように、シリコン基
板１の表面の周辺部を除く部分にＣＶＤ法により６００
℃で酸化シリコン膜２を２０ｎｍ形成したのち、６５０
℃で裏面及び側面に多結晶シリコン膜４を５０ｎｍつけ
る。
板１の表面の周辺部を除く部分にＣＶＤ法により６００
℃で酸化シリコン膜２を２０ｎｍ形成したのち、６５０
℃で裏面及び側面に多結晶シリコン膜４を５０ｎｍつけ
る。
【００１５】次に図２（ｂ）に示すように、表面側の酸
化シリコン膜２をウェットエッチング法で除去する。
化シリコン膜２をウェットエッチング法で除去する。
【００１６】上記の半導体装置の基板と従来の半導体基
板を１０００℃，１時間，入出炉速度６ｃｍ／ｍｉｎ．
の条件で抵抗加熱ホットウォール炉を用いて熱処理した
後、欠陥の発生をＸ線トポグラフィー技術を用いて評価
した。その結果、従来の半導体基板ではスリップ率は１
５〜１７％であるのに対し、本第２の実施例のシリコン
基板ではスリップ率は、２〜３％であった。
板を１０００℃，１時間，入出炉速度６ｃｍ／ｍｉｎ．
の条件で抵抗加熱ホットウォール炉を用いて熱処理した
後、欠陥の発生をＸ線トポグラフィー技術を用いて評価
した。その結果、従来の半導体基板ではスリップ率は１
５〜１７％であるのに対し、本第２の実施例のシリコン
基板ではスリップ率は、２〜３％であった。
【００１７】これは、シリコン基板の裏面と表面の周辺
部と側面に多結晶シリコン膜を形成することによって、
第１の実施例の場合と同様に、熱処理時の基板の支持体
と基板との接触時に発生する損傷が抑えられるために、
損傷起因の欠陥が発生しなかったっためと考えられる。
部と側面に多結晶シリコン膜を形成することによって、
第１の実施例の場合と同様に、熱処理時の基板の支持体
と基板との接触時に発生する損傷が抑えられるために、
損傷起因の欠陥が発生しなかったっためと考えられる。
【００１８】図３（ａ），（ｂ）は本発明の第３の実施
例を説明するための基板の断面図である。
例を説明するための基板の断面図である。
【００１９】まず図３（ａ）に示すように、シリコン基
板１を１０００℃，１００秒，水素と酸素の混合雰囲気
中で加熱処理し、全面に酸化シリコン膜２を２０ｎｍ形
成する。その後、裏面からＣＶＤ法により６５０℃で多
結晶シリコン膜４を５０ｎｍつける。
板１を１０００℃，１００秒，水素と酸素の混合雰囲気
中で加熱処理し、全面に酸化シリコン膜２を２０ｎｍ形
成する。その後、裏面からＣＶＤ法により６５０℃で多
結晶シリコン膜４を５０ｎｍつける。
【００２０】次に図３（ｂ）に示すように、基板表面上
の酸化シリコン膜２をウェットエッチング法で除去す
る。
の酸化シリコン膜２をウェットエッチング法で除去す
る。
【００２１】上記の半導体装置用基板を第１の実施例と
同一の条件で抵抗加熱ホットウォール炉を用いて熱処理
した後、欠陥発生についてＸ線トポグラフィー技術を用
いて評価した。その結果、スリップ率は１〜２％であっ
た。
同一の条件で抵抗加熱ホットウォール炉を用いて熱処理
した後、欠陥発生についてＸ線トポグラフィー技術を用
いて評価した。その結果、スリップ率は１〜２％であっ
た。
【００２２】図４（ａ），（ｂ）は本発明の第４の実施
例を説明するための基板の断面図である。
例を説明するための基板の断面図である。
【００２３】まず図４（ａ）に示すように、シリコン基
板１の表面にＣＶＤ法によって６００℃で酸化シリコン
膜２を２０ｎｍつける。さらに、基板裏面にＣＶＤ法に
よって８００℃で窒化シリコン膜３を３００ｎｍつけ
る。
板１の表面にＣＶＤ法によって６００℃で酸化シリコン
膜２を２０ｎｍつける。さらに、基板裏面にＣＶＤ法に
よって８００℃で窒化シリコン膜３を３００ｎｍつけ
る。
【００２４】次に図４（ｂ）に示すように、基板の表面
側の酸化シリコン膜２をウェットエッチング法で除去す
る。
側の酸化シリコン膜２をウェットエッチング法で除去す
る。
【００２５】上記の半導体装置用基板を第１の実施例と
同一の条件で抵抗加熱ホットウォール炉を用いて熱処理
した後、欠陥発生についてＸ線トポグラフィー技術を用
いて評価した。その結果、スリップ率は２〜４％であっ
た。
同一の条件で抵抗加熱ホットウォール炉を用いて熱処理
した後、欠陥発生についてＸ線トポグラフィー技術を用
いて評価した。その結果、スリップ率は２〜４％であっ
た。
【００２６】図５（ａ），（ｂ）は本発明の第５の実施
例を説明するための基板の断面図である。
例を説明するための基板の断面図である。
【００２７】図５（ａ）に示すように、シリコン基板１
を１０００℃、１００秒、水素と酸素の混合雰囲気中で
加熱処理し、基板全面に酸化シリコン膜２を２０ｎｍつ
ける。その後、ＣＶＤ法によって裏面から８００℃でシ
リコン窒化膜３を３００ｎｍつける。
を１０００℃、１００秒、水素と酸素の混合雰囲気中で
加熱処理し、基板全面に酸化シリコン膜２を２０ｎｍつ
ける。その後、ＣＶＤ法によって裏面から８００℃でシ
リコン窒化膜３を３００ｎｍつける。
【００２８】次に図５（ｂ）に示すように、基板表面上
の酸化シリコン膜２をウェットエッチング法で除去す
る。
の酸化シリコン膜２をウェットエッチング法で除去す
る。
【００２９】上記の半導体装置用基板を第１の実施例と
同一条件で抵抗加熱ホットウォール炉を用いて熱処理し
た後、欠陥発生についてＸ線トポグラフィー技術を用い
て評価した。その結果、スリップ率は３〜５％であっ
た。
同一条件で抵抗加熱ホットウォール炉を用いて熱処理し
た後、欠陥発生についてＸ線トポグラフィー技術を用い
て評価した。その結果、スリップ率は３〜５％であっ
た。
【００３０】
【発明の効果】以上説明したように本発明は、シリコン
基板の裏面と表面の周辺部と側面に酸化シリコン膜，多
結晶シリコン膜，シリコン窒化膜、またはこれらの複合
膜からなる保護膜を形成することにより、デバイス形成
工程中に基板周辺部からの欠陥（スリップ）の発生を抑
制させることが可能となり、作成したデバイスの特性の
悪化を防ぎ、リソグラフィー工程での露光への支障も低
くなり、半導体装置の歩留まりの向上に大きく寄与でき
るという効果を有する。
基板の裏面と表面の周辺部と側面に酸化シリコン膜，多
結晶シリコン膜，シリコン窒化膜、またはこれらの複合
膜からなる保護膜を形成することにより、デバイス形成
工程中に基板周辺部からの欠陥（スリップ）の発生を抑
制させることが可能となり、作成したデバイスの特性の
悪化を防ぎ、リソグラフィー工程での露光への支障も低
くなり、半導体装置の歩留まりの向上に大きく寄与でき
るという効果を有する。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】本発明の第３の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】本発明の第４の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図５】本発明の第５の実施例を説明するための半導体
チップの断面図。
チップの断面図。
１ シリコン基板 ２，２Ａ，２Ｂ 酸化シリコン膜 ３ 窒化シリコン膜 ４ 多結晶シリコン膜
Claims (4)
- 【請求項１】 シリコン基板の表面の周辺部と側面と裏
面が保護膜でおおわれていることを特徴とする半導体装
置用基板。 - 【請求項２】 保護膜は酸化シリコン膜または多結晶シ
リコン膜または窒化シリコン膜である請求項１記載の半
導体装置用基板。 - 【請求項３】 保護膜は酸化シリコン膜と多結晶シリコ
ン膜との複合膜である請求項１記載の半導体装置用基
板。 - 【請求項４】 保護膜は酸化シリコン膜と窒化シリコン
膜との複合膜である請求項１記載の半導体装置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26446992A JPH06120097A (ja) | 1992-10-02 | 1992-10-02 | 半導体装置用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26446992A JPH06120097A (ja) | 1992-10-02 | 1992-10-02 | 半導体装置用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120097A true JPH06120097A (ja) | 1994-04-28 |
Family
ID=17403658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26446992A Pending JPH06120097A (ja) | 1992-10-02 | 1992-10-02 | 半導体装置用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003297947A (ja) * | 2002-04-01 | 2003-10-17 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| DE102007061141B3 (de) * | 2007-12-19 | 2009-06-25 | Austriamicrosystems Ag | Verfahren zum Schutz eines Waferrandes |
-
1992
- 1992-10-02 JP JP26446992A patent/JPH06120097A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003297947A (ja) * | 2002-04-01 | 2003-10-17 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| DE102007061141B3 (de) * | 2007-12-19 | 2009-06-25 | Austriamicrosystems Ag | Verfahren zum Schutz eines Waferrandes |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW382028B (en) | Continuous process for forming improved titanium nitride barrier layers | |
| JP2763204B2 (ja) | 半導体基板及びその製造方法 | |
| JPH0845944A (ja) | シリコンウェーハの製造方法 | |
| JP3496508B2 (ja) | 張り合わせシリコンウェーハおよびその製造方法 | |
| JP2874618B2 (ja) | シリコン半導体基板及びその製造方法 | |
| JPH06120097A (ja) | 半導体装置用基板 | |
| JPH06112173A (ja) | 半導体シリコンエピタキシャル基板の製造方法 | |
| JPH09266212A (ja) | シリコンウエーハおよびその製造方法 | |
| JPH04354118A (ja) | 半導体装置の製造方法 | |
| JPH10199848A (ja) | 炭化ケイ素ウエハの表面汚染除去方法および炭化ケイ素ウエハ | |
| WO1999050895A1 (fr) | Procede de fabrication de plaquettes a semi-conducteur | |
| JPH11345954A (ja) | 半導体基板及びその製造方法 | |
| JPH10144580A (ja) | 半導体熱処理用ダミーウエハ及びその再生方法 | |
| US7358197B2 (en) | Method for avoiding polysilicon film over etch abnormal | |
| JP4959878B2 (ja) | ウエファの製造方法 | |
| JP3763629B2 (ja) | エピタキシャルウェ−ハの製造方法 | |
| JPH02197128A (ja) | エピタキシャルウェーハおよびその製造方法 | |
| JPH08111409A (ja) | 半導体装置の製法 | |
| JPH025521A (ja) | 半導体装置の製造方法 | |
| JP2601208B2 (ja) | 半導体基体の処理方法 | |
| JP2001044206A (ja) | シリコンウェーハの熱処理方法 | |
| JPH05206145A (ja) | 半導体装置の製造方法 | |
| JPH03266434A (ja) | 半導体装置の製造方法 | |
| JPS6224616A (ja) | エピタキシヤル成長方法 | |
| JPH04171822A (ja) | 半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |