JP2003297947A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP2003297947A JP2003297947A JP2002098996A JP2002098996A JP2003297947A JP 2003297947 A JP2003297947 A JP 2003297947A JP 2002098996 A JP2002098996 A JP 2002098996A JP 2002098996 A JP2002098996 A JP 2002098996A JP 2003297947 A JP2003297947 A JP 2003297947A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- semiconductor
- back surface
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 金属酸化物よりなる高誘電膜に起因する汚染
物質の低減を図り、半導体集積回路装置の特性の向上を
図る。 【解決手段】半導体基板１のｐ型ウエル３およびｎ型ウ
エル４上に、ゲート絶縁膜としてＡｌ2Ｏ3膜８ａを熱Ｃ
ＶＤ法により形成する際、半導体基板１の裏面に形成さ
れたＡｌ2Ｏ3膜８ｂを上面とし、Ａｌ2Ｏ3膜８ｂ上に酸
化シリコン膜２９を形成した後、Ａｌ2Ｏ3膜８ａ上に、
多結晶シリコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜
９ｂからなるゲート電極Ｇを形成し、さらに、ゲート電
極Ｇの両側に、ｎ+型半導体領域１４およびｐ+型半導体
領域１５（ソース、ドレイン）を形成する。このように
半導体基板１の裏面のＡｌ2Ｏ3膜８ｂが酸化シリコン膜
２９によって覆われているので、半導体基板１の裏面が
製造装置のステージに接することにより装置内部が金属
もしくは金属化合物で汚染されることを防止できる。
物質の低減を図り、半導体集積回路装置の特性の向上を
図る。 【解決手段】半導体基板１のｐ型ウエル３およびｎ型ウ
エル４上に、ゲート絶縁膜としてＡｌ2Ｏ3膜８ａを熱Ｃ
ＶＤ法により形成する際、半導体基板１の裏面に形成さ
れたＡｌ2Ｏ3膜８ｂを上面とし、Ａｌ2Ｏ3膜８ｂ上に酸
化シリコン膜２９を形成した後、Ａｌ2Ｏ3膜８ａ上に、
多結晶シリコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜
９ｂからなるゲート電極Ｇを形成し、さらに、ゲート電
極Ｇの両側に、ｎ+型半導体領域１４およびｐ+型半導体
領域１５（ソース、ドレイン）を形成する。このように
半導体基板１の裏面のＡｌ2Ｏ3膜８ｂが酸化シリコン膜
２９によって覆われているので、半導体基板１の裏面が
製造装置のステージに接することにより装置内部が金属
もしくは金属化合物で汚染されることを防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、金属酸化膜よりな
る高誘電膜を有する半導体集積回路装置に適用して有効
な技術に関する。
置およびその製造技術に関し、特に、金属酸化膜よりな
る高誘電膜を有する半導体集積回路装置に適用して有効
な技術に関する。
【０００２】
【従来の技術】論理回路やメモリ等に用いられるＭＩＳ
ＦＥＴ（Metal Insulator Semiconductor Field Effect
Transistor）は、酸化シリコン膜よりなるゲート絶縁
膜と、その上部に形成されるゲート電極を有する。
ＦＥＴ（Metal Insulator Semiconductor Field Effect
Transistor）は、酸化シリコン膜よりなるゲート絶縁
膜と、その上部に形成されるゲート電極を有する。
【０００３】素子の微細化やその駆動電圧の低電圧化に
伴い、ゲート絶縁膜の膜厚は薄くなる傾向にある。
伴い、ゲート絶縁膜の膜厚は薄くなる傾向にある。
【０００４】しかしながら、その薄膜化にも限界がある
ため、例えば、Ａｌ2Ｏ3（酸化アルミニウム）等の金属
酸化物よりなる高誘電膜（ｈｉｇｈ−ｋ膜）の採用が検
討されている。
ため、例えば、Ａｌ2Ｏ3（酸化アルミニウム）等の金属
酸化物よりなる高誘電膜（ｈｉｇｈ−ｋ膜）の採用が検
討されている。
【０００５】
【発明が解決しようとする課題】本発明者らは、半導体
集積回路装置の研究・開発に従事しており、ゲート絶縁
膜に、金属酸化物よりなる高誘電膜（ｈｉｇｈ−ｋ膜）
を用いることを検討した。
集積回路装置の研究・開発に従事しており、ゲート絶縁
膜に、金属酸化物よりなる高誘電膜（ｈｉｇｈ−ｋ膜）
を用いることを検討した。
【０００６】しかしながら、このような場合に、金属や
金属化合物による汚染が問題となることが判明した。
金属化合物による汚染が問題となることが判明した。
【０００７】即ち、半導体基板（半導体ウエハ）上に、
金属酸化物よりなる高誘電膜を形成する際、例えば、ホ
ットウォール型のＣＶＤ（Chemical Vapor depositio
n）装置を用いると、半導体基板の裏面にまで金属酸化
物が形成されてしまう。
金属酸化物よりなる高誘電膜を形成する際、例えば、ホ
ットウォール型のＣＶＤ（Chemical Vapor depositio
n）装置を用いると、半導体基板の裏面にまで金属酸化
物が形成されてしまう。
【０００８】追って詳細に説明するように、半導体基板
裏面に金属酸化物が形成された状態で、その後の処理、
例えば、フォトリソグラフィー処理を行うと、ステッパ
装置のステージ（ウエハ支持台）を、金属や金属化合物
で汚染してしまう。この汚染物質は、その後ステージ上
に搭載され、処理される半導体基板の裏面を汚染する。
裏面に金属酸化物が形成された状態で、その後の処理、
例えば、フォトリソグラフィー処理を行うと、ステッパ
装置のステージ（ウエハ支持台）を、金属や金属化合物
で汚染してしまう。この汚染物質は、その後ステージ上
に搭載され、処理される半導体基板の裏面を汚染する。
【０００９】このように、半導体基板裏面の汚染が連鎖
的に起こり、その後の処理、特に、複数枚のウエハを一
度に処理する（バッチ式処理）工程において、半導体基
板上に汚染が拡大する。このような汚染物質（金属や金
属化合物）が、半導体基板上に付着し、半導体集積回路
装置内に拡散すると、その特性を劣化させる。例えば、
ゲート絶縁膜の耐圧を劣化させてしまう。
的に起こり、その後の処理、特に、複数枚のウエハを一
度に処理する（バッチ式処理）工程において、半導体基
板上に汚染が拡大する。このような汚染物質（金属や金
属化合物）が、半導体基板上に付着し、半導体集積回路
装置内に拡散すると、その特性を劣化させる。例えば、
ゲート絶縁膜の耐圧を劣化させてしまう。
【００１０】また、このような汚染物質を洗浄等により
除去することも考え得るが、金属や金属化合物は除去し
難く、使用可能な洗浄液が限られるいという問題があ
る。
除去することも考え得るが、金属や金属化合物は除去し
難く、使用可能な洗浄液が限られるいという問題があ
る。
【００１１】また、高誘電膜の膜種によって用いられる
洗浄液が異なり、洗浄液を適宜変更するためには、洗浄
装置や洗浄工程の複雑化が必至である。
洗浄液が異なり、洗浄液を適宜変更するためには、洗浄
装置や洗浄工程の複雑化が必至である。
【００１２】また、例えば、Ａｌ2Ｏ3の洗浄液として考
え得るＫＨＳＯ4中には、Ｋ（カリウム）が含まれてお
り、このＫ（カリウム）が汚染物質となる。従って、こ
のＫ（カリウム）を除去するための対策が更に必要とな
る。
え得るＫＨＳＯ4中には、Ｋ（カリウム）が含まれてお
り、このＫ（カリウム）が汚染物質となる。従って、こ
のＫ（カリウム）を除去するための対策が更に必要とな
る。
【００１３】また、洗浄により金属酸化物を完全に除去
するためには、半導体基板自身も削り込まれるため、半
導体基板が薄膜化し、その強度が低下する。
するためには、半導体基板自身も削り込まれるため、半
導体基板が薄膜化し、その強度が低下する。
【００１４】本発明の目的は、金属酸化物よりなる高誘
電膜に起因する汚染物質の低減を図ることにある。
電膜に起因する汚染物質の低減を図ることにある。
【００１５】本発明の他の目的は、汚染物質の低減を図
ることにより半導体集積回路装置の特性の向上を図るこ
とにある。
ることにより半導体集積回路装置の特性の向上を図るこ
とにある。
【００１６】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。
書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１８】（１）本発明の半導体集積回路装置の製造
方法は、半導体基板上に金属酸化物よりなる絶縁膜を形
成する際、その裏面に形成された絶縁膜を他の絶縁膜や
半導体膜等よりなる被覆膜で覆うものである。他の絶縁
膜には、酸化シリコン膜や窒化シリコン膜等がある。ま
た、半導体膜としては、ポリシリコン膜等が挙げられ
る。このポリシリコン膜は、絶縁膜上にポリシリコン膜
よりなるゲート電極を形成する際に、形成することがで
きる。
方法は、半導体基板上に金属酸化物よりなる絶縁膜を形
成する際、その裏面に形成された絶縁膜を他の絶縁膜や
半導体膜等よりなる被覆膜で覆うものである。他の絶縁
膜には、酸化シリコン膜や窒化シリコン膜等がある。ま
た、半導体膜としては、ポリシリコン膜等が挙げられ
る。このポリシリコン膜は、絶縁膜上にポリシリコン膜
よりなるゲート電極を形成する際に、形成することがで
きる。
【００１９】（２）本発明の半導体集積回路装置は、
（ａ）半導体基板上に形成された金属酸化膜よりなるゲ
ート絶縁膜と、（ｂ）前記半導体基板の裏面に形成され
た前記金属酸化膜と、（ｃ）前記ゲート絶縁膜上に形成
された導電性膜よりなるゲート電極と、（ｄ）前記半導
体基板の裏面の金属酸化膜を覆う絶縁膜もしくは前記導
電性膜と、を有するものである。
（ａ）半導体基板上に形成された金属酸化膜よりなるゲ
ート絶縁膜と、（ｂ）前記半導体基板の裏面に形成され
た前記金属酸化膜と、（ｃ）前記ゲート絶縁膜上に形成
された導電性膜よりなるゲート電極と、（ｄ）前記半導
体基板の裏面の金属酸化膜を覆う絶縁膜もしくは前記導
電性膜と、を有するものである。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２１】（実施の形態１）図１〜図１０は、本発明
の実施の形態１である半導体集積回路装置の製造方法を
示す半導体基板の要部断面図である。また、図１１〜図
１３は、本発明の実施の形態である半導体集積回路装置
の製造方法に用いられる装置の一例である。
の実施の形態１である半導体集積回路装置の製造方法を
示す半導体基板の要部断面図である。また、図１１〜図
１３は、本発明の実施の形態である半導体集積回路装置
の製造方法に用いられる装置の一例である。
【００２２】以下、本発明の実施の形態である半導体集
積回路装置の製造方法を工程順に説明する。
積回路装置の製造方法を工程順に説明する。
【００２３】まず、図１〜図３に示すように、ｐ型の単
結晶シリコンからなる半導体基板１（半導体ウエハ）に
素子分離２を形成する。
結晶シリコンからなる半導体基板１（半導体ウエハ）に
素子分離２を形成する。
【００２４】この素子分離２を形成するには、例えば、
図１に示すように、半導体基板１上にＣＶＤ法で窒化シ
リコン膜２２を堆積し、その上部に素子分離領域に開口
を有するフォトレジスト膜（以下、単に「レジスト膜」
という）Ｒ１をフォトリソグラフィー技術を用いて形成
する。
図１に示すように、半導体基板１上にＣＶＤ法で窒化シ
リコン膜２２を堆積し、その上部に素子分離領域に開口
を有するフォトレジスト膜（以下、単に「レジスト膜」
という）Ｒ１をフォトリソグラフィー技術を用いて形成
する。
【００２５】次いで、図２に示すように、このレジスト
膜Ｒ１をマスクにエッチングすることにより素子分離領
域の窒化シリコン膜２２を除去する。
膜Ｒ１をマスクにエッチングすることにより素子分離領
域の窒化シリコン膜２２を除去する。
【００２６】次いで、図３に示すように、レジスト膜Ｒ
１を除去した後、窒化シリコン膜２２をマスクに、半導
体基板１をエッチングすることにより分離溝を形成す
る。
１を除去した後、窒化シリコン膜２２をマスクに、半導
体基板１をエッチングすることにより分離溝を形成す
る。
【００２７】次いで、溝表面に薄い酸化膜を形成し、溝
の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン
膜７を堆積した後、化学的機械研磨（ＣＭＰ；Chemical
Mechanical Polishing）法で溝の上部の酸化シリコン
膜７を研磨する。次いで、窒化シリコン膜２２を除去す
る。
の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン
膜７を堆積した後、化学的機械研磨（ＣＭＰ；Chemical
Mechanical Polishing）法で溝の上部の酸化シリコン
膜７を研磨する。次いで、窒化シリコン膜２２を除去す
る。
【００２８】次に、図４に示すように、半導体基板１に
ｐ型不純物およびｎ型不純物をイオン打ち込みし、熱処
理により不純物を拡散させることによって、ｐ型ウエル
３およびｎ型ウエル４を形成する。
ｐ型不純物およびｎ型不純物をイオン打ち込みし、熱処
理により不純物を拡散させることによって、ｐ型ウエル
３およびｎ型ウエル４を形成する。
【００２９】次いで、半導体基板１（ｐ型ウエル３、ｎ
型ウエル４）の上に、ＣＶＤ法によりＡｌ2Ｏ3（酸化ア
ルミニウム）８ａを堆積する。このＡｌ2Ｏ3は、高誘電
膜であり、かかる膜をゲート絶縁膜として用いることに
より、素子の微細化や駆動電圧の低電圧化を図ることが
できる。なお、高誘電膜として、Ａｌ2Ｏ3の他、ＨｆＯ
（酸化ハフミウム）や、ＺｒＯ（酸化ジルコニウム）等
の金属酸化物を用いてもよい。
型ウエル４）の上に、ＣＶＤ法によりＡｌ2Ｏ3（酸化ア
ルミニウム）８ａを堆積する。このＡｌ2Ｏ3は、高誘電
膜であり、かかる膜をゲート絶縁膜として用いることに
より、素子の微細化や駆動電圧の低電圧化を図ることが
できる。なお、高誘電膜として、Ａｌ2Ｏ3の他、ＨｆＯ
（酸化ハフミウム）や、ＺｒＯ（酸化ジルコニウム）等
の金属酸化物を用いてもよい。
【００３０】このＡｌ2Ｏ3の形成は、例えば、図１１
（ａ）および（ｂ）に示すような熱ＣＶＤ装置を用いて
行う。図１１（ａ）は装置の縦断面を示し、（ｂ）は、
装置の横断面を示す。
（ａ）および（ｂ）に示すような熱ＣＶＤ装置を用いて
行う。図１１（ａ）は装置の縦断面を示し、（ｂ）は、
装置の横断面を示す。
【００３１】図１１（ａ）および（ｂ）に示すように、
この型のＣＶＤ装置１００は、ウエハホルダ１０２によ
ってウエハＷを複数枚保持でき、一度に複数枚のウエハ
Ｗを処理（バッチ処理）することが可能である。処理の
際、ウエハＷのその表面のみならず、その裏面も原料ガ
ス雰囲気中にさらされており、その裏面にも膜が堆積す
る。この原料ガスＧａは、導入口ＩＮからガス供給用チ
ューブ１０５を介して導入され、石英ベルジャ１０１内
は、ＲＦコイル１０３によって高周波加熱される（ホッ
トウォール方式）。なお、ベルジャ１０１内のガスは、
ガス排出用チューブ１０４を介して排出口ＯＵＴから排
気される。
この型のＣＶＤ装置１００は、ウエハホルダ１０２によ
ってウエハＷを複数枚保持でき、一度に複数枚のウエハ
Ｗを処理（バッチ処理）することが可能である。処理の
際、ウエハＷのその表面のみならず、その裏面も原料ガ
ス雰囲気中にさらされており、その裏面にも膜が堆積す
る。この原料ガスＧａは、導入口ＩＮからガス供給用チ
ューブ１０５を介して導入され、石英ベルジャ１０１内
は、ＲＦコイル１０３によって高周波加熱される（ホッ
トウォール方式）。なお、ベルジャ１０１内のガスは、
ガス排出用チューブ１０４を介して排出口ＯＵＴから排
気される。
【００３２】このような装置を用いて半導体基板１上に
Ａｌ2Ｏ3８ａ（酸化アルミニウム）を堆積すると、図５
に示すように、半導体基板１の裏面にもＡｌ2Ｏ3８ｂが
堆積する。
Ａｌ2Ｏ3８ａ（酸化アルミニウム）を堆積すると、図５
に示すように、半導体基板１の裏面にもＡｌ2Ｏ3８ｂが
堆積する。
【００３３】次いで、図６に示すように、半導体基板１
の裏面を上面にしてＡｌ2Ｏ3８ｂ上に、プラズマＣＶＤ
法により酸化シリコン膜（被覆膜）２９を堆積する。な
お、酸化シリコン膜の変わりに窒化シリコン膜を形成し
てもよい。また、ＰＳＧ（Phosphor Silicate Glass）
膜を用いてもよい。窒化シリコン膜やＰＳＧ膜は、例え
ば、Ｃｕのような拡散係数の大きい金属に対しても、拡
散防止効果が高いため、被覆膜として用いて好適であ
る。
の裏面を上面にしてＡｌ2Ｏ3８ｂ上に、プラズマＣＶＤ
法により酸化シリコン膜（被覆膜）２９を堆積する。な
お、酸化シリコン膜の変わりに窒化シリコン膜を形成し
てもよい。また、ＰＳＧ（Phosphor Silicate Glass）
膜を用いてもよい。窒化シリコン膜やＰＳＧ膜は、例え
ば、Ｃｕのような拡散係数の大きい金属に対しても、拡
散防止効果が高いため、被覆膜として用いて好適であ
る。
【００３４】図１２に、プラズマＣＶＤ装置の一例を示
す。図１２に示すように、プラズマＣＶＤ装置のＣＶＤ
チャンバ２０１内には、ウエハＷが１枚もしくは数枚、
搭載されるステージ（ウエハ支持台）２０２があり、そ
の上部には、電極を兼ねたシャワープレート２０３が設
置されている。このシャワープレート２０３に、高周波
電位Ｅｖを印加することにより、ステージ２０２と、シ
ャワープレート（高周波電極）２０３との間にプラズマ
を発生させる。このプラズマにより、供給部ＩＮより導
入される原料ガスが、活性状態に励起され、気相成長
（成膜）が促進される。なお、成膜時には、吸引部ＯＵ
Ｔにより、ＣＶＤチャンバ２０１内は減圧状態となる。
す。図１２に示すように、プラズマＣＶＤ装置のＣＶＤ
チャンバ２０１内には、ウエハＷが１枚もしくは数枚、
搭載されるステージ（ウエハ支持台）２０２があり、そ
の上部には、電極を兼ねたシャワープレート２０３が設
置されている。このシャワープレート２０３に、高周波
電位Ｅｖを印加することにより、ステージ２０２と、シ
ャワープレート（高周波電極）２０３との間にプラズマ
を発生させる。このプラズマにより、供給部ＩＮより導
入される原料ガスが、活性状態に励起され、気相成長
（成膜）が促進される。なお、成膜時には、吸引部ＯＵ
Ｔにより、ＣＶＤチャンバ２０１内は減圧状態となる。
【００３５】このような装置で、Ａｌ2Ｏ3８ｂ上に酸化
シリコン膜２９を堆積した場合には、その際、裏面とな
るＡｌ2Ｏ3８ａ上には、酸化シリコン膜２９は形成され
難い。もちろん図１１に示した熱ＣＶＤ装置で酸化シリ
コン膜２９を形成してもよいが、この場合、Ａｌ2Ｏ3８
ａ上の酸化シリコン膜２９の除去工程が必要となる。
シリコン膜２９を堆積した場合には、その際、裏面とな
るＡｌ2Ｏ3８ａ上には、酸化シリコン膜２９は形成され
難い。もちろん図１１に示した熱ＣＶＤ装置で酸化シリ
コン膜２９を形成してもよいが、この場合、Ａｌ2Ｏ3８
ａ上の酸化シリコン膜２９の除去工程が必要となる。
【００３６】次いで、図７に示すように、Ａｌ2Ｏ3８ａ
上に、多結晶シリコン膜９ａをＣＶＤ法で堆積し、続い
てその上部にスパッタリング法で薄いＷＮ膜（図示せ
ず）とＷ膜９ｂとを堆積し、さらにその上部にＣＶＤ法
で窒化シリコン膜１０を堆積する。
上に、多結晶シリコン膜９ａをＣＶＤ法で堆積し、続い
てその上部にスパッタリング法で薄いＷＮ膜（図示せ
ず）とＷ膜９ｂとを堆積し、さらにその上部にＣＶＤ法
で窒化シリコン膜１０を堆積する。
【００３７】次に、窒化シリコン膜１０上にレジスト膜
Ｒ２を形成し、フォトリソグラフイー技術を用いて所望
の領域（ゲート電極が形成されない領域）に開口を有す
るレジスト膜Ｒ２形成する。このレジスト膜Ｒ２をマス
クに窒化シリコン膜１０をドライエッチングすることに
より、ゲート電極を形成する領域に窒化シリコン膜１０
を残存させる。
Ｒ２を形成し、フォトリソグラフイー技術を用いて所望
の領域（ゲート電極が形成されない領域）に開口を有す
るレジスト膜Ｒ２形成する。このレジスト膜Ｒ２をマス
クに窒化シリコン膜１０をドライエッチングすることに
より、ゲート電極を形成する領域に窒化シリコン膜１０
を残存させる。
【００３８】次いで、図８に示すように、レジスト膜Ｒ
２をアッシング（灰化）により除去した後、窒化シリコ
ン膜１０をマスクにしてＷ膜９ｂ、ＷＮ膜（図示せず）
および多結晶シリコン膜９ａをドライエッチングするこ
とにより、多結晶シリコン膜９ａ、ＷＮ膜（図示せず）
およびＷ膜９ｂからなるゲート電極Ｇを形成する。な
お、ゲート電極Ｇを構成する多結晶シリコン膜９ａに、
ｎ型およびｐ型不純物を導入することにより、ｎチャネ
ル型ＭＩＳＦＥＴのゲート電極をｎ型、ｐチャネル型Ｍ
ＩＳＦＥＴのゲート電極をｎ型としてもよい。
２をアッシング（灰化）により除去した後、窒化シリコ
ン膜１０をマスクにしてＷ膜９ｂ、ＷＮ膜（図示せず）
および多結晶シリコン膜９ａをドライエッチングするこ
とにより、多結晶シリコン膜９ａ、ＷＮ膜（図示せず）
およびＷ膜９ｂからなるゲート電極Ｇを形成する。な
お、ゲート電極Ｇを構成する多結晶シリコン膜９ａに、
ｎ型およびｐ型不純物を導入することにより、ｎチャネ
ル型ＭＩＳＦＥＴのゲート電極をｎ型、ｐチャネル型Ｍ
ＩＳＦＥＴのゲート電極をｎ型としてもよい。
【００３９】次に、図９に示すように、ゲート電極Ｇの
両側のｐ型ウエル３にｎ型不純物をイオン打ち込みする
ことによってｎ-型半導体領域１１を形成し、ｎ型ウエ
ル４にｐ型不純物をイオン打ち込みすることによってｐ
-型半導体領域１２を形成する。
両側のｐ型ウエル３にｎ型不純物をイオン打ち込みする
ことによってｎ-型半導体領域１１を形成し、ｎ型ウエ
ル４にｐ型不純物をイオン打ち込みすることによってｐ
-型半導体領域１２を形成する。
【００４０】次に、半導体基板１上にＣＶＤ法で窒化シ
リコン膜１３を堆積した後、異方的にエッチングするこ
とによって、ゲート電極Ｇの側壁にサイドウォールスペ
ーサを形成する。
リコン膜１３を堆積した後、異方的にエッチングするこ
とによって、ゲート電極Ｇの側壁にサイドウォールスペ
ーサを形成する。
【００４１】次に、ｐ型ウエル３にｎ型不純物をイオン
打ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。
打ち込みすることによってｎ+型半導体領域１４（ソー
ス、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物を
イオン打ち込みすることによってｐ+型半導体領域１５
（ソース、ドレイン）を形成する。
【００４２】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００４３】この後、ＭＩＳＦＥＴＱｎおよびＱｐ上に
酸化シリコン膜等よりなる層間絶縁膜と導電性膜を交互
に堆積し、複数の配線を形成するが、その図示および詳
細な説明は省略する。
酸化シリコン膜等よりなる層間絶縁膜と導電性膜を交互
に堆積し、複数の配線を形成するが、その図示および詳
細な説明は省略する。
【００４４】このように本実施の形態によれば、半導体
基板１の裏面に形成されたＡｌ2Ｏ3８ｂを酸化シリコン
膜２９で覆ったので、Ａｌ2Ｏ3を構成する金属（Ａｌ）
やその化合物による汚染を低減することができる。
基板１の裏面に形成されたＡｌ2Ｏ3８ｂを酸化シリコン
膜２９で覆ったので、Ａｌ2Ｏ3を構成する金属（Ａｌ）
やその化合物による汚染を低減することができる。
【００４５】例えば、酸化シリコン膜２９を形成しなっ
た場合は、半導体基板１の裏面には、Ａｌ2Ｏ3８ｂが露
出した状態となる。このような状態でその後の処理を進
めると、処理装置内、特にステージ上が、金属もしくは
金属化合物で汚染される。半導体集積回路装置の製造工
程においては、複数枚のウエハを順次処理する工程が多
く、処理単位のすべてのウエハの裏面に汚染が広がる。
た場合は、半導体基板１の裏面には、Ａｌ2Ｏ3８ｂが露
出した状態となる。このような状態でその後の処理を進
めると、処理装置内、特にステージ上が、金属もしくは
金属化合物で汚染される。半導体集積回路装置の製造工
程においては、複数枚のウエハを順次処理する工程が多
く、処理単位のすべてのウエハの裏面に汚染が広がる。
【００４６】図１３に、ステッパ装置（露光装置）の一
例を示す。ステッパ装置３００は、レチクル３０３上に
描かれたパターンをウエハＷ上のレジスト膜上に転写す
る装置である。従って、例えば、レジスト膜Ｒ１、Ｒ２
を露光する際にも、図１３に示すような露光装置が用い
られる。なお、３０１は、光源、３０２は、コンデンサ
レンズ、３０４は、絞り、３０５は、投影レンズであ
る。
例を示す。ステッパ装置３００は、レチクル３０３上に
描かれたパターンをウエハＷ上のレジスト膜上に転写す
る装置である。従って、例えば、レジスト膜Ｒ１、Ｒ２
を露光する際にも、図１３に示すような露光装置が用い
られる。なお、３０１は、光源、３０２は、コンデンサ
レンズ、３０４は、絞り、３０５は、投影レンズであ
る。
【００４７】従って、複数枚のウエハを順次露光する
際、半導体基板１（ウエハＷ）の裏面のＡｌ2Ｏ3８ｂが
接することによって、ステッパ装置３００のステージ３
０６上に、金属もしくは金属化合物等の汚染物質が付着
する。このような汚染物質が、次の処理対象のウエハの
裏面に付着し、処理単位のすべてのウエハの裏面に汚染
が広がるのである。
際、半導体基板１（ウエハＷ）の裏面のＡｌ2Ｏ3８ｂが
接することによって、ステッパ装置３００のステージ３
０６上に、金属もしくは金属化合物等の汚染物質が付着
する。このような汚染物質が、次の処理対象のウエハの
裏面に付着し、処理単位のすべてのウエハの裏面に汚染
が広がるのである。
【００４８】次いで、ウエハ裏面が汚染されたウエハを
バッチ処理が行われる装置、例えば、レジスト膜を除去
するためのアッシング装置に投入すると、処理装置内を
汚染し、汚染物質が半導体基板１上に付着してしまう。
バッチ処理が行われる装置、例えば、レジスト膜を除去
するためのアッシング装置に投入すると、処理装置内を
汚染し、汚染物質が半導体基板１上に付着してしまう。
【００４９】このような汚染物質を残存させたままその
後の処理を続けると、半導体素子中に汚染物質が拡散
し、その特性を劣化させる。
後の処理を続けると、半導体素子中に汚染物質が拡散
し、その特性を劣化させる。
【００５０】また、ステッパ装置やアッシング処理装置
等の製造装置は、種々の工程や製品に用いられるため、
ステージやその内部が汚染された状態で、他の工程の処
理や他の製品の処理を行うことも考えられ、予期せぬ部
位や製品で汚染による不良をもたらしてしまう。
等の製造装置は、種々の工程や製品に用いられるため、
ステージやその内部が汚染された状態で、他の工程の処
理や他の製品の処理を行うことも考えられ、予期せぬ部
位や製品で汚染による不良をもたらしてしまう。
【００５１】また、このような汚染物質を洗浄等により
除去することも考え得るが、前述した通り、１）金属や
金属化合物は除去し難く、使用可能な洗浄液が限られ
る。２）高誘電膜の膜種によって用いられる洗浄液が異
なり、洗浄液を適宜変更するためには、洗浄装置や洗浄
工程の複雑化が必至である。３）例えば、Ａｌ2Ｏ3の洗
浄液として考え得るＫＨＳＯ4中には、Ｋ（カリウム）
が含まれており、このＫ（カリウム）が汚染物質とな
り、このＫ（カリウム）を除去するための対策が更に必
要となる。４）洗浄により金属酸化物を完全に除去する
ためには、半導体基板自身も削り込まれるため、半導体
基板が薄膜化しその強度が低下する、といった問題から
汚染物質を洗浄等により除去することは困難である。
除去することも考え得るが、前述した通り、１）金属や
金属化合物は除去し難く、使用可能な洗浄液が限られ
る。２）高誘電膜の膜種によって用いられる洗浄液が異
なり、洗浄液を適宜変更するためには、洗浄装置や洗浄
工程の複雑化が必至である。３）例えば、Ａｌ2Ｏ3の洗
浄液として考え得るＫＨＳＯ4中には、Ｋ（カリウム）
が含まれており、このＫ（カリウム）が汚染物質とな
り、このＫ（カリウム）を除去するための対策が更に必
要となる。４）洗浄により金属酸化物を完全に除去する
ためには、半導体基板自身も削り込まれるため、半導体
基板が薄膜化しその強度が低下する、といった問題から
汚染物質を洗浄等により除去することは困難である。
【００５２】これに対して、本実施の形態によれば、半
導体基板１の裏面に形成されたＡｌ 2Ｏ3８ｂを酸化シリ
コン膜２９で覆ったので、ウエハ（半導体基板１）の裏
面や製造装置内を金属もしくは金属化合物で汚染するこ
とを防止でき、かかる汚染物質による半導体集積回路装
置の特性劣化を防止することができる。
導体基板１の裏面に形成されたＡｌ 2Ｏ3８ｂを酸化シリ
コン膜２９で覆ったので、ウエハ（半導体基板１）の裏
面や製造装置内を金属もしくは金属化合物で汚染するこ
とを防止でき、かかる汚染物質による半導体集積回路装
置の特性劣化を防止することができる。
【００５３】（実施の形態２）実施の形態１において
は、Ａｌ2Ｏ3の裏面を絶縁膜（酸化シリコン膜２９）で
覆ったが、導電性膜で覆ってもよい。以下、本発明の実
施の形態である半導体集積回路装置の製造方法を工程順
に説明する。なお、図１〜図４を参照しながら説明した
素子分離２、ｐ型ウエル３およびｎ型ウエル４の形成工
程までは、実施の形態１と同様であるため、その詳細な
説明を省略する。
は、Ａｌ2Ｏ3の裏面を絶縁膜（酸化シリコン膜２９）で
覆ったが、導電性膜で覆ってもよい。以下、本発明の実
施の形態である半導体集積回路装置の製造方法を工程順
に説明する。なお、図１〜図４を参照しながら説明した
素子分離２、ｐ型ウエル３およびｎ型ウエル４の形成工
程までは、実施の形態１と同様であるため、その詳細な
説明を省略する。
【００５４】図１４に示すように、素子分離２、ｐ型ウ
エル３およびｎ型ウエル４が形成された半導体基板１上
に、例えば、図１１を参照しながら説明した熱ＣＶＤ装
置を用いて、Ａｌ2Ｏ3（酸化アルミニウム）を堆積す
る。この際、図２１に示すように半導体基板１の裏面に
もＡｌ2Ｏ3８ｂが堆積する。
エル３およびｎ型ウエル４が形成された半導体基板１上
に、例えば、図１１を参照しながら説明した熱ＣＶＤ装
置を用いて、Ａｌ2Ｏ3（酸化アルミニウム）を堆積す
る。この際、図２１に示すように半導体基板１の裏面に
もＡｌ2Ｏ3８ｂが堆積する。
【００５５】次いで、図１５に示すように、Ａｌ2Ｏ3８
ａ上に、多結晶シリコン膜９ａをＣＶＤ法で堆積する。
この際、図１１を参照しながら説明した熱ＣＶＤ装置を
用いて、多結晶シリコン膜９ａを堆積させ、半導体基板
１の裏面にも多結晶シリコン膜９ａを形成する。なお、
ゲート電極Ｇを構成する多結晶シリコン膜９ａに、ｎ型
およびｐ型不純物を導入することにより、ｎチャネル型
ＭＩＳＦＥＴのゲート電極をｎ型、ｐチャネル型ＭＩＳ
ＦＥＴのゲート電極をｎ型としてもよい。
ａ上に、多結晶シリコン膜９ａをＣＶＤ法で堆積する。
この際、図１１を参照しながら説明した熱ＣＶＤ装置を
用いて、多結晶シリコン膜９ａを堆積させ、半導体基板
１の裏面にも多結晶シリコン膜９ａを形成する。なお、
ゲート電極Ｇを構成する多結晶シリコン膜９ａに、ｎ型
およびｐ型不純物を導入することにより、ｎチャネル型
ＭＩＳＦＥＴのゲート電極をｎ型、ｐチャネル型ＭＩＳ
ＦＥＴのゲート電極をｎ型としてもよい。
【００５６】続いて、図１６に示すように、その上部に
スパッタリング法で薄いＷＮ膜（図示せず）とＷ膜９ｂ
とを堆積し、さらにその上部にＣＶＤ法で窒化シリコン
膜１０を堆積する。
スパッタリング法で薄いＷＮ膜（図示せず）とＷ膜９ｂ
とを堆積し、さらにその上部にＣＶＤ法で窒化シリコン
膜１０を堆積する。
【００５７】次に、図１７に示すように、実施の形態１
と同様に、窒化シリコン膜１０、Ｗ膜、ＷＮ膜（図示せ
ず）および多結晶シリコン膜をドライエッチングするこ
とにより、多結晶シリコン膜、ＷＮ膜（図示せず）およ
びＷ膜からなるゲート電極Ｇを形成する。
と同様に、窒化シリコン膜１０、Ｗ膜、ＷＮ膜（図示せ
ず）および多結晶シリコン膜をドライエッチングするこ
とにより、多結晶シリコン膜、ＷＮ膜（図示せず）およ
びＷ膜からなるゲート電極Ｇを形成する。
【００５８】その後、実施の形態１と同様に、ｎ-型半
導体領域１１、ｐ-型半導体領域１２およびサイドウォ
ールスペーサを形成し、さらに、ｎ+型半導体領域１４
およびｐ+型半導体領域１５（ソース、ドレイン）を形
成する（図１８）。
導体領域１１、ｐ-型半導体領域１２およびサイドウォ
ールスペーサを形成し、さらに、ｎ+型半導体領域１４
およびｐ+型半導体領域１５（ソース、ドレイン）を形
成する（図１８）。
【００５９】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００６０】この後、ＭＩＳＦＥＴＱｎおよびＱｐ上に
層間絶縁膜と導電性膜を交互に堆積し、複数の配線を形
成するが、その図示および詳細な説明は省略する。
層間絶縁膜と導電性膜を交互に堆積し、複数の配線を形
成するが、その図示および詳細な説明は省略する。
【００６１】このように本実施の形態によれば、半導体
基板１の裏面に形成されたＡｌ2Ｏ3８ｂを多結晶シリコ
ン膜９ａで覆ったので、実施の形態１の場合と同様に、
Ａｌ 2Ｏ3を構成する金属（Ａｌ）やその化合物よる汚染
を低減することができる。
基板１の裏面に形成されたＡｌ2Ｏ3８ｂを多結晶シリコ
ン膜９ａで覆ったので、実施の形態１の場合と同様に、
Ａｌ 2Ｏ3を構成する金属（Ａｌ）やその化合物よる汚染
を低減することができる。
【００６２】また、半導体基板１の裏面に形成され、被
覆膜の役割を果たす多結晶シリコン膜９ａを、ゲート電
極を構成する多結晶シリコン膜９ａと同じ工程で形成し
たので、製造工程の短縮化を図ることができる。
覆膜の役割を果たす多結晶シリコン膜９ａを、ゲート電
極を構成する多結晶シリコン膜９ａと同じ工程で形成し
たので、製造工程の短縮化を図ることができる。
【００６３】（実施の形態３）実施の形態１および実施
の形態２においては、Ａｌ2Ｏ3の裏面をそれぞれ、酸化
シリコン膜や多結晶シリコン膜等の単層膜で覆ったが、
Ａｌ2Ｏ3の裏面を複数の膜で覆っても良い。以下、本発
明の実施の形態である半導体集積回路装置の製造方法を
工程順に説明する。なお、図１〜図４を参照しながら説
明した素子分離２、ｐ型ウエル３およびｎ型ウエル４の
形成工程までは、実施の形態１と同様であるため、その
詳細な説明を省略する。
の形態２においては、Ａｌ2Ｏ3の裏面をそれぞれ、酸化
シリコン膜や多結晶シリコン膜等の単層膜で覆ったが、
Ａｌ2Ｏ3の裏面を複数の膜で覆っても良い。以下、本発
明の実施の形態である半導体集積回路装置の製造方法を
工程順に説明する。なお、図１〜図４を参照しながら説
明した素子分離２、ｐ型ウエル３およびｎ型ウエル４の
形成工程までは、実施の形態１と同様であるため、その
詳細な説明を省略する。
【００６４】図１９に示すように、素子分離２、ｐ型ウ
エル３およびｎ型ウエル４が形成された半導体基板１上
に、例えば、図１１を参照しながら説明した熱ＣＶＤ装
置を用いて、Ａｌ2Ｏ3（酸化アルミニウム）を堆積す
る。この際、図１９に示すように半導体基板１の裏面に
もＡｌ2Ｏ3８ｂが堆積する。
エル３およびｎ型ウエル４が形成された半導体基板１上
に、例えば、図１１を参照しながら説明した熱ＣＶＤ装
置を用いて、Ａｌ2Ｏ3（酸化アルミニウム）を堆積す
る。この際、図１９に示すように半導体基板１の裏面に
もＡｌ2Ｏ3８ｂが堆積する。
【００６５】次いで、図２０に示すように、Ａｌ2Ｏ3８
ａ上に、多結晶シリコン膜をＣＶＤ法で堆積する。この
際、図１１を参照しながら説明した熱ＣＶＤ装置を用い
て、多結晶シリコン膜９ａを堆積させ、半導体基板１の
裏面にも多結晶シリコン膜９ａを形成する。なお、ゲー
ト電極Ｇを構成する多結晶シリコン膜９ａに、ｎ型およ
びｐ型不純物を導入することにより、ｎチャネル型ＭＩ
ＳＦＥＴのゲート電極をｎ型、ｐチャネル型ＭＩＳＦＥ
Ｔのゲート電極をｎ型としてもよい。
ａ上に、多結晶シリコン膜をＣＶＤ法で堆積する。この
際、図１１を参照しながら説明した熱ＣＶＤ装置を用い
て、多結晶シリコン膜９ａを堆積させ、半導体基板１の
裏面にも多結晶シリコン膜９ａを形成する。なお、ゲー
ト電極Ｇを構成する多結晶シリコン膜９ａに、ｎ型およ
びｐ型不純物を導入することにより、ｎチャネル型ＭＩ
ＳＦＥＴのゲート電極をｎ型、ｐチャネル型ＭＩＳＦＥ
Ｔのゲート電極をｎ型としてもよい。
【００６６】次いで、図２１に示すように、半導体基板
１の裏面を上面にして多結晶シリコン膜９ａ上に、プラ
ズマＣＶＤ法により酸化シリコン膜２９を堆積する。こ
の酸化シリコン膜は、例えば、実施の形態１において図
１２を参照しながら説明した、プラズマＣＶＤ装置を用
いて形成する。なお、酸化シリコン膜の変わりに窒化シ
リコン膜を形成してもよい。また、ＰＳＧ膜を用いても
よい。窒化シリコン膜やＰＳＧ膜は、例えば、Ｃｕのよ
うな拡散係数の大きい金属に対しても、拡散防止効果が
高いため、被覆膜として用いて好適である。
１の裏面を上面にして多結晶シリコン膜９ａ上に、プラ
ズマＣＶＤ法により酸化シリコン膜２９を堆積する。こ
の酸化シリコン膜は、例えば、実施の形態１において図
１２を参照しながら説明した、プラズマＣＶＤ装置を用
いて形成する。なお、酸化シリコン膜の変わりに窒化シ
リコン膜を形成してもよい。また、ＰＳＧ膜を用いても
よい。窒化シリコン膜やＰＳＧ膜は、例えば、Ｃｕのよ
うな拡散係数の大きい金属に対しても、拡散防止効果が
高いため、被覆膜として用いて好適である。
【００６７】続いて、図２２に示すように、半導体基板
１の表面上の多結晶シリコン膜９ａ上に、スパッタリン
グ法で薄いＷＮ膜（図示せず）とＷ膜９ｂとを堆積し、
さらにその上部にＣＶＤ法で窒化シリコン膜１０を堆積
する。
１の表面上の多結晶シリコン膜９ａ上に、スパッタリン
グ法で薄いＷＮ膜（図示せず）とＷ膜９ｂとを堆積し、
さらにその上部にＣＶＤ法で窒化シリコン膜１０を堆積
する。
【００６８】次に、実施の形態１と同様に、窒化シリコ
ン膜１０、Ｗ膜９ｂ、ＷＮ膜（図示せず）および多結晶
シリコン膜９ａをドライエッチングすることにより、多
結晶シリコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜９
ｂからなるゲート電極Ｇを形成する。
ン膜１０、Ｗ膜９ｂ、ＷＮ膜（図示せず）および多結晶
シリコン膜９ａをドライエッチングすることにより、多
結晶シリコン膜９ａ、ＷＮ膜（図示せず）およびＷ膜９
ｂからなるゲート電極Ｇを形成する。
【００６９】その後、実施の形態１と同様に、ｎ-型半
導体領域１１、ｐ-型半導体領域１２およびサイドウォ
ールスペーサを形成し、さらに、ｎ+型半導体領域１４
およびｐ+型半導体領域１５（ソース、ドレイン）を形
成する。
導体領域１１、ｐ-型半導体領域１２およびサイドウォ
ールスペーサを形成し、さらに、ｎ+型半導体領域１４
およびｐ+型半導体領域１５（ソース、ドレイン）を形
成する。
【００７０】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００７１】この後、ＭＩＳＦＥＴＱｎおよびＱｐ上に
層間絶縁膜と導電性膜とを交互に堆積し、複数の配線を
形成するが、その図示および詳細な説明は省略する。
層間絶縁膜と導電性膜とを交互に堆積し、複数の配線を
形成するが、その図示および詳細な説明は省略する。
【００７２】このように本実施の形態によれば、半導体
基板１の裏面に形成されたＡｌ2Ｏ3８ｂを多結晶シリコ
ン膜９ａおよび酸化シリコン膜２９で覆ったので、実施
の形態１と同様に、Ａｌ2Ｏ3を構成する金属（Ａｌ）や
その化合物よる汚染を低減することができる。
基板１の裏面に形成されたＡｌ2Ｏ3８ｂを多結晶シリコ
ン膜９ａおよび酸化シリコン膜２９で覆ったので、実施
の形態１と同様に、Ａｌ2Ｏ3を構成する金属（Ａｌ）や
その化合物よる汚染を低減することができる。
【００７３】また、Ａｌ2Ｏ3８ｂを多結晶シリコン膜９
ａおよび酸化シリコン膜２９の積層膜で覆ったので、特
に、多結晶シリコン膜９ａのみでは拡散防止効果が小さ
い材料に用いて好適である。
ａおよび酸化シリコン膜２９の積層膜で覆ったので、特
に、多結晶シリコン膜９ａのみでは拡散防止効果が小さ
い材料に用いて好適である。
【００７４】また、本実施の形態においては、ゲート絶
縁膜（８ａ）上にゲート電極を構成する多結晶シリコン
膜９ａを形成した後に、酸化シリコン膜２９を形成する
ので、例えば、実施の形態１と比較しゲート絶縁膜（８
ａ）に対するダメージを低減できる。
縁膜（８ａ）上にゲート電極を構成する多結晶シリコン
膜９ａを形成した後に、酸化シリコン膜２９を形成する
ので、例えば、実施の形態１と比較しゲート絶縁膜（８
ａ）に対するダメージを低減できる。
【００７５】また、半導体基板１の裏面に形成された多
結晶シリコン膜９ａを、ゲート電極を構成する多結晶シ
リコン膜９ａと同じ工程で形成したので、製造工程の短
縮化を図ることができる。
結晶シリコン膜９ａを、ゲート電極を構成する多結晶シ
リコン膜９ａと同じ工程で形成したので、製造工程の短
縮化を図ることができる。
【００７６】なお、実施の形態１〜３においては、金属
酸化物よりなる高誘電膜をゲート絶縁膜として使用した
が、この他、容量絶縁膜として金属酸化物を用いる等、
汚染物質を発生し得る膜を用いる半導体装置に広く適用
可能である。
酸化物よりなる高誘電膜をゲート絶縁膜として使用した
が、この他、容量絶縁膜として金属酸化物を用いる等、
汚染物質を発生し得る膜を用いる半導体装置に広く適用
可能である。
【００７７】また、実施の形態１〜３においては、図１
１に示す熱ＣＶＤ装置によって半導体基板の裏面に形成
されるＡｌ2Ｏ3８ｂに被覆膜（９ａ、２９）を適用した
が、例えば、図１２に示すプラズマＣＶＤ装置を用いて
も、ステージとウエハとの間に隙間が存在する場合に
は、原料ガスの回り込みにより半導体基板の裏面に薄い
Ａｌ2Ｏ3８ｂが形成され得る。従って、かかる膜による
汚染防止のため、被覆膜を用いることも可能である。
１に示す熱ＣＶＤ装置によって半導体基板の裏面に形成
されるＡｌ2Ｏ3８ｂに被覆膜（９ａ、２９）を適用した
が、例えば、図１２に示すプラズマＣＶＤ装置を用いて
も、ステージとウエハとの間に隙間が存在する場合に
は、原料ガスの回り込みにより半導体基板の裏面に薄い
Ａｌ2Ｏ3８ｂが形成され得る。従って、かかる膜による
汚染防止のため、被覆膜を用いることも可能である。
【００７８】（実施の形態４）実施の形態１〜３におい
ては、半導体基板１の裏面に形成されたＡｌ2Ｏ3による
汚染に本発明を適用したが、例えば、配線を構成する金
属膜に本発明を適用してもよい。
ては、半導体基板１の裏面に形成されたＡｌ2Ｏ3による
汚染に本発明を適用したが、例えば、配線を構成する金
属膜に本発明を適用してもよい。
【００７９】図２３〜図２６は、本発明の実施の形態４
である半導体集積回路装置の製造方法を示す半導体基板
の要部断面図である。以下、その形成工程を、工程順に
説明する。
である半導体集積回路装置の製造方法を示す半導体基板
の要部断面図である。以下、その形成工程を、工程順に
説明する。
【００８０】まず、図２３に示すように、ｐ型の単結晶
シリコンからなる半導体基板１（半導体ウエハ）中に、
例えば、実施の形態１と同様に素子分離２、ｐ型ウエル
３およびｎ型ウエル４を形成する。
シリコンからなる半導体基板１（半導体ウエハ）中に、
例えば、実施の形態１と同様に素子分離２、ｐ型ウエル
３およびｎ型ウエル４を形成する。
【００８１】次いで、半導体基板１（ｐ型ウエル３、ｎ
型ウエル４）の上に、熱酸化法により酸化シリコン膜よ
りなるゲート絶縁膜８を形成する。
型ウエル４）の上に、熱酸化法により酸化シリコン膜よ
りなるゲート絶縁膜８を形成する。
【００８２】次いで、ゲート絶縁膜８上に、多結晶シリ
コン膜９ａをＣＶＤ法で堆積し、続いてその上部にスパ
ッタリング法で薄いＷＮ膜（図示せず）とＷ膜９ｂとを
堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜１
０を堆積する。
コン膜９ａをＣＶＤ法で堆積し、続いてその上部にスパ
ッタリング法で薄いＷＮ膜（図示せず）とＷ膜９ｂとを
堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜１
０を堆積する。
【００８３】次に、実施の形態１と同様に、窒化シリコ
ン膜１０をドライエッチングし、さらに、この窒化シリ
コン膜１０をマスクにしてＷ膜９ｂ、ＷＮ膜（図示せ
ず）および多結晶シリコン膜９ａをドライエッチングす
ることにより、多結晶シリコン膜９ａ、ＷＮ膜（図示せ
ず）およびＷ膜９ｂからなるゲート電極Ｇを形成する。
なお、ゲート電極Ｇを構成する多結晶シリコン膜９ａ
に、ｎ型およびｐ型不純物を導入することにより、ｎチ
ャネル型ＭＩＳＦＥＴのゲート電極をｎ型、ｐチャネル
型ＭＩＳＦＥＴのゲート電極をｎ型としてもよい。
ン膜１０をドライエッチングし、さらに、この窒化シリ
コン膜１０をマスクにしてＷ膜９ｂ、ＷＮ膜（図示せ
ず）および多結晶シリコン膜９ａをドライエッチングす
ることにより、多結晶シリコン膜９ａ、ＷＮ膜（図示せ
ず）およびＷ膜９ｂからなるゲート電極Ｇを形成する。
なお、ゲート電極Ｇを構成する多結晶シリコン膜９ａ
に、ｎ型およびｐ型不純物を導入することにより、ｎチ
ャネル型ＭＩＳＦＥＴのゲート電極をｎ型、ｐチャネル
型ＭＩＳＦＥＴのゲート電極をｎ型としてもよい。
【００８４】その後、実施の形態１と同様に、ｎ-型半
導体領域１１、ｐ-型半導体領域１２およびサイドウォ
ールスペーサを形成し、さらに、ｎ+型半導体領域１４
およびｐ+型半導体領域１５（ソース、ドレイン）を形
成する。
導体領域１１、ｐ-型半導体領域１２およびサイドウォ
ールスペーサを形成し、さらに、ｎ+型半導体領域１４
およびｐ+型半導体領域１５（ソース、ドレイン）を形
成する。
【００８５】ここまでの工程で、ＬＤＤ(Lightly Doped
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
Drain)構造のソース、ドレインを備えたｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
が形成される。
【００８６】この後、ＭＩＳＦＥＴＱｎおよびＱｐ上に
酸化シリコン膜等の層間絶縁膜と例えば、銅膜等の金属
膜を交互に堆積し、複数の配線を形成する。
酸化シリコン膜等の層間絶縁膜と例えば、銅膜等の金属
膜を交互に堆積し、複数の配線を形成する。
【００８７】例えば、図２４に示すように、ＭＩＳＦＥ
ＴＱｎおよびＱｐ上にＣＶＤ法で酸化シリコン膜を堆積
した後、酸化シリコン膜をＣＭＰ法で研磨してその表面
を平坦化し、層間絶縁膜ＴＨ１を形成する。
ＴＱｎおよびＱｐ上にＣＶＤ法で酸化シリコン膜を堆積
した後、酸化シリコン膜をＣＭＰ法で研磨してその表面
を平坦化し、層間絶縁膜ＴＨ１を形成する。
【００８８】次に、層間絶縁膜ＴＨ１上にレジスト膜を
形成し（図示せず）、このレジスト膜をマスクに層間絶
縁膜ＴＨ１をエッチングすることにより半導体基板１主
面のｎ+型半導体領域１４およびｐ+型半導体領域１５上
にコンタクトホールＣ１を形成する。
形成し（図示せず）、このレジスト膜をマスクに層間絶
縁膜ＴＨ１をエッチングすることにより半導体基板１主
面のｎ+型半導体領域１４およびｐ+型半導体領域１５上
にコンタクトホールＣ１を形成する。
【００８９】次いで、コンタクトホールＣ１内を含む層
間絶縁膜ＴＨ１上に、ＣＶＤ法によりタングステン膜を
堆積し、このタングステン膜を層間絶縁膜ＴＨ１が露出
するまでＣＭＰ法により研磨することによってコンタク
トホールＣ１内にプラグＰ１を形成する。
間絶縁膜ＴＨ１上に、ＣＶＤ法によりタングステン膜を
堆積し、このタングステン膜を層間絶縁膜ＴＨ１が露出
するまでＣＭＰ法により研磨することによってコンタク
トホールＣ１内にプラグＰ１を形成する。
【００９０】次いで、コンタクトホールＣ１内を含む層
間絶縁膜ＴＨ１上に、スパッタ法により、バリア膜とし
て薄い窒化タングステン膜（図示せず）を堆積し、この
窒化タングステン膜上に、プラズマＣＶＤ法もしくはメ
ッキ法により銅膜２０ａを形成する。
間絶縁膜ＴＨ１上に、スパッタ法により、バリア膜とし
て薄い窒化タングステン膜（図示せず）を堆積し、この
窒化タングステン膜上に、プラズマＣＶＤ法もしくはメ
ッキ法により銅膜２０ａを形成する。
【００９１】例えば、図１２を参照しながら説明したプ
ラズマＣＶＤ装置を用いても、ステージとウエハとの間
に隙間が存在する場合には、原料ガスの回り込みにより
半導体基板の裏面に薄い銅膜２０ｂが形成される。ま
た、メッキ法を用いた場合も、半導体基板１の裏面に銅
膜２０ｂが析出し得る（図２４参照）。
ラズマＣＶＤ装置を用いても、ステージとウエハとの間
に隙間が存在する場合には、原料ガスの回り込みにより
半導体基板の裏面に薄い銅膜２０ｂが形成される。ま
た、メッキ法を用いた場合も、半導体基板１の裏面に銅
膜２０ｂが析出し得る（図２４参照）。
【００９２】次いで、図２５に示すように、半導体基板
１の裏面を上面にして薄い銅膜２０ｂ上に、図１２を参
照しながら説明したプラズマＣＶＤ装置を用いて窒化シ
リコン膜２３を堆積する。なお、窒化シリコン膜２３の
変わりにＰＳＧ膜を用いてもよい。窒化シリコン膜やＰ
ＳＧ膜は、酸化シリコン膜と比較し銅（Ｃｕ）の拡散防
止力が大きく、本実施の形態に用いて好適である。
１の裏面を上面にして薄い銅膜２０ｂ上に、図１２を参
照しながら説明したプラズマＣＶＤ装置を用いて窒化シ
リコン膜２３を堆積する。なお、窒化シリコン膜２３の
変わりにＰＳＧ膜を用いてもよい。窒化シリコン膜やＰ
ＳＧ膜は、酸化シリコン膜と比較し銅（Ｃｕ）の拡散防
止力が大きく、本実施の形態に用いて好適である。
【００９３】次いで、銅膜２０ａを所望の形状にパター
ニングすることにより第１層配線Ｍ１を形成する（図２
６）。また、この後、第１層配線Ｍ１上に、酸化シリコ
ン膜等よりなる層間絶縁膜と導電性膜を交互に堆積し、
複数の配線を形成するが、その図示および詳細な説明は
省略する。
ニングすることにより第１層配線Ｍ１を形成する（図２
６）。また、この後、第１層配線Ｍ１上に、酸化シリコ
ン膜等よりなる層間絶縁膜と導電性膜を交互に堆積し、
複数の配線を形成するが、その図示および詳細な説明は
省略する。
【００９４】このように本実施の形態によれば、半導体
基板１の裏面に形成された銅膜２０ｂを窒化シリコン膜
２３で覆ったので、実施の形態１と同様に、銅やその化
合物、即ち、配線を構成する金属膜やその化合物による
汚染を低減することができる。
基板１の裏面に形成された銅膜２０ｂを窒化シリコン膜
２３で覆ったので、実施の形態１と同様に、銅やその化
合物、即ち、配線を構成する金属膜やその化合物による
汚染を低減することができる。
【００９５】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００９６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９７】半導体基板上に金属酸化膜よりなる絶縁膜
を形成する際、その裏面に形成された絶縁膜を他の絶縁
膜や半導体膜等よりなる被覆膜で覆ったので、金属酸化
膜を構成する金属やその化合物に起因する汚染物質の低
減を図ることができる。その結果、半導体集積回路装置
の特性の向上を図ることができる。
を形成する際、その裏面に形成された絶縁膜を他の絶縁
膜や半導体膜等よりなる被覆膜で覆ったので、金属酸化
膜を構成する金属やその化合物に起因する汚染物質の低
減を図ることができる。その結果、半導体集積回路装置
の特性の向上を図ることができる。
【図１】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１１】（ａ）および（ｂ）は、本発明の実施の形態
１である半導体装置の製造方法に用いられる装置を示す
図である。
１である半導体装置の製造方法に用いられる装置を示す
図である。
【図１２】本発明の実施の形態１である半導体装置の製
造方法に用いられる装置を示す図である。
造方法に用いられる装置を示す図である。
【図１３】本発明の実施の形態１である半導体装置の製
造方法に用いられる装置を示す図である。
造方法に用いられる装置を示す図である。
【図１４】本発明の実施の形態２である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態２である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態２である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態２である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態２である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態３である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態３である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態３である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態３である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態４である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態４である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態４である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態４である半導体装置の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
１ 半導体基板（半導体ウエハ）
２ 素子分離
３ ｐ型ウエル
４ ｎ型ウエル
７ 酸化シリコン膜
８ ゲート絶縁膜
８ａ Ａｌ2Ｏ3膜
８ｂ Ａｌ2Ｏ3膜
９ａ 多結晶シリコン膜
９ｂ Ｗ膜
１０ 窒化シリコン膜
１１ ｎ-型半導体領域
１２ ｐ-型半導体領域
１３ 窒化シリコン膜
１４ ｎ+型半導体領域
１５ ｐ+型半導体領域
２０ａ 銅膜
２０ｂ 銅膜
２２ 窒化シリコン膜
２３ 窒化シリコン膜
２９ 酸化シリコン膜
１００ ＣＶＤ装置
１０１ ベルジャ
１０２ ウエハホルダ
１０３ ＲＦコイル
１０４ ガス排出用チューブ
１０５ ガス供給用チューブ
２０１ ＣＶＤチャンバ
２０２ ステージ
２０３ シャワープレート
３００ ステッパ装置
３０１ 光源
３０２ コンデンサレンズ
３０３ レチクル
３０４ 絞り
３０５ 投影レンズ
３０６ ステージ
Ｃ１ コンタクトホール
Ｅｖ 高周波電位
Ｇ ゲート電極
Ｇａ 原料ガス
ＩＮ 供給部（導入口）
ＯＵＴ 吸引部（排出口）
Ｐ１ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｒ１ レジスト膜
Ｒ２ レジスト膜
ＴＨ１ 層間絶縁膜
Ｗ ウエハ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 21/90 Ｃ
27/092 21/88 Ｓ
29/423
29/49
(72)発明者 酒井 哲
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD37
DD43 DD44 DD65 DD71 DD81
DD91 EE03 EE05 EE09 EE16
EE17 FF02 FF18 HH20
5F033 HH04 HH11 HH19 HH34 JJ19
KK01 LL04 MM05 MM30 PP06
PP15 PP27 PP28 QQ08 QQ09
QQ10 QQ11 QQ28 QQ37 QQ48
QQ53 QQ65 RR04 RR06 RR14
SS11 TT08 VV06 XX00 XX01
5F048 AA07 AC03 BB05 BB09 BB11
BB13 BC06 BE03 BF01 BF03
BF07 BF11 BF16 BG14
Claims (5)
- 【請求項１】 （ａ）半導体基板上および前記半導体基
板の裏面に金属酸化膜を形成する工程と、 （ｂ）前記半導体基板の裏面に形成された金属酸化膜上
に被覆膜を形成する工程と、 （ｃ）前記半導体基板の裏面が前記被覆膜で覆われた状
態で、前記半導体基板上の金属酸化膜上に、導電性膜を
形成し、前記導電性膜をパターニングする工程と、を有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 （ａ）半導体基板上および前記半導体基
板の裏面に金属酸化膜を形成する工程と、 （ｂ）前記半導体基板上の金属酸化膜上に半導体膜を形
成し、前記半導体基板の裏面に形成された金属酸化膜上
に半導体膜を形成する工程と、 （ｃ）前記半導体基板上の金属酸化膜上の半導体膜をパ
ターニングする工程と、を有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項３】 （ａ）半導体基板上および前記半導体基
板の裏面に金属酸化膜を形成する工程と、 （ｂ）前記半導体基板上の金属酸化膜上に半導体膜を形
成し、前記半導体基板の裏面に形成された金属酸化膜上
に半導体膜を形成する工程と、 （ｃ）前記半導体基板の裏面に形成された金属酸化膜上
の半導体膜上に、被覆膜を形成する工程と、 （ｄ）前記半導体基板上の金属酸化膜上の半導体膜をパ
ターニングする工程と、を有することを特徴とする半導
体集積回路装置の製造方法。 - 【請求項４】 （ａ）半導体基板上に形成された金属酸
化膜よりなるゲート絶縁膜と、 （ｂ）前記半導体基板の裏面に形成された前記金属酸化
膜と、 （ｃ）前記ゲート絶縁膜上に形成された導電性膜よりな
るゲート電極と、 （ｄ）前記半導体基板の裏面の金属酸化膜を覆う絶縁膜
もしくは前記導電性膜と、を有することを特徴とする半
導体集積回路装置。 - 【請求項５】 （ａ）半導体基板上および前記半導体基
板の裏面に銅膜を形成する工程と、 （ｂ）前記半導体基板の裏面に形成された銅膜上に窒化
シリコン膜を形成する工程と、 （ｃ）前記半導体基板上の銅膜を加工することにより配
線を形成する工程と、を有することを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002098996A JP2003297947A (ja) | 2002-04-01 | 2002-04-01 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002098996A JP2003297947A (ja) | 2002-04-01 | 2002-04-01 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003297947A true JP2003297947A (ja) | 2003-10-17 |
Family
ID=29388053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002098996A Pending JP2003297947A (ja) | 2002-04-01 | 2002-04-01 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003297947A (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04263421A (ja) * | 1991-02-19 | 1992-09-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06120097A (ja) * | 1992-10-02 | 1994-04-28 | Nec Corp | 半導体装置用基板 |
| JPH0945928A (ja) * | 1995-07-28 | 1997-02-14 | Canon Inc | 半導体装置及びその製造方法、該装置を用いた液晶表示装置 |
| JP2000091175A (ja) * | 1998-09-15 | 2000-03-31 | Toshiba Corp | 半導体ウェーハ、半導体ウェーハの製造方法及び半導体装置 |
| JP2000150640A (ja) * | 1998-11-06 | 2000-05-30 | Nec Corp | 半導体装置の製造方法 |
| JP2000294527A (ja) * | 1999-04-01 | 2000-10-20 | Nec Corp | ウエハの処理方法及びその処理装置 |
| JP2000315670A (ja) * | 1999-04-30 | 2000-11-14 | Nec Corp | 半導体基板の洗浄方法 |
| JP2002026312A (ja) * | 2000-07-06 | 2002-01-25 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
-
2002
- 2002-04-01 JP JP2002098996A patent/JP2003297947A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04263421A (ja) * | 1991-02-19 | 1992-09-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06120097A (ja) * | 1992-10-02 | 1994-04-28 | Nec Corp | 半導体装置用基板 |
| JPH0945928A (ja) * | 1995-07-28 | 1997-02-14 | Canon Inc | 半導体装置及びその製造方法、該装置を用いた液晶表示装置 |
| JP2000091175A (ja) * | 1998-09-15 | 2000-03-31 | Toshiba Corp | 半導体ウェーハ、半導体ウェーハの製造方法及び半導体装置 |
| JP2000150640A (ja) * | 1998-11-06 | 2000-05-30 | Nec Corp | 半導体装置の製造方法 |
| JP2000294527A (ja) * | 1999-04-01 | 2000-10-20 | Nec Corp | ウエハの処理方法及びその処理装置 |
| JP2000315670A (ja) * | 1999-04-30 | 2000-11-14 | Nec Corp | 半導体基板の洗浄方法 |
| JP2002026312A (ja) * | 2000-07-06 | 2002-01-25 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6451647B1 (en) | Integrated plasma etch of gate and gate dielectric and low power plasma post gate etch removal of high-K residual | |
| TWI429025B (zh) | 製造半導體元件的方法與半導體元件 | |
| US6764898B1 (en) | Implantation into high-K dielectric material after gate etch to facilitate removal | |
| US7271450B2 (en) | Dual-gate structure and method of fabricating integrated circuits having dual-gate structures | |
| US7470577B2 (en) | Dual work function CMOS devices utilizing carbide based electrodes | |
| TWI416603B (zh) | 半導體裝置及其製造方法 | |
| US20050266621A1 (en) | Gate electrodes of semiconductor devices and methods of manufacturing the same | |
| JP2004289061A (ja) | 半導体装置およびその製造方法 | |
| CN101677064B (zh) | 制造半导体装置的方法 | |
| JP2003152102A (ja) | 半導体集積回路装置の製造方法 | |
| CN101667594A (zh) | 半导体元件及其制法 | |
| US7960234B2 (en) | Multiple-gate MOSFET device and associated manufacturing methods | |
| US8129101B2 (en) | Method for increasing the removal rate of photoresist layer | |
| JP2003297947A (ja) | 半導体集積回路装置およびその製造方法 | |
| US7732284B1 (en) | Post high-k dielectric/metal gate clean | |
| US6555397B1 (en) | Dry isotropic removal of inorganic anti-reflective coating after poly gate etching | |
| JP2004356386A (ja) | 半導体装置およびその製造方法 | |
| JP2821613B2 (ja) | 半導体装置の製造方法 | |
| KR100580581B1 (ko) | 반도체 장치의 제조 방법 | |
| TWI666691B (zh) | 半導體裝置及其製造方法 | |
| JP2002289589A (ja) | エッチング方法 | |
| TW476117B (en) | Method to achieve larger L-shape spacer width | |
| KR100638749B1 (ko) | 반도체 장치의 제조방법 | |
| JPH0493063A (ja) | 半導体装置の製造方法 | |
| KR100595861B1 (ko) | 반도체 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050329 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080603 |