CN101677064B - 制造半导体装置的方法 - Google Patents

制造半导体装置的方法 Download PDF

Info

Publication number
CN101677064B
CN101677064B CN2009101735273A CN200910173527A CN101677064B CN 101677064 B CN101677064 B CN 101677064B CN 2009101735273 A CN2009101735273 A CN 2009101735273A CN 200910173527 A CN200910173527 A CN 200910173527A CN 101677064 B CN101677064 B CN 101677064B
Authority
CN
China
Prior art keywords
layer
patterning
substrate
impose
wet etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009101735273A
Other languages
English (en)
Other versions
CN101677064A (zh
Inventor
张庆裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101677064A publication Critical patent/CN101677064A/zh
Application granted granted Critical
Publication of CN101677064B publication Critical patent/CN101677064B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • H01L21/32132Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

一种制造半导体装置的方法,包括形成一第一金属层于一基底上,形成一第二层于该第一金属层上,形成一牺牲层于该第二层上,形成一图案化光致抗蚀剂层于该牺牲层上。施以一第一蚀刻工艺于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该牺牲层,以形成一图案化的牺牲层。施以一第二氢氧化氨-过氧化氢-水混合(APM)溶液于该基底,以图案化该第二层,以形成一图案化的第二层。施以一第三溶液于该基底,以图案化该第一金属层,以及施以一第四湿蚀刻工艺以移除该图案化的牺牲层。本发明的蚀刻时间可变得较长而不会发生剥离的问题。图案化第三层的蚀刻持续时间可降低,并且可因此而消除光致抗蚀剂玻璃的问题。

Description

制造半导体装置的方法
技术领域
本发明涉及半导体装置的制造方法,特别涉及一种具有牺牲层三明治结构的半导体装置的制造方法。
背景技术
于半导体产业的先进技术节点,金属和高介电常数(high-k)介电材料被用以形成场效应晶体管(FET)的金属栅极堆叠。在形成金属栅极堆叠时,会将一层或多层金属图案化包括使用沉积和蚀刻工艺。于金属蚀刻工艺的过程中,此蚀刻工艺窗口裕度并不足够,并且在蚀刻金属的步骤时会造成光致抗蚀剂剥离的问题。尤其是,使用干蚀刻工艺变成一种挑战,此乃由于欲蚀刻的材料为非常地薄且脆弱。被显露出来的膜并无法完全地被蚀离,并且图案化的光致抗蚀剂层在干蚀刻工艺之后,也无法通过溶剂移除。而基底在经历干蚀刻工艺之后也显示遭受损伤。对于常用的湿蚀刻工艺,湿蚀刻溶液可渗透至图案化光致抗蚀剂层和金属膜的界面处,并将位于图案化光致抗蚀剂层下方的金属膜氧化,因此更进一步地改变金属膜且劣化元件的效能。更有甚者,在湿蚀刻工艺中,图案化光致抗蚀剂层可从下方的金属膜玻璃。
发明内容
为了解决现有技术存在的上述问题,本发明的实施例提供一种制造半导体装置的方法,包括:形成一第一金属层于一基底上;形成一第二层于该第一金属层上;形成一牺牲层于该第二层上,形成一图案化光致抗蚀剂层于该牺牲层上;施以一第一蚀刻工艺于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该牺牲层,以形成一图案化的牺牲层;施以一第二氢氧化氨-过氧化氢-水混合(APM)溶液于该基底,以图案化该第二层,以形成一图案化的第二层;施以一第三溶液于该基底,以图案化该第一金属层;以及施以一第四湿蚀刻工艺以移除该图案化的牺牲层。
本发明的实施例另提供一种制造半导体装置的方法,包括:形成一第一氧化镧(LaO)层于一基底上;形成一氮化钛(TiN)层于该LaO层上;形成一牺牲层于该TiN层上,以构成一三明治式结构;形成一图案化光致抗蚀剂层于该牺牲层上;施以一第一蚀刻工艺于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该牺牲层;施以一第二湿蚀刻工艺于该基底,以图案化该TiN层;施以一第三湿蚀刻工艺于该基底,以图案化该第一LaO层;以及施以一第四湿蚀刻工艺以移除该牺牲层。
本发明的实施例又提供一种制造半导体装置的方法,包括:形成一第一材料的一第一层于一基底上;形成一第二材料的一第二层于该第一层上;形成一第三材料的一第三层于该第二层上;形成一图案化光致抗蚀剂层于该第三层上;施以一第一蚀刻工艺于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该第三层;施以一第二湿蚀刻工艺具有一蚀刻剂于该基底,以图案化该第二层;施以一第三湿蚀刻工艺于该基底,以图案化该第一层;以及施以一第四湿蚀刻工艺具有一蚀刻剂以移除该第三层。
各种不同的优点可呈现于本发明所揭示方法的各种应用中。如一范例中,蚀刻时间可变得较长而不会发生剥离的问题。图案化第三层的蚀刻持续时间可降低,并且可因此而消除光致抗蚀剂玻璃的问题。在另一实施例中,该第三材料层包括金属氧化物,并且也可用以作为终止层,以消除第一层的H2O2氧化问题。在另一实施例中,当第二层和第三层形成于第一层上时,该第一层会具有较佳的侧向蚀刻控制。
为使本发明能更明显易懂,下文特举实施例,并配合附图,作详细说明如下。
附图说明
图1为显示根据本发明所揭示方式的一实施例的具有金属栅极堆叠的半导体装置制造方法的流程图;
图2为本发明所揭示的实施例的半导体结构于形成第一层、第二层、和第三层于半导体基底上步骤的剖面示意图;
图3为本发明所揭示的实施例的半导体结构于形成图案化光致抗蚀剂层于该基底上步骤的剖面示意图;
图4为本发明所揭示的实施例的半导体结构于施以清洁材料于该图案化光致抗蚀剂层步骤的剖面示意图;
图5为本发明所揭示的实施例的半导体结构于施以湿蚀刻工艺于该半导体基底以蚀刻第三和第二层步骤的剖面示意图;
图6为本发明所揭示的实施例的半导体结构于施以脱除溶液以移除该图案化光致抗蚀剂层步骤的剖面示意图;
图7为本发明所揭示的实施例的半导体结构于施以第三湿蚀刻工艺,通过该第三蚀刻溶液以图案化该第一层步骤的剖面示意图;以及
图8为本发明所揭示的实施例的半导体结构于施以第二湿蚀刻工艺以移除该图案化的第二层步骤的剖面示意图。
上述附图中的附图标记说明如下:
100~半导体装置的制造方法;
102-116~工艺步骤;
200~半导体结构;
210~半导体基底;
212~第一层;
214~第二层;
215~第三层;
216~图案化光致抗蚀剂层;
218~清洁材料。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例,作为本发明的参考依据。在附图或说明书描述中,相似或相同的部分都使用相同的图号。且在附图中,实施例的形状或是厚度可扩大,并以简化或是方便标示。再者,附图中各元件的部分将以分别描述说明,值得注意的是,图中未示出或描述的元件,为所属技术领域中普通技术人员所知的形式,另外,特定的实施例仅为揭示本发明使用的特定方式,其并非用以限定本发明。
图1为显示根据本发明所揭示方式的一实施例的具有金属栅极堆叠的半导体装置制造方法100的流程图。图2至图8为本发明所揭示的实施例的半导体结构200于各工艺阶段的剖面示意图。由上述方法100制造半导体装置通过图2至图8详细描述如下。
请参阅图1和图2,所述方法100始于工艺步骤102,于其中提供一半导体基底210包括硅。另可供选择地,此基底210包括锗、硅锗或其他适合的半导体材料,例如钻石、碳化硅或砷化镓。此基底210可进一步地包括额外的构造和/或材料层,例如形成于基底中的各种隔离构造。此基底210可包括各种p-型掺杂区和/或n-型掺杂区组成或耦合成各种装置或功能性构造。所有的掺杂构造都可通过适当的工艺实现,例如于各种步骤及技术中的离子注入法。此基底210可包括其他构造,例如浅沟槽隔离物(STI)。
上述基底210还可包括各种介电-金属-栅极-堆叠材料层。于一实施例中,一高介电常数(high-k)介电材料层形成于该半导体基底210上。所述高介电常数材料层由适合的工艺形成,例如原子层沉积法(ALD)。其他形成高介电常数材料层的方法包括有机金属化学气相沉积法(MOCVD)、物理气相沉积法(PVD)、UV-臭氧氧化法、及分子束外延法(MBE)。于一实施例中,所述高介电常数材料层包括HfO2。另可供选择地,所述高介电常数材料层包括金属氮化物、金属硅化物、或其他金属氧化物。
一顶盖层还可进一步地形成于该高介电常数材料层上。在一实施例中,该顶盖层包括氧化镧。在另一实施例中,该顶盖层包括氮化钛。该顶盖层可另择一地包括其他适合的材料。
一界面层(IL)可夹置于该半导体基底210与该高介电常数材料层之间。该界面层(IL)可包括一薄的氧化硅层,并且在形成该高介电常数材料层之前,形成于该半导体基底210上。所述薄氧化硅层可通过原子层沉积法(ALD)或热氧化法形成。
再请参阅图1和图2,继续进行方法100的步骤104,形成一第一材料的第一层212于该基底210上,形成一第二材料(或牺牲层)的第二层214于该第一层212上,以及形成一第三材料的第三层215于该第二层214上。该第一材料包括一金属。在一实施例中,该第一材料包括氮化钛。另可供选择地,所述第一材料可包括氧化镧、氮化钽(TaN)、氮化钼(MoN)、氮化钨(WN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钛铝(TiAlN)、铝(Al)、氧化铝(AlO)。所述第一、第二、和第三层单独地通过物理气相沉积法(PVD)、原子层沉积法(ALD)、或其他适合的方法形成。该第三层215为一牺牲材料层,此牺牲材料层使用在所揭示的工艺以图案化第一和第二层的过程中,并在上述过程之后移除。该第二材料包括氮化钛或氧化镧。该第二层可通过物理气相沉积法或其他适合的方法形成。该第三材料包括氧化镧、氧化硅(SiO)、硅、或氧化铝。在一实施例中,所述第一、第二、和第三层单独地具有厚度小于约100埃
Figure G2009101735273D00051
。在另一实施例中,所述第一、第二、和第三层单独地具有厚度范围大抵介于5埃至500埃。在一具体范例中,该第一层具有厚度约10埃
Figure G2009101735273D00052
。在另一具体范例中,该第二层具有厚度的范围大抵介于20埃至90埃。在另一具体范例中,该第三层具有厚度的范围大抵介于8埃至200埃。
请参阅图1和图3,继续进行方法100的步骤106,形成一图案化光致抗蚀剂层216于该基底上。所述图案化光致抗蚀剂层216是用来作为掩模,以图案化该三明治结构,其包括第一、第二、和第三层。尤其是,该图案化光致抗蚀剂层216是形成于第三层上,如图3所示。此图案化光致抗蚀剂层是利用光刻工艺形成。所述光刻工艺的具体范例可包括光致抗蚀剂涂布、软烤、光掩模对准、曝光、曝光后烘烤、光致抗蚀剂显影、及硬烤等工艺步骤。上述光刻工艺可借氪氟(KrF)准分子激光、氩氟(ArF)准分子激光、ArF浸润式光刻、极端子外光(EUV)、或电子束(e-beam)写入法实施。该光刻曝光工艺也可通过其他适当的方法实施或取代,例如无光掩模光刻、离子束(ion-beam)写入、或分子移印法。另外,在涂布光致抗蚀剂层的步骤之前,可将一稀释的氢氧化氨-过氧化氢-水混合(NH4OH/H2O2/H2O,或简称APM)溶液施于该第二层,并且将一氢氧化四甲基铵(TMAH)溶液施于该第三层,以强化光致抗蚀剂层的黏着性。如一具体范例所示,该稀释的APM溶液的组成NH4OH∶H2O2∶H2O比例范围大抵介于1∶1∶2至1∶1∶150。该稀释的APM溶液在施于第二层时的温度范围大抵介于20℃至75℃。在一实施例中,该图案化光致抗蚀剂层216定义出各种开口,显露出下方的牺牲材料层。该图案化光致抗蚀剂层定义出各种栅极区域,并且由该图案化光致抗蚀剂层的开口所定义的区域,在其中该三明治结构将在以后被移除。
请参阅图1和图4,在形成该图案化光致抗蚀剂层之后,所述方法100可包括一额外的清洁步骤。在此步骤中,将一清洁材料218施于该图案化光致抗蚀剂层,以清洁有机残留物或其他残留物。所述清洁材料是具有移除有机残留物的能力。如一具体范例所示,该清洁材料包括一顶抗反射(TARC)涂层。在此例中,该顶抗反射(TARC)涂层涂布于该基底上,并且将其更进一步地烘烤和洗涤。另择一地或额外地,该清洁材料包括溶剂、界面活性剂、或高分子组成。在另一实施例中,所述清洁方法包括UV-臭氧处理。该UV灯包含184.9nm和253.7nm波长的能量。在另一实施例中,所述清洁方法包括臭氧水洗涤。在另一实施例中,所述清洁方法包括氨-过氧化氢(APM)洗涤。
请参阅图1和图5,继续进行方法100的步骤108,施以一第一蚀刻溶液至该半导体结构,通过该图案化光致抗蚀剂层作为一掩模,以图案化该第三层215。于更进一步的实施例中,该第三层215包括氧化镧、硅、氧化物、氧化铝(AlO)、氮化钛(TiN)。若第三层为氮化钛,以APM溶液蚀刻的时间范围大抵介于5秒至5分钟,需视第三层的厚度和工艺条件而定。若第三层为氧化物则蚀刻溶液为HF溶液,并且该HF溶液的浓度范围大抵介于1∶5至1∶1000(HF∶H2O),此蚀刻的时间范围大抵介于5秒至5分钟。蚀刻温度的范围大抵介于20度至50度。于另一实施例中,若第三层为硅,所述蚀刻溶液可使用氢氧化四甲基铵(tetramethylammonia hydroxide,简称TMAH)溶液。该TMAH溶液的浓度范围大抵介于1%至30%。蚀刻温度的范围大抵介于20度至50度。若第三层为氧化镧,所述蚀刻溶液可使用盐酸(HCl)溶液,浓度的范围大抵介于1∶5至1∶1000(HCl∶H2O),此蚀刻的时间范围大抵介于3秒至5分钟,蚀刻温度的范围大抵介于20度至50度。在另一实施例中,所述蚀刻溶液可使用SC2溶液。所述SC2溶液的组成为HCl/H2O2/H2O,组成浓度的范围大抵介于1∶1∶5至1∶1∶500,此蚀刻的时间范围大抵介于3秒至5分钟,蚀刻温度的范围大抵介于20度至50度。在另一实施例中,用于氧化镧的蚀刻溶液也可使用CO2水溶液。此CO2水溶液的电阻低于15百万欧姆-公分(mega ohm-cm)。此CO2水溶液蚀刻的时间范围大抵介于2秒至5分钟,蚀刻温度的范围大抵介于20度至50度。在另一范例中,该第一蚀刻溶液包括醋酸溶液、柠檬酸、硼酸、或磷酸。在另一实施例中,该蚀刻溶液包括一高分子溶液。该高分子溶液具有pH值低于7。例如,该高分子溶液包含酸化合物。此酸化合物包括perfluorooctanesulfbnic酸(简称PFOS)。此PFOS溶液的溶度范围大抵介于0.1%至5%,蚀刻温度的范围大抵介于20度至130度,蚀刻的时间范围大抵介于10秒至5分钟。
再请参阅图1和图5,继续进行方法100的步骤110,施以一第二湿蚀刻工艺于该半导体基底以蚀刻该第二层214。通过第二湿蚀刻工艺将位于图案化光致抗蚀剂层的开口内的第二层移除,此后第一层212便显露出于上述开口内。在一实施例中,是使用TiN作为该第二层的第二材料,且第二湿蚀刻工艺是使用氨-过氧化氢(APM)混合溶液。例如,该第一湿蚀刻溶液包括NH4OH、H2O2、和水(H2O)。该NH4OH/H2O2/H2O比例范围大抵介于1∶1∶3至1∶1∶1000,蚀刻的时间范围大抵介于5秒至5分钟。在另一实施例中,所述第二蚀刻溶液包括一弱酸。在另一实施例中,该第二层的第二材料包括Al2O3,且该第二湿蚀刻剂包括一光致抗蚀剂显影剂。例如,一氢氧化四甲基铵(TMAH)溶液用于移除该Al2O3牺牲层。在上述更进一步的实施例中,将一湿蚀刻溶液,其具有pH值低于7用于蚀刻该LaO牺牲层材料层。将一湿蚀刻溶液,其具有pH值高于9可用于蚀刻该Al2O3牺牲层材料层。在一实施例中,是使用LaO作为该第二层的第二材料,并且该第二湿蚀刻工艺是使用HCl溶液。例如,该第二蚀刻溶液包括HCl和水(H2O)。该HCl/H2O比例范围大抵介于1∶3至1∶1000,蚀刻的时间范围大抵介于5秒至5分钟。
请参阅图1和图6,继续进行方法100的步骤112,施以一脱除溶液以移除该图案化光致抗蚀剂层216。本方法是使用脱除溶液,而非使用等离子体灰化(plasma ashing)法。在各种实施例中,所述脱除溶液包括N-甲基吡咯酮(NMP)、环己醇、环戊醇、丙二醇甲醚(PGME)、及丙二醇甲醚醋酸酯(PGMEA)。另择一地,借该脱除溶液以移除该图案化光致抗蚀剂层的步骤112可实施于步骤108(施以一第一湿蚀刻溶液以图案化该第三层)和步骤110(施以第二湿蚀刻溶液以图案化该第二层)之间。在此例中,该图案化的第三层是用于图案化第二层的掩模。
请参阅图1和图7,继续进行方法100的步骤114,施以一第三湿蚀刻工艺,通过该第三蚀刻溶液以图案化该第一层212。若该第一层和该第三层215为相同的材料,在第三湿蚀刻工艺中,第三和第一层可同时被移除。在一实施例中,所述蚀刻时间范围可持续大抵介于5秒至5分钟。
请参阅图1和图8,继续进行方法100的步骤116,施以第二湿蚀刻工艺以移除该图案化的第二层214。该第二湿蚀刻工艺不同于使用在步骤108的第一湿蚀刻工艺以图案化该第二材料层。在一实施例中,该图案化的第二层包括TiN,且该第二蚀刻剂包括氨-过氧化氢(APM)混合溶液。在此范例中,该第一层包括LaO。例如,第一湿蚀刻溶液包括HCl和水(H2O)。该HCl/H2O比例范围大抵介于1∶1至1∶1000,蚀刻的时间范围大抵介于5秒至5分钟。在另一实施例中,该第一湿蚀刻溶液包括一弱酸。在一具体范例中,该弱酸溶液包括二氧化碳(CO2)水。在另一范例中,该第一湿蚀刻溶液包括醋酸溶液、柠檬酸、硼酸、及磷酸。在另一实施例中,该图案化牺牲材料层(该第三层)包括Al2O3,且该第一湿蚀刻剂包括一光致抗蚀剂显影剂或碱性溶液。例如,一氢氧化四甲基铵(TMAH)溶液用于移除该牺牲材料层(该第三层)。
各种不同的优点可呈现于本发明所揭示方法的各种应用中。如一范例中,通过使用所揭示的三明治结构,所述对该第二层的APM蚀刻及所述对第一层的湿蚀刻工艺并非必需使用光致抗蚀剂层作为湿蚀刻的硬掩模。因此,蚀刻时间可变得较长而不会发生剥离的问题。该第三层(氧化物基的材料如氧化镧)具有高度的蚀刻选择性相对于第二层具有可调整的化学配方。因此,该第三层并非必须使用较厚的LaO层。图案化第三层的蚀刻持续时间可降低,并且可因此而消除光致抗蚀剂玻璃的问题。在使用该湿蚀刻工艺于该第二层时,可使用第三层作为蚀刻掩模,该第二层的残留问题也可因此消除。通过使用第二层和第三层作为蚀刻掩模而无光致抗蚀剂黏着和剥离等问题,可预期的是具有较清晰的图案化第一层。在另一实施例中,该第三材料层包括金属氧化物,并且也可用以作为终止层,以消除第一层的H2O2氧化问题。在另一实施例中,当第二层和第三层形成于第一层上时,该第一层会具有较佳的侧向蚀刻控制。
然而未显示的是,其他工艺步骤可表示形成各种掺杂区域如源极和漏极区域,元件构造如多层内连线(MLI)。在一范例中,该第一材料层可另择一地包括被图案化的其他材料。例如,该第一材料层包括高介电常数(high-k)介电层,例如氧化镧或氧化铝。在另一范例中,该第二材料层可包括其他适合的氧化物,以实施于本湿蚀刻制造流程,以图案化金属栅极堆叠。在另一范例中,该第三材料层可以是牺牲层,以降低或消除光致抗蚀剂剥离的问题。
在另一范例中,可实施额外的图案化步骤于该基底,以更进一步地图案化该栅极堆叠。在另一范例中,在形成该栅极堆叠之后,可形成一轻掺杂漏极(LDD)区域。一栅极间隙子可形成于该金属栅极堆叠的侧壁上。接着,形成源极与漏极区域实质上地对准于栅极间隙子的外缘。该栅极间隙子可具有多层结构,并且可包括氧化硅、氮化硅、氮氧化硅、或其他介电材料。所述掺杂的源极与漏极区域和LDD区域为n-型掺杂或p-型掺杂之一,可通过传统的掺杂工艺形成,例如离子注入。用于形成对应区域的n-型掺杂物可包括磷、砷、和/或其他材料。p-型掺杂物可包括硼、铟、和/或其他材料。
更进一步地形成该多层内连线。该多层内连线包括垂直的内连结构,例如传统的导孔或接触,及水平的内连结构,例如金属线。各种内连线构造可通过各种导电材料实施包括铜、钨、和硅化物。在一范例中,可使用一镶嵌工艺以形成铜相关的多层内连线结构。在另一范例中,可使用钨以形成钨插塞于接触孔中。
该半导体基底还可包括额外的隔离构造以自其他装置相互隔离。该隔离构造可包括不同的构造,并且可通过各种不同的工艺技术形成。例如,一隔离构造可包括浅沟槽隔离物(STI)构造。形成STI的方法包括于该低底中蚀刻形成一沟槽,以及将绝缘材料填入该沟槽中,例如氧化硅、氮化硅、或氮氧化硅。此填入的沟槽可具有多层构造,例如一热氧化衬垫层伴随氮化硅填入该沟槽中。在一实施例中,该STI构造可通过工艺步骤形成,依序为:成长一垫氧化层,以低温化学气相沉积法(LPCVD)形成一氮化硅层,使用光致抗蚀剂极掩模图案化一STI开口,蚀刻一沟槽于该基底中,选择性地成长一热氧化层于沟槽的内衬以改善构槽的界面,以CVD氧化物填入该构槽,采用化学机械研磨法(CMP)回蚀刻,以及通过剥除该氮化物使其脱离该STI结构。
本发明所揭示内容并非限定于上述应用,于其中该半导体结构包括一MOS晶体管,并且可延伸拓展至其他集成电路具有金属栅极结构。例如,一半导体结构200可包括一动态随机存取存储器(DRAM)胞、一单电子晶体管(SET)、和/或其他微电子装置(在此整体通称为微电子装置)。在另一实施例中,该半导体结构包括鳍式场效应晶体管(FinFET)。当然,本发明所揭示的方式也可应用于和/或可改用于其他型式的晶体管,包括单栅极式晶体管、多重栅极式晶体管,应变半导体基底、异质半导体装置,以及可应用于许多不同的应用,包括感应器胞、存储器胞、逻辑胞及其他应用。
虽然本发明所揭示的实施例已经详细地描述,本发明所属领域中普通技术人员应可理解的是,在此可通过各种改变、取代或修改而不悖离本发明所揭示的精神和范围内。在一范例中,本发明所揭示的方法使用以形成一个或多个的金属-氧化物-半导体场效应晶体管(MOSFETs)。在另一实施例中,本发明所揭示的方法使用于形成一金属栅极堆叠于先栅极工艺(gate-firstprocess),于其中该金属栅极堆叠以本发明所揭示的方法形成,且存留于最终结构中。在另一实施例中,本发明所揭示的方法使用于形成一金属栅极堆叠于一复合工艺(hybrid process),于其中第一型金属栅极堆叠(例如NMOS金属栅极堆叠)以本发明所揭示的方法形成,且存留于最终结构中。该第二型金属栅极堆叠(例如PMOS金属栅极堆叠)以一虚置栅极结构,致使源极/漏极离子注入工艺和退火工艺得以顺利实施。此后,将一部分的虚置栅极堆叠移除,并且将虚置栅极沟槽重新填入适当的材料。在另一实施例中,本发明所揭示的方法使用于形成一金属栅极堆叠于后栅极工艺(gate-last process),于其中一虚置栅极堆叠是以本发明所揭示的方法形成,并且接着在形成源极与漏极构造之后,整体地或分别地对NMOS和PMOS取代以最终金属层。
在另一实施例中,该半导体基底可包括一外延层。例如,该基底可具有一外延层于一半导体块材之上。再者,该基底可受应变以促进其效能。例如,该外延层可包括一半导体材料不同于所述半导体块材,例如一硅锗层设置于硅块材之上,或者一硅层设置于一硅锗块材之上,通过半导体工艺包括选择性外延成长(SEG)。更有甚者,该基底可包括一绝缘层上有半导体(semiconductor-on-insulator,简称SOI)结构例如一埋藏介电层。
因此,本发明所揭示的内容提供一种制造半导体装置的方法。本方法包括形成一第一金属层于一基底上;形成一第二金属层于该第一材料层上;形成一第三牺牲层于该第二层上,其中该第一金属层和第二牺牲层包括相同的材料;形成一图案化光致抗蚀剂层于该第三层上;施以一第二氢氧化氨-过氧化氢-水混合(APM)溶液于该基底,通过该图案化的第三层(牺牲层)作为一蚀刻掩模,以图案化该第二金属层,导致一图案化的第二金属层;施以一第一湿蚀刻工艺于该基底,以图案化该牺牲层,导致一图案化的牺牲层;施以一第三溶液于该基底,以图案化该第一金属层且移除该图案化的第二金属层;以及施以一第四湿蚀刻工艺以移除该图案化的牺牲层。
本发明所揭示的方法还可包括施以一湿化学剂于该基底,以移除该图案化的光致抗蚀剂层,在施以该第一蚀刻溶液之后且在施以第二蚀刻溶液之前。上述施以湿化学剂于该基底的步骤可于施以该第一湿蚀刻工艺之前实施。该第一和第二金属层可包括氮化钛(TiN)。在一实施例中,该牺牲层包括氧化镧。在此例中,该第一湿蚀刻工艺可包括一蚀刻剂具有一盐酸。该第一湿蚀刻工艺可包括施以二氧化碳水。在另一实施例中,该牺牲第一材料层可包括氧化铝(Al2O3)。在此例中,该第一湿蚀刻工艺可包括施以一氢氧化四甲基铵(TMAH)溶液。该第一湿蚀刻工艺可包括施以一碱性溶液于该基底,该弱碱性溶液择自一组包含TMAH水、APM溶液、或铵水(ammonium water)。上述方法,于形成该图案化的光致抗蚀剂层之前,还包括施以一氧化工艺或一氢氧化四甲基铵溶液于该第三层。该氧化工艺包括施以一O2等离子体处理、UV-臭氧处理、O3水洗涤、H2O2洗涤。上述方法,在施以该第一湿蚀刻溶液之前,还可包括施以一清洁材料于该图案化的光致抗蚀剂层。
本发明所揭示的内容另提供制造半导体装置的方法的另一实施例。该方法包括形成一第一氧化镧;形成一氮化钛(TiN)层于该LaO层上;形成一第二LaO于该TiN层上,导致一三明治式结构;形成一图案化光致抗蚀剂层于该第二LaO层上;施以一第一酸溶液于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该牺牲层,或通过该第三材料层作为硬掩模,脱除该图案化光致抗蚀剂层;施以一第二APM湿蚀刻工艺于该基底,以图案化该TiN层;施以一第三酸溶液于该基底,以图案化该第一LaO层并移除该第三LaO层。
本发明所揭示的方法还可包括施以一湿化学剂于该基底,以移除该图案化的光致抗蚀剂层,在施以该第一蚀刻工艺之后且在施以第二APM湿蚀刻溶液之前。本发明所揭示的方法还可包括施以一湿化学剂于该基底,以移除该图案化的光致抗蚀剂层,在施以该酸溶液之后且在施以第二APM湿蚀刻溶液之前。该湿化学剂于各种范例中择自一组包含N-甲基吡咯酮(NMP)、环己醇、环戊醇、丙二醇甲醚(PGME)、及丙二醇甲醚醋酸酯(PGMEA)。该第一和第三湿蚀刻工艺包括一蚀刻剂具有盐酸和水。该第一湿蚀刻工艺可另择一地包括一蚀刻剂具有一光致抗蚀剂显影剂。该第一湿蚀刻工艺可包括施以一弱酸溶液于该基底,该弱酸溶液择自一组包含二氧化碳水、醋酸溶液、柠檬酸、硼酸、及磷酸。
本发明所揭示的内容另提供制造半导体装置的方法的又一实施例。该方法包括形成一第一材料的一第一层于一基底上;形成一第二材料的一第二层于该第一层上;形成一第三材料的一第三层于该第二层上;形成一图案化光致抗蚀剂层于该第三层上;施以一第一蚀刻工艺于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该第三层;施以一第二湿蚀刻工艺具有一蚀刻剂于该基底,以图案化该第二层;施以一第三湿蚀刻工艺于该基底,以图案化该第一层;以及施以一额外的蚀刻工艺具有一蚀刻剂以移除该第三层。
于此方法的实施例中,该第一材料包括氧化镧。该第一材料可另择一地包括一材料择自一组包含MoN、TaC、TiAlN、TaN、LaAlO、BaZrO、ZrO、AlO、ZrO2、Al2O3及Al。所述施以一第三蚀刻步骤包括图案化该第一层以形成一场效应晶体管(FET)的一金属栅极。在一实施例中,该第二材料包括氮化钛(TiN)。在此例中,所述第三湿蚀刻工艺分别包括施以一化学溶液具有一pH值大抵小于7。该蚀刻剂于一范例中可包括盐酸和水。在另一实施例中,该第二材料包括氮化钛。在此例中,该蚀刻剂可包括一化学溶液具有一pH值大抵大于7。如一范例所示,该蚀刻剂包括一氢氧化四甲基铵溶液或一氨溶液(ammonia solution)。
本发明虽以各种实施例揭示如上,然其并非用以限定本发明的范围,任何所属技术领域中普通技术人员,在不脱离本发明的精神和范围内,当可做些许的更动与润饰。本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种制造半导体装置的方法,包括:
形成一第一金属层于一基底上;
形成一第二层于该第一金属层上;
形成一牺牲层于该第二层上,形成一图案化光致抗蚀剂层于该牺牲层上;
施以一第一蚀刻工艺于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该牺牲层,以形成一图案化的牺牲层;
施以一第二氢氧化氨-过氧化氢-水混合溶液于该基底,以图案化该第二层,以形成一图案化的第二层;
施以一第三溶液于该基底,以图案化该第一金属层;以及
施以一第四湿蚀刻工艺以移除该图案化的牺牲层。
2.如权利要求1所述的制造半导体装置的方法,在实施该第一蚀刻工艺之后且在施以该第二氢氧化氨-过氧化氢-水混合溶液之前,还包括施以一湿式化学剂于该基底,以移除该图案化光致抗蚀剂层。
3.如权利要求1所述的制造半导体装置的方法,其中该第二层包括氮化钛,及其中该牺牲层包括氧化镧。
4.如权利要求1所述的制造半导体装置的方法,其中该第一蚀刻工艺还包括使用一蚀刻剂,且该蚀刻剂与该第三溶液具有一盐酸。
5.如权利要求1所述的制造半导体装置的方法,其中该牺牲层包括氧化铝。
6.如权利要求1所述的制造半导体装置的方法,其中该第一蚀刻工艺包括施以一氢氧化四甲基铵溶液,或者施以一弱酸溶液于该基底,该弱酸溶液择自一组包含二氧化碳水、醋酸溶液、柠檬酸、硼酸、及磷酸。
7.如权利要求1所述的制造半导体装置的方法,于实施该第一蚀刻工艺之前,还包括施以一清洁材料于该图案化光致抗蚀剂层。
8.一种制造半导体装置的方法,包括:
形成一第一氧化镧层于一基底上;
形成一氮化钛层于该氧化镧层上;
形成一牺牲层于该氮化钛层上,以构成一三明治式结构;
形成一图案化光致抗蚀剂层于该牺牲层上;
施以一第一蚀刻工艺于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该牺牲层;
施以一第二湿蚀刻工艺于该基底,以图案化该氮化钛层;
施以一第三湿蚀刻工艺于该基底,以图案化该第一氧化镧层;以及
施以一第四湿蚀刻工艺以移除该牺牲层。
9.如权利要求8所述的制造半导体装置的方法,在施以第一蚀刻工艺之后且在施以第二湿蚀刻工艺之前,还包括移除该图案化光致抗蚀剂层,其中该湿式化学剂择自一组包含N-甲基吡咯酮、环己醇、环戊醇、丙二醇甲醚、及丙二醇甲醚醋酸酯。
10.一种制造半导体装置的方法,包括:
形成一第一材料的一第一层于一基底上;
形成一第二材料的一第二层于该第一层上;
形成一第三材料的一第三层于该第二层上;
形成一图案化光致抗蚀剂层于该第三层上;
施以一第一蚀刻工艺于该基底,通过该图案化光致抗蚀剂层作为一掩模,以图案化该第三层;
施以一第二湿蚀刻工艺具有一蚀刻剂于该基底,以图案化该第二层;
施以一第三湿蚀刻工艺于该基底,以图案化该第一层;以及
施以一第四湿蚀刻工艺具有一蚀刻剂以移除该第三层。
CN2009101735273A 2008-09-15 2009-09-15 制造半导体装置的方法 Active CN101677064B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US9701408P 2008-09-15 2008-09-15
US61/097,014 2008-09-15
US12/560,164 US8163655B2 (en) 2008-09-15 2009-09-15 Method for forming a sacrificial sandwich structure
US12/560,164 2009-09-15

Publications (2)

Publication Number Publication Date
CN101677064A CN101677064A (zh) 2010-03-24
CN101677064B true CN101677064B (zh) 2012-01-04

Family

ID=42007597

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101735273A Active CN101677064B (zh) 2008-09-15 2009-09-15 制造半导体装置的方法

Country Status (3)

Country Link
US (1) US8163655B2 (zh)
CN (1) CN101677064B (zh)
TW (1) TWI416595B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102460662B (zh) * 2009-06-25 2014-09-10 朗姆研究公司 用于处理半导体晶片的方法
US8211801B2 (en) * 2010-09-02 2012-07-03 United Microelectronics Corp. Method of fabricating complementary metal-oxide-semiconductor (CMOS) device
KR101827031B1 (ko) * 2010-10-06 2018-02-07 엔테그리스, 아이엔씨. 질화 금속을 선택적으로 에칭하기 위한 조성물 및 방법
KR20120073394A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 반도체 소자 및 이의 제조방법
US8703620B2 (en) 2012-02-07 2014-04-22 GlobalFoundries, Inc. Methods for PFET fabrication using APM solutions
US8658543B2 (en) 2012-02-07 2014-02-25 GlobalFoundries, Inc. Methods for pFET fabrication using APM solutions
US10553720B2 (en) * 2016-11-29 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of removing an etch mask
US10529572B2 (en) * 2018-04-30 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10985028B1 (en) 2019-10-18 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
CN114420815A (zh) * 2021-12-29 2022-04-29 上海至纯洁净系统科技股份有限公司 一种用于提升led器件光提取效率的边际湿法处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1892994A (zh) * 2005-07-04 2007-01-10 中华映管股份有限公司 蚀刻设备与蚀刻工艺
CN101013672A (zh) * 2007-02-07 2007-08-08 友达光电股份有限公司 薄膜晶体管及半导体元件的制作方法
CN101027770A (zh) * 2004-09-27 2007-08-29 英特尔公司 金属栅电极半导体器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3681134A (en) * 1968-05-31 1972-08-01 Westinghouse Electric Corp Microelectronic conductor configurations and methods of making the same
DE3232837A1 (de) * 1982-09-03 1984-03-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen einer 2-ebenen-metallisierung fuer halbleiterbauelemente, insbesondere fuer leistungshalbleiterbauelemente wie thyristoren
US4638347A (en) * 1982-12-07 1987-01-20 International Business Machines Corporation Gate electrode sidewall isolation spacer for field effect transistors
US5326429A (en) * 1992-07-21 1994-07-05 Seagate Technology, Inc. Process for making studless thin film magnetic head
KR100505328B1 (ko) * 2002-12-12 2005-07-29 엘지.필립스 엘시디 주식회사 구리 몰리브덴막에서 몰리브덴 잔사를 제거할 수 있는식각용액 및 그 식각 방법
US7138323B2 (en) * 2004-07-28 2006-11-21 Intel Corporation Planarizing a semiconductor structure to form replacement metal gates
US8125083B2 (en) * 2005-09-02 2012-02-28 International Rectifier Corporation Protective barrier layer for semiconductor device electrodes
WO2007031930A2 (en) * 2005-09-15 2007-03-22 Nxp B.V. Method of manufacturing semiconductor device with different metallic gates
WO2007139315A1 (en) * 2006-05-26 2007-12-06 Lg Chem, Ltd. Stripper composition for photoresist
KR100819557B1 (ko) * 2006-08-17 2008-04-07 삼성전자주식회사 금속 식각용액, 이를 이용하는 금속 식각방법 및 이를이용하는 반도체 제품의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101027770A (zh) * 2004-09-27 2007-08-29 英特尔公司 金属栅电极半导体器件
CN1892994A (zh) * 2005-07-04 2007-01-10 中华映管股份有限公司 蚀刻设备与蚀刻工艺
CN101013672A (zh) * 2007-02-07 2007-08-08 友达光电股份有限公司 薄膜晶体管及半导体元件的制作方法

Also Published As

Publication number Publication date
TWI416595B (zh) 2013-11-21
TW201013751A (en) 2010-04-01
US8163655B2 (en) 2012-04-24
CN101677064A (zh) 2010-03-24
US20100068874A1 (en) 2010-03-18

Similar Documents

Publication Publication Date Title
CN101677064B (zh) 制造半导体装置的方法
US8048810B2 (en) Method for metal gate N/P patterning
CN101789367B (zh) 半导体元件的制法
TWI393184B (zh) 半導體裝置之製造方法
US11411001B2 (en) Integrated circuit and manufacturing method thereof
US20100084715A1 (en) Photo alignment mark for a gate last process
KR102365321B1 (ko) 다중 게이트 디바이스들을 위한 게이트 패턴화 공정
CN101667541A (zh) 半导体装置的金属栅极堆叠的形成方法
US11062957B2 (en) FinFET device with wrapped-around epitaxial structure and manufacturing method thereof
US11037833B2 (en) Fabrication method of semiconductor device with spacer trimming process
US10361280B2 (en) Gate structure for semiconductor device
US7767512B2 (en) Methods of manufacturing a semiconductor device including CMOS transistor having different PMOS and NMOS gate electrode structures
JP4283017B2 (ja) 半導体装置の製造方法
US8129101B2 (en) Method for increasing the removal rate of photoresist layer
JP2004356576A (ja) 半導体装置およびその製造方法
JP2008135765A (ja) 半導体装置
JP2007165429A (ja) 半導体装置およびその製造方法
KR20140081634A (ko) 계면 엔지니어링을 갖춘 상이한 기판들상의 집적 디바이스들을 위한 구조물 및 방법
WO2012162963A1 (zh) 一种半导体结构的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant