CN101013672A

CN101013672A - 薄膜晶体管及半导体元件的制作方法

Info

Publication number: CN101013672A
Application number: CN 200710000443
Authority: CN
Inventors: 丘大维; 陈昱丞
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2007-02-07
Filing date: 2007-02-07
Publication date: 2007-08-08
Anticipated expiration: 2027-02-07
Also published as: CN100437948C

Abstract

本发明公开了一种薄膜晶体管及半导体元件的制作方法。首先，在基板上形成图案化多晶硅层与用其覆盖的栅极介电层。在栅极介电层上依序形成第一、第二栅极材料层及牺牲层。在牺牲层上形成图案化光刻胶层。以图案化光刻胶层为掩模，对牺牲层进行等向性蚀刻而形成图案化牺牲层，且对第一、第二栅极材料层进行非等向性蚀刻，及对图案化多晶硅层进行掺杂以形成源极/漏极区。在移除图案化光刻胶层之后，以图案化牺牲层为掩模，对剩余的第一、第二栅极材料层进行非等向性蚀刻，并再对图案化多晶硅层进行掺杂以形成浅掺杂源极/漏极区。之后，移除图案化牺牲层。此方法可减少掩模的使用数量。

Description

薄膜晶体管及半导体元件的制作方法

技术领域

本发明涉及一种半导体元件的制作方法，且特别是涉及一种薄膜晶体管(Thin Film Transistor，TFT)的制作方法。

背景技术

使用低温多晶硅薄膜晶体管(Low Temperature Poly-silicon Thin FilmTransistor，LTPS-TFT)的液晶显示器(Liquid Crystal Display，LCD)的优点在于其厚度薄、重量轻、分辨率佳，特别适合应用于要求轻巧省电的移动终端产品上。然而，低温多晶硅薄膜晶体管仍会产生漏电流。因此，通常会在低温多晶硅薄膜晶体管中的源极/漏极区与沟道区之间形成浅掺杂源极/漏极区，或简称为浅掺杂漏极区(Lightly Doped Drain，LDD)以降低漏电流。

图1A～图1C示出了公知一种低温多晶硅薄膜晶体管的制作方法的步骤流程剖面示意图。请参照图1A，首先，在基板110上形成图案化多晶硅层120。在此步骤中会使用第一道掩模(未示出)，进而以制作此图案化多晶硅层120。

然后，请参照图1B，在基板110上形成栅极介电层130以及图案化光刻胶层140。在此步骤中会使用第二道掩模(未示出)以制作此图案化光刻胶层140。接着，再以图案化光刻胶层140为掩模进行掺杂工序150，而在图案化多晶硅层120中形成源极/漏极区122。

之后，请参照图1C，在栅极介电层130上形成栅极160，在此步骤中会使用第三道掩模(未示出)以制作此栅极160。并且，再以栅极160为掩模进行另一掺杂工序170，而在图案化多晶硅层120中制作浅掺杂漏极区124。至此，完成多晶硅薄膜晶体管100的制作。

根据以上所述，公知制造多晶硅薄膜晶体管100的步骤中，需利用第二道掩模制作源极/漏极区122，且利用第三道掩模制作栅极160。如果第二道掩模与第三道掩模之间产生对位偏移，则将使得浅掺杂漏极区124的尺寸产生误差与不对称等问题，进而将影响多晶硅薄膜晶体管100的特性。另一方面，以栅极160作为掺杂工序170的掩模时，也会使栅极160受到掺杂物离子的撞击而破坏其结构。

公知的低温多晶硅薄膜晶体管的制作方法至少需要三道掩模。如果欲将此多晶硅薄膜晶体管100上制作成一像素结构，则还需要再制作第一图案化介电层(未示出)、源极/漏极导体层(未示出)、第二图案化介电层(未示出)以及透明电极(未示出)。因此，像素结构的制作总共需要七道工序。值得注意的是，由于掩模的成本较高，所以，公知的多晶硅薄膜晶体管100与其像素结构的工序，将不易降低其制作成本。

发明内容

因此，本发明提供一种薄膜晶体管的制作方法，可节省掩模使用的数量，并良好地控制浅掺杂源极/漏极区的尺寸与对称性。

本发明另提供一种半导体元件的制作方法，可节省掩模使用的数量，且可提高半导体元件的质量与良率。

本发明提出一种薄膜晶体管的制作方法，包括下列步骤。首先，在基板上形成图案化多晶硅层。接着，在基板上形成栅极介电层以覆盖图案化多晶硅层。接着，在栅极介电层上依序形成第一栅极材料层、第二栅极材料层与牺牲层。然后，在牺牲层上形成图案化光刻胶层。然后，以图案化光刻胶层为掩模对牺牲层进行等向性蚀刻工序，而形成图案化牺牲层，其中，图案化牺牲层略小于图案化光刻胶层，且图案化光刻胶层的底面是部分地接触于图案化牺牲层。接着，以图案化光刻胶层为掩模，对第二栅极材料层与第一栅极材料层进行第一非等向性蚀刻工序。然后，以图案化光刻胶层为掩模进行第一掺杂工序，以在图案化多晶硅层的两侧形成源极/漏极区，而源极/漏极区之间为一沟道区。继之，移除图案化光刻胶层。接着，以图案化牺牲层为掩模，对剩余的第二栅极材料层与第一栅极材料层进行第二非等向性蚀刻工序。然后，以图案化牺牲层为掩模，进行第二掺杂工序，以于图案化多晶硅层中形成浅掺杂源极/漏极区，其中，浅掺杂源极/漏极区位于沟道区与源极/漏极区之间。之后，移除图案化牺牲层。

本发明另提出一种半导体元件的制作方法，包括下列步骤。首先，在基板上形成图案化多晶硅层。接着，在基板上形成栅极介电层以覆盖图案化多晶硅层。接着，在栅极介电层上依序形成第一栅极材料层、第二栅极材料层与牺牲层。然后，在牺牲层上形成图案化光刻胶层。接着，以图案化光刻胶层为掩模对牺牲层进行等向性蚀刻工序，而形成图案化牺牲层，其中，图案化牺牲层略小于图案化光刻胶层，且图案化光刻胶层的底面是部分地接触于图案化牺牲层。接着，以图案化光刻胶层为掩模，对第二栅极材料层与第一栅极材料层进行第一非等向性蚀刻工序。然后，以图案化光刻胶层为掩模进行第一掺杂工序，以于图案化多晶硅层的两侧形成源极/漏极区，而源极/漏极区之间为一沟道区。接着，移除图案化光刻胶层。接着，以图案化牺牲层为掩模，对剩余的第二栅极材料层与第一栅极材料层进行第二非等向性蚀刻工序。然后，以图案化牺牲层为掩模，进行第二掺杂工序，以在图案化多晶硅层中形成浅掺杂源极/漏极区，其中，浅掺杂源极/漏极区位于沟道区与源极/漏极区之间。之后，移除图案化牺牲层。然后，在基板上形成第一图案化介电层，其中第一图案化介电层是暴露出部分源极/漏极区。接着，在第一图案化介电层上形成一源极/漏极导体层，而源极/漏极导体层是分别与源极/漏极区电性连接。接着，在源极/漏极导体层上形成第二图案化介电层，其中第二图案化介电层暴露出部分源极/漏极导体层。之后，在第二图案化介电层上形成一透明电极，此透明电极与部分源极/漏极导体层电性连接。

在本发明的一实施例中，上述的第一栅极材料层的材料例如是钼、钨、钼钨合金、铬、钽、铜。

在本发明的一实施例中，上述的第二栅极材料层的材料例如是钛、钨、铬、钽。

在本发明的一实施例中，上述的牺牲层的材料例如是铝、铬、铝钕合金。

在本发明的一实施例中，上述的第一栅极材料层的厚度例如是介于1,000埃到3,000埃之间。

在本发明的一实施例中，上述的第二栅极材料层的厚度例如是介于400埃到600埃之间。

在本发明的一实施例中，上述的牺牲层的厚度例如是介于4,000埃到8,000埃之间。

在本发明的一实施例中，上述的等向性蚀刻工序例如是湿式蚀刻工序。湿式蚀刻工序所使用的蚀刻液例如是选自于磷酸、醋酸、硝酸及其组合。

在本发明的一实施例中，在进行上述的等向性蚀刻工序之前，还包括以图案化光刻胶层为掩模，进行另一非等向性蚀刻工序。

在本发明的一实施例中，上述的第一非等向性蚀刻工序与第二非等向性蚀刻工序包括等离子蚀刻工序，此等离子蚀刻工序所使用的等离子气体例如是选自于三氯化硼、氯气及其组合。

在本发明的一实施例中，上述的第一掺杂工序与该第二掺杂工序包括离子植入工艺。此离子植入工艺所使用的掺杂物例如是正型掺杂物或负型掺杂物。而此掺杂物例如是硼化氢或磷化氢。

在本发明的一实施例中，上述的移除图案化光刻胶层的方法例如是氧气等离子移除法。

本发明的薄膜晶体管的制作方法、以及半导体元件的制作方法仅需使用两道掩模即可完成薄膜晶体管的制作，因此可降低掩模成本。并且，仅在形成图案化多晶硅层、与图案化光刻胶层的步骤需要使用掩模，因此，可避免使用不同掩模而产生的对位误差。所以，浅掺杂源极/漏极区与源极/漏极区的尺寸可以受到良好的控制。简言之，本发明的薄膜晶体管与半导体元件的制作方法，其具有节省成本且制作良率高的优点。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并结合附图，作详细说明如下。

附图说明

图1A～图1C示出了公知一种低温多晶硅薄膜晶体管的制作方法的步骤流程剖面示意图；

图2A～图2K示出了本发明一较佳实施例的薄膜晶体管的制作方法的步骤流程剖面示意图；

图3A～图3D示出了本发明一较佳实施例的半导体元件的制作方法的局部步骤流程剖面示意图。

其中，附图标记：

100、200：薄膜晶体管

110、210：基板

120、220：图案化多晶硅层

122、220a：源极/漏极区

124、220c：浅掺杂源极/漏极区

130、230：栅极介电层

140、250：图案化光刻胶层

150、170：掺杂工序

160：栅极

242：第一栅极材料层

242a：剩余的第一栅极材料层

242b：第一栅极层

244：第二栅极材料层

244a：剩余的第二栅极材料层

244b：第二栅极层

246：牺牲层

246a：预图案化牺牲层

246b：图案化牺牲层

260：等向性蚀刻工序

262：非等向性蚀刻工序

272：第一非等向性蚀刻工序

274：第二非等向性蚀刻工序

282：第一掺杂工序

284：第二掺杂工序

300：半导体元件

310：第一图案化介电层

320：源极/漏极导体层

330：第二图案化介电层

340：透明电极

具体实施方式

为了减少薄膜晶体管与半导体元件制作过程中的掩模使用数量，并能精确地控制浅掺杂源极/漏极区的尺寸，以下提出本发明较佳实施例的薄膜晶体管与半导体元件的制作方法。然而，以下所述的各步骤仅为本发明的较佳实施方式，并非用以限定本发明。

第一实施例

图2A～图2K示出了本发明一较佳实施例的薄膜晶体管的制作方法的步骤流程剖面示意图，请共同参照图2A～图2K。

请参照图2A，在基板210上形成图案化多晶硅层220。在一实施例中，图案化多晶硅层220的形成方式例如是下述的步骤。首先，在基板210上形成一非晶硅层(未示出)。接着，进行退火工序(annealing process)使非晶硅层形成一多晶硅层(未示出)，此退火工序例如是准分子激光热退火工序(Excimer Laser Annealing，ELA)。然后，在多晶硅层上形成一光刻胶层(未示出)，并利用第一道掩模(未示出)图案化此光刻胶层而形成图案化光刻胶层(未示出)。之后，以图案化光刻胶层为掩模对多晶硅层进行蚀刻工序，以形成此图案化多晶硅层220。

接着，请参照图2B，在基板210上形成栅极介电层230以覆盖住图案化多晶硅层220。在一实施例中，栅极介电层230的形成方式例如是利用化学气相沉积法(Chemical Vapor Deposition，CVD)使介电材料沉积于基板210上。并且，栅极介电层230的材料例如是二氧化硅、氮化硅或是氮氧化硅。

然后，请参照图2C，在栅极介电层230上依序形成第一栅极材料层242、第二栅极材料层244与牺牲层246。在一实施例中，形成上述各膜层的方式例如是采用溅镀工艺(sputtering process)。第一栅极材料层242的材料例如是钼、钨、铬、钽、铜或其合金。第二栅极材料层244的材料例如是钛、钨、铬、钽或其合金。牺牲层246的材料例如是铝、铬及铝钕合金。另外，可调整溅镀工艺的工艺参数，以控制各膜层的厚度。在一实施例中，第一栅极材料层242的厚度例如是介于1,000埃到3,000埃之间。第二栅极材料层244的厚度例如是介于400埃～600埃之间。牺牲层246的厚度例如是介于4,000埃～8,000埃之间。

特别是，通过调整牺牲层246的厚度将有助于控制下述的图案化牺牲层246b(在图2F中示出)的尺寸，进而能间接控制下述的浅掺杂源极/漏极区220c(在图2J中示出)的尺寸。以铝作为牺牲层246的材料为例，欲使浅掺杂源极/漏极区220c的沟道长度为0.7微米时，牺牲层246的厚度较佳是7,000埃。

接着，请参照图2D，在牺牲层246上形成一图案化光刻胶层250。在一实施例中，此图案化光刻胶层250的形成方式例如是下述的步骤。首先，于牺牲层246上形成一层光刻胶材料层(未示出)。接着，利用第二道掩模(未示出)图案化此光刻胶材料层。较佳的是，如图2D所示出，图案化光刻胶层250的尺寸小于图案化多晶硅层220的尺寸，且图案化光刻胶层250的位置是对应设置在图案化多晶硅层220的中间。

如图2E所示，在后续进行等向性蚀刻工序260之前，选择性对牺牲层246进行一非等向性蚀刻工序262。在此实施例中，例如先以图案化光刻胶层250为掩模，对牺牲层246进行一非等向性蚀刻工序262。非等向性蚀刻工序262例如是干式蚀刻工艺，其利用等离子蚀刻工艺将牺牲层246中未被图案化光刻胶层250覆盖的大部分区域移除，而保留预图案化牺牲层246a(pre patternedsacrifice layer)。具体来说，非等向性蚀刻工序262的进行有助于节省后续等向性蚀刻工序260所进行的时间，而可提高产能。

接着，请共同参照图2D～图2F，以图案化光刻胶层250为掩模对牺牲层246或预图案化牺牲层246a进行等向性蚀刻工序260，而形成图案化牺牲层246b，其中，图案化牺牲层246b略小于图案化光刻胶层250，且图案化光刻胶层250的底面是部分地接触于图案化牺牲层246b。在一实施例中，等向性蚀刻工序260例如是湿式蚀刻工艺，而此湿式蚀刻工艺所使用的蚀刻液例如是选自于磷酸、醋酸、硝酸及其组合。利用此等向性蚀刻工序260对牺牲层246或预图案化牺牲层246a进行垂直方向与水平方向的蚀刻，以形成如图2F所示出的图案化牺牲层246b。

在一实施例中，第一栅极材料层242的材料例如是选用钼、第二栅极材料层244例如是选用钛、牺牲层246的材料例如是选用铝。上述蚀刻液可同时对铝及钼进行蚀刻，但并不会对钛进行蚀刻。因此，在蚀刻牺牲层246的过程中，第二栅极材料层244可发挥保护层的作用，以避免第一栅极材料层242受到上述蚀刻液的蚀刻。在其它的实施例中，蚀刻液的种类可视牺牲层246的材料而做选择。由于多数蚀刻液可对至少一种材料发生蚀刻作用，因此第二栅极材料层244较佳是采用对所选蚀刻液抵抗力较大的材料所制成。

另外，在进行等向性蚀刻工序260的步骤中，可通过调整蚀刻液的浓度、温度及蚀刻的反应时间以获得所需尺寸的图案化牺牲层246b。具体而言，欲得到尺寸较小的图案化牺牲层246b，可以提高蚀刻液的浓度、或是提高温度、或是延长蚀刻的反应时间。反之，则工艺条件可相对地调整。因此，可调整图案化牺牲层246b的尺寸，进而可对于后续浅掺杂源极/漏极区220c(在图2J中示出)的尺寸进行控制。

随后，请共同参照图2F与图2G，以图案化光刻胶层250为掩模，对第二栅极材料层244与第一栅极材料层242进行第一非等向性蚀刻工序272，以形成剩余的第一栅极材料层242a与剩余的第二栅极材料层244a。第一非等向性蚀刻工序272例如是等离子蚀刻工艺，其所使用的等离子气体例如是选自于三氯化硼、氯气及其组合。如此一来，剩余的第一栅极材料层242a与剩余的第二栅极材料层244a仅对应设置在图案化多晶硅层220上方的栅极介电层230上。

接下来，请参照图2H，以图案化光刻胶层250为掩模，进行第一掺杂工序282，以于图案化多晶硅层220的两侧形成源极/漏极区220a，而源极/漏极区220a之间为一沟道区220b。在一实施例中，第一掺杂工序例如是离子植入工艺，此离子植入工艺所使用的掺杂物可以是正型掺杂物或负型掺杂物，且此掺杂物例如是硼化氢或磷化氢。

随之，请参照图2I，移除图案化光刻胶层250。在一实施例中，移除图案化光刻胶层250的方法例如是氧气等离子移除法。

然后，请共同参照图2H与图2I，以图案化牺牲层246b为掩模，对剩余的第二栅极材料层244a与剩余的第一栅极材料层242a进行第二非等向性蚀刻工序274。如图2I所示出，在进行第二非等向性工序274之后，会形成第一栅极层242b与第二栅极层244b。同样地，第二非等向性蚀刻工序274例如是采用等离子蚀刻工艺，其等离子气体是选自三氯化硼、氯气及其组合。特别是，在第二非等向性蚀刻工序274完成后，所形成的第一栅极层242b与第二栅极层244b的两侧会在水平方向上内缩一段距离，而使得沟道层220b的上方的部分区域未被第一栅极层242b与第二栅极层244b所覆盖。

接着，请参照图2J，以图案化牺牲层246b为掩模，进行第二掺杂工序284，以于图案化多晶硅层220中形成浅掺杂源极/漏极区220c，其中，浅掺杂源极/漏极区220c位于沟道区220b与源极/漏极区220a之间。同样地，第二掺杂工序284例如是离子植入工艺，此离子植入工艺所使用的掺杂物可以是正型掺杂物或负型掺杂物，且此掺杂物例如是硼化氢或磷化氢。值得注意的是，在进行第二掺杂工序284时，可通过图案化牺牲层246b避免第一栅极层242b与第二栅极层244b受到掺杂物离子的撞击，而使其结构不会遭到破坏。意即，第一栅极层242b与第二栅极层244b可保有良好的电性特性。

随后，请参照图2K，移除图案化牺牲层246b。因此，而完成薄膜晶体管200的制作。特别是，第一栅极层242b与第二栅极层244b构成此薄膜晶体管200的栅极。

在一实施例中，移除图案化牺牲层246b的方法例如是选择适当的蚀刻液进行湿式蚀刻工艺。更详细而言，此蚀刻液仅对于图案化牺牲层246b进行蚀刻，却不会对第一栅极层242b及第二栅极层244b进行蚀刻。如此一来，可避免移除图案化牺牲层246b的过程中破坏第一栅极层242b与第二栅极层244b。当然，也可采用等离子蚀刻的方式以移除图案化牺牲层246b。此时，则应当选择适合的等离子气体以将图案化牺牲层246b移除。

如上所述，在公知薄膜晶体管工艺技术中必须使用三道掩模，而本发明中仅在形成图案化多晶硅层220、以及形成图案化光刻胶层250时分别使用一道掩模，亦即，本发明的薄膜晶体管工艺仅使用了两道掩模。所以，本发明可减少掩模使用数量，以降低工艺成本。

另外，通过图案化牺牲层246b作为掩模即可形成栅极(242b与244b)与浅掺杂源极/漏极区220c。因此，可避免因使用不同的掩模所造成的对位误差，亦即，可使所制作的浅掺杂源极/漏极区220c具有良好的对称性。

再者，可通过调整牺牲层246厚度以及等向性蚀刻工序260的条件，而控制图案化牺牲层246b的尺寸。因此，当以图案化牺牲层246b作为掩模进行第二掺杂工序284时，浅掺杂源极/漏极区220c的尺寸大小也可受到良好的控制。更详细而言，由于浅掺杂源极/漏极区220c的设计是为了防止短沟道效应发生，所以浅掺杂源极/漏极区220c的尺寸若是可以受到良好的控制，则薄膜晶体管200可具有较好的元件特性。

第二实施例

本发明还提出一种半导体元件的制作方法，其大部分的制造步骤与第一实施例的薄膜晶体管的制作方法类似，相同的步骤不予以重述。在此，仅示出局部的步骤如图3A到3D所示。

图3A～图3D示出了本发明一较佳实施例的半导体元件的制作方法的局部步骤流程剖面示意图。请共同参照图3A～图3D。

首先，在基板210上进行如图2A～图2K所述的各步骤以制作薄膜晶体管200。此薄膜晶体管200是由基板210、图案化多晶硅层220、栅极介电层230、第一栅极层242b以及第二栅极层244b所构成。其中，图案化多晶硅层220中形成有源极/漏极区220a、沟道区220b、以及浅掺杂源极/漏极区220c。

接着，请参照图3A，在基板210上形成第一图案化介电层310，其中，第一图案化介电层310是暴露出部分源极/漏极区220a。在一实施例中，形成第一图案化介电层310的方法例如是以化学气相沉积法于基板310上形成一介电层(未示出)以覆盖薄膜晶体管200。接着，在此介电层(未示出)上形成一光刻胶层(未示出)，再利用第三道掩模(未示出)对此光刻胶层进行图案化工序，而形成图案化光刻胶层(未示出)。之后，以此图案化光刻胶层(未示出)为掩模进行蚀刻工序，以形成如图3A所示出的图案化介电层310。值得注意的是，在进行此一蚀刻工序以形成图案化介电层310的同时，也对其下方栅极介电层230的部分区域进行蚀刻，以暴露出源极/漏极区220a(如图3A所示)。

接着，请参照图3B，在第一图案化介电层310上形成源极/漏极导体层320，而源极/漏极导体层320是分别与源极/漏极区220a电性连接。在一实施例中，源极/漏极导体层320的形成方式可以是先在第一图案化介电层310上形成导体材料层(未示出)，之后再将其图案化而形成源极/漏极导体层320。此一图案化步骤是利用第四道掩模(未示出)而进行。

然后，请参照图3C，在源极/漏极导体层320上形成第二图案化介电层330，其中第二图案化介电层330暴露出部分源极/漏极导体层320。在一实施例中，第二图案化介电层330的形成方式与第一图案化介电层310的形成方式相似，并在此步骤中使用了第五道掩模。

随后，请参照图3D，在第二图案化介电层330上形成一透明电极340，此透明电极340与部分源极/漏极导体层320电性连接。如此，半导体元件300随即完成。在一实施例中，透明电极340的形成方式例如是先于第二图案化介电层330上形成氧化铟锡(ITO)层，之后再图案化此氧化铟锡层以形成透明的氧化铟锡电极。在此步骤中使用了第六道掩模。另外，透明电极340例如是作为一像素电极，此时，此半导体元件300为可应用在显示器领域中的像素结构。

综上所述，本发明的薄膜晶体管的制作方法与半导体元件的制作方法具有下列优点：

(1)通过采用图案化牺牲层，使制作过程中减少一道掩模，而有助于降低制作成本。

(2)采用图案化牺牲层作为掩模即可制作栅极与浅掺杂源极/漏极区。因此，可避免公知中因使用不同的掩模所造成的对位误差，进而使所制作的浅掺杂源极/漏极区具有良好的尺寸与对称性。

(3)利用控制所形成的牺牲层的厚度，以及控制等向性蚀刻工序的条件，可制得所需尺寸的图案化牺牲层，进而可精确地控制浅掺杂源极/漏极区的尺寸。

(4)利用图案化牺牲层进行掺杂工序时，可避免栅极受到掺杂物离子的撞击，而使栅极的结构不会遭到破坏。因此，依照本发明的方法所制作的薄膜晶体管与半导体元件，将具有良好的元件特性。

虽然本发明已以较佳实施例进行如上描述，但是其并非用以限定本发明，任何熟悉本领域中的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的变化与改进，因此本发明的保护范围为后附的权利要求书所限定。

Claims

1.一种薄膜晶体管的制作方法，其特征在于，包括：

在一基板上形成一图案化多晶硅层；

在该基板与该图案化多晶硅层上形成一栅极介电层；

在该栅极介电层上依序形成一第一栅极材料层、一第二栅极材料层与一牺牲层；

在该牺牲层上形成一图案化光刻胶层；

以该图案化光刻胶层为掩模对该牺牲层进行一等向性蚀刻工序，而形成一图案化牺牲层，使该图案化牺牲层略小于该图案化光刻胶层；

以该图案化光刻胶层为掩模对该第二栅极材料层与该第一栅极材料层进行一第一非等向性蚀刻工序；

以该图案化光刻胶层为掩模，进行一第一掺杂工序，以于该图案化多晶硅层的两侧形成源极/漏极区，而该源极漏极区之间为一沟道区；

移除该图案化光刻胶层；

以该图案化牺牲层为掩模对剩余的该第二栅极材料层与该第一栅极材料层进行一第二非等向性蚀刻工序；

以该图案化牺牲层为掩模，进行一第二掺杂工序，以在该图案化多晶硅层中形成浅掺杂源极/漏极区，而该浅掺杂源极/漏极区分别位于该沟道区与该源极/漏极区之间；以及

移除该图案化牺牲层。

2.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该第一栅极材料层的材料选自钼、钨、钼钨合金、铬、钽、及铜所组成的群组之一。

3.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该第二栅极材料层的材料选自钛、钨、铬、及钽所组成的群组之一。

4.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该牺牲层的材料选自铝、铬、及铝钕合金所组成的群组之一。

5.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该第一栅极材料层的厚度包括介于1,000埃到3,000埃之间。

6.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该第二栅极材料层的厚度包括介于400埃～600埃之间。

7.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，而该牺牲层的厚度包括介于4,000埃～8,000埃之间。

8.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该等向性蚀刻工序包括湿式蚀刻工艺。

9.根据权利要求8所述的薄膜晶体管的制作方法，其特征在于，该湿式蚀刻工艺所使用的蚀刻液是选自于磷酸、醋酸、硝酸及其组合。

10.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，进行该等向性蚀刻工序之前，还包括以该图案化光刻胶层为掩模，进行一非等向性蚀刻工序。

11.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该第一非等向性蚀刻工序与该第二非等向性蚀刻工序包括等离子蚀刻工艺。

12.根据权利要求11所述的薄膜晶体管的制作方法，其特征在于，该等离子蚀刻工艺所使用的等离子气体是选自于三氯化硼、氯气及其组合。

13.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该第一掺杂工序与该第二掺杂工序包括离子植入工艺。

14.根据权利要求13所述的薄膜晶体管的制作方法，其特征在于，该离子植入工艺所使用的掺杂物包括正型掺杂物或负型掺杂物。

15.根据权利要求14所述的薄膜晶体管的制作方法，其特征在于，该离子植入工艺所使用的掺杂物包括硼化氢或磷化氢。

16.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，移除该图案化光刻胶层的方法包括氧气等离子移除法。

17.一种半导体元件的制作方法，其特征在于，包括：

在一基板上形成一图案化多晶硅层；

在该基板与该图案化多晶硅层上形成一栅极介电层；

在该牺牲层上形成一图案化光刻胶层；

以该图案化光刻胶层为掩模，进行一第一掺杂工序，以于该图案化多晶硅层的两侧形成源极/漏极区，而该些源极/漏极区之间为一沟道区；

移除该图案化光刻胶层；

以该图案化牺牲层为掩模，进行一第二掺杂工序，以于该图案化多晶硅层中形成浅掺杂源极/漏极区，而该浅掺杂源极/漏极区分别位于该沟道区与该些源极/漏极区之间；

移除该图案化牺牲层；

在该基板上形成一第一图案化介电层，其中该第一图案化介电层是暴露出部分该源极/漏极区；

在该第一图案化介电层上形成源极与漏极导体层，而该源极与该漏极导体层是分别与该些源极/漏极区电性连接；

在该源极与该漏极导体层上形成一第二图案化介电层，其中该第二图案化介电层暴露出部分该漏极导体层；以及

在该第二图案化介电层上形成一透明电极，且该透明电极与部分该漏极导体层电性连接。