JP5045095B2 - 半導体デバイスの製造方法 - Google Patents
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Description
なお、高濃度Si層とは、不純物濃度が少なくとも5×1017atoms/cm3であるSi層のことを言う。
このように、本発明に係るシリコンエピタキシャルウェーハを半導体デバイスに用いれば、ゲッタリング能力が高いだけでなく、素子、チップ作製の様々な工程において有効な利用が可能であり、製品歩留まりの向上、コスト低減に寄与できる。
このように、前記シリコンエピタキシャルウェーハを用いれば、ゲッタリング能力が高いだけでなく、素子、チップ作製の様々な工程において有効な利用が可能である。
図1は、本発明に係るシリコンエピタキシャルウェーハの概略図である。(a)〜(c)は、それぞれ本発明の3種の態様を示している。
本発明の3種の態様の代表例として、図1(a)に図示されているシリコンエピタキシャルウェーハの製造方法ついて以下に説明するが、図1(b)、(c)においても(a)の製造方法と本質的には変わらない。
尚、P−基板1の製造方法や面方位は、目的に合わせて適宜選択すれば良く、特に限定されない。例えば、CZ(Czochralski)法あるいはFZ(Floating Zone)法で作製するのが一般的である。
(テスト1)
<歪みSiGe層のGe濃度とヘイズの関係及びSi保護層の有効性>
(テスト2)
<歪みSiGe層の厚さとヘイズの関係>
(テスト3)
<P+層を用いたFT−IRによるウェーハ直径方向のエピタキシャル厚分布測定>
(テスト4)
<Bの深さ方向のプロファイル及びCV法によるウェーハの抵抗率の測定>
(実施例1、2、3)
以下のようにして、図1(a)に示したような構造を有するシリコンエピタキシャルウェーハを製造した。
まず、CZ法で製造した面方位が{100}であるP−(高抵抗シリコン単結晶)基板1を用意した。次いで、該P−基板1を枚葉式CVD装置を用いて、H2雰囲気、80torr(約11kPa)減圧条件で、1100℃のH2ベークを行った。その後690℃まで降温し、P−基板1上に、SiH4:150sccm、GeH4:10sccmの条件でGe濃度7.5%の歪みSiGe層2を形成した。次いで、GeH4ガスのみを停止して18nmのSi保護層3を形成した。その後、1000℃まで昇温し、Si保護層3上に、DCS:200sccm、100ppmB2H6:170sccmの条件で時間を調整することでP+層4(抵抗率0.01Ωcm)を1.0μm形成させた。更に、P+層4上に1080℃、DCS:450sccmで5μmのエピSi層5(抵抗率10Ωcm)を成長させ、最終的なシリコンエピタキシャルウェーハを得た(実施例1)。
まず、CZ法で製造した面方位が{100}であるP−(高抵抗シリコン単結晶)基板1を用意した。次に、該P−基板1を枚葉式CVD装置を用いて、H2雰囲気、80torr(約11kPa)減圧条件で、1100℃のH2ベークを行った。次に、1000℃まで降温し、P−基板1上に、DCS:200sccm、100ppmB2H6:170sccmの条件で時間を調整することでP+層4(抵抗率0.01Ωcm)を1.0μm形成させた。その後690℃まで降温し、P+層4上に、SiH4:150sccm、GeH4:10sccmの条件でGe濃度7.5%の歪みSiGe層2を形成した。次いで、GeH4ガスのみを停止して18nmのSi保護層3を形成した。更に、Si保護層層3上に1080℃、DCS:450sccmで5μmのエピSi層5(抵抗率10Ωcm)を成長させ、最終的なシリコンエピタキシャルウェーハを得た(実施例2)。
まず、実施例2と同様の工程により、Si保護層3の形成まで行った。その後、1000℃まで昇温し、Si保護層3上に、DCS:200sccm、100ppmB2H6:170sccmの条件で時間を調整することで再びP+層4(抵抗率0.01Ωcm)を1.0μm形成させた。更に、このP+層4上に1080℃、DCS:450sccmで5μmのエピSi層5(抵抗率10Ωcm)を成長させ、最終的なシリコンエピタキシャルウェーハを得た(実施例3)。
また、実施例1、2、3で製造したシリコンエピタキシャルウェーハのウェーハ直径方向のエピSi層5の膜厚分布を光学的手法(FT−IR法)で測定した。この結果を図9中の(a)、(b)、(c)に示した。P+層の存在のためにエピSi層5の膜厚分布を測定できた。
まず、図10(a)、(b)に示すようなリファレンスのエピタキシャルウェーハ、すなわち、リファレンス1としてP+基板上にエピタキシャルSi層を成長させたエピタキシャルウェーハ、リファレンス2として実施例1のウェーハからP+層を除いたエピタキシャルウェーハを製造した。なお、リファレンス1及び2のエピタキシャルウェーハの各層の成長条件は実施例に準じた。
Claims (5)
- 少なくとも、シリコン基板上に、歪みSiGe層と、該歪みSiGe層上にSi保護層と、該Si保護層上にエピタキシャルSi層とを具備するシリコンエピタキシャルウェーハであって、前記シリコン基板と前記歪みSiGe層との間、及び前記Si保護層と前記エピタキシャルSi層との間の少なくとも一方の間に高濃度Si層を具備するシリコンエピタキシャルウェーハを用いた半導体デバイスの製造方法であって、少なくとも該シリコンエピタキシャルウェーハ上に素子を形成する工程と、該素子を形成した前記ウェーハの薄化工程とを有し、該薄化工程の際に前記高濃度Si層を用いて光学的手法によりウェーハ厚を管理し、及び/又は前記シリコンエピタキシャルウェーハの歪みSiGe層を用いてエッチストップを行うことを特徴とする半導体デバイスの製造方法。
- 前記高濃度Si層がP+層であることを特徴とする請求項1に記載された半導体デバイスの製造方法。
- 前記P+層の厚さが0.25μmよりも大きいことを特徴とする請求項2に記載された半導体デバイスの製造方法。
- 前記歪みSiGe層のGe濃度が10%以下であり、かつ前記歪みSiGe層の厚さが0.3μm以下であることを特徴とする請求項1ないし請求項3のいずれか一項に記載された半導体デバイスの製造方法。
- 前記光学的手法は、FT−IR法とすることを特徴とする請求項1ないし請求項4のいずれか一項に記載の半導体デバイスの製造方法。
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