CN101558474B - 应变硅基板的制造方法 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 193
- 239000010703 silicon Substances 0.000 title claims abstract description 193
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 192
- 239000000758 substrate Substances 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000010438 heat treatment Methods 0.000 claims abstract description 21
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 239000013078 crystal Substances 0.000 claims abstract description 13
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 13
- 239000001257 hydrogen Substances 0.000 claims abstract description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 9
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 59
- 230000004224 protection Effects 0.000 claims description 41
- 238000013459 approach Methods 0.000 claims description 31
- 238000004140 cleaning Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims description 7
- 150000002431 hydrogen Chemical class 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 35
- 230000003746 surface roughness Effects 0.000 abstract description 17
- 230000001681 protective effect Effects 0.000 abstract 3
- 238000005406 washing Methods 0.000 abstract 2
- 239000002245 particle Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 135
- 230000012010 growth Effects 0.000 description 33
- 229910052732 germanium Inorganic materials 0.000 description 21
- 239000003595 mist Substances 0.000 description 21
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 20
- 238000005516 engineering process Methods 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 13
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- 238000000227 grinding Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 238000007598 dipping method Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 5
- 238000003475 lamination Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- -1 gallium chlorides Chemical class 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 150000002290 germanium Chemical class 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000013049 sediment Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000010792 warming Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
- C30B25/02—Epitaxial-layer growth
- C30B25/18—Epitaxial-layer growth characterised by the substrate
- C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
- C30B29/02—Elements
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/0251—Graded layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02658—Pretreatments
- H01L21/02661—In-situ cleaning
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract
本发明是提供一种应变硅基板的制造方法,是至少在硅单晶基板上,先形成晶格弛豫的硅锗层,并通过化学机械研磨将该硅锗层的表面平坦化,而在该平坦化后的硅锗层的表面上形成应变硅层的应变硅基板的制造方法,其特征在于:在上述平坦化后的晶格弛豫硅锗层的表面上,形成应变硅层之前,SC1洗净该硅锗层的表面,并在800℃以上的含氢环境中,热处理具有上述SC1洗净后的硅锗层的上述基板,且在该热处理后未降温至低于800℃的温度而是立刻在上述热处理过后的基板上的硅锗层表面,形成保护硅层,并以比该保护硅层的形成温度低的温度,在该保护硅层的表面上形成应变硅层。由此,提供一种应变硅基板的制造方法,该应变硅基板的制造方法,能够制造出一种表面粗糙度、贯穿位错密度及微粒程度低的应变硅基板。
Description
技术领域
本发明涉及一种使用于高速金属氧化物半导体场效应晶体管(MOSFET)的表体(bulk)型或绝缘层上覆硅(SOI)型应变硅基板的制造方法。
背景技术
在硅基板上,锗(Ge)浓度是随着厚度同时增加而形成硅锗(SiGe)浓度倾斜层,并在其上面形成锗浓度一定的硅锗浓度一定层,进而在其上面形成硅层的表体型应变硅基板上,因为是在晶格常数比硅更大的硅锗层上形成硅层,硅层的晶格常数被拉伸(产生拉伸应变)而产生应变。如此,已知若元件形成区域的硅层的晶格常数被拉伸时,电子及空穴的移动度提高,能够有助于MOSFET(Metal Oxide Semicondcutor Field Effect Translator;金属氧化物半导体场效应晶体管)的高性能化。
但是,在应变硅基板中,由于硅基板与在其表面上所层积的硅锗层的晶格常数不同,会在硅锗层产生位错,又,会在其表面产生凹凸(交叉影线图案),所以目前无法得到品质能够满足的应变硅基板。
作为改善此问题的对策,有公开一种方法(例如,参照日本特表2000-513507号公报),是在形成硅锗浓度倾斜层的途中,通过CMP(化学机械研磨;Chemical Mechanical Polishing)等至少一次使表面凹凸平坦化,来改良贯穿位错密度及表面粗糙度的方法。又,公开一种方法(例如,参照日本特开2000-289533号公报),是在形成硅锗浓度层后,通过对其表面凹凸进行化学机械研磨,且研磨后进行SC1洗净,来抑制随后在硅锗层上形成的应变硅层的贯穿位错密度,且减小表面粗糙度。
但是,在上述日本特表2000-513507号公报及上述日本特开2000-289533号公报中任一者的方法,因为在硅锗层表面使应变硅外延成长(以下称为外延成长)时,在自然氧化膜的除去工艺及在应变硅外延成长工艺时的热处理过程,会诱导使表面粗糙度变差及贯穿位错密度增加,所以无法得到品质充分 高的应变硅基板。
因此,尽可能使在硅锗层表面的应变硅外延成长为低温成长为佳,又,特别是硅锗层表面的自然氧化膜除去工艺,是在使应变硅外延成长时需要最高温的工艺,如何加以低温化成为关键。
为了该低温化,先前通常所进行的手段是在硅锗层形成后的芯片洗净的最后阶段,进行氢氟酸(HF)洗净来除去自然氧化膜后,尽可能快速地进行应变硅外延成长。也即,若能够形成较薄的自然氧化膜时,即便低温也能够除去自然氧化膜,能够抑制硅锗层表面粗糙度变差来进行应变硅外延成长。
但是,在最后阶段具有氢氟酸洗净的工艺,因为会有微粒容易粘附的根本上的缺点,结果,会产生微粒程度变差的应变硅基板。
针对上述的问题点,在日本特开2001-148473号公报公开一种方法,是在形成硅锗层后,通过使用HF+HNO3系蚀刻剂蚀刻其表面,来使硅锗层的厚度薄化至需要的厚度,并使用SC2洗净其表面而在表面上形成保护氧化膜,再通过在高真空下进行热处理来除去该保护氧化膜后,在硅锗层的表面上于650℃形成应变硅的方法。又,在日本特开2003-31495号公报公开一种方法,是在硅锗层形成后,在其表面层积保护层(例如硅层)后,通过外延成长来形成应变硅层的方法。
但是,在上述日本特开2001-148473号公报的方法中,除去粘附于表面的微粒并不充分,在上述日本特开20003-31495号公报中,完全未记载洗净工艺。因此,即便使用两者的任何一者的方法,也难以得到具有满足的表面粗糙度、且低微粒程度的应变硅基板。
发明内容
鉴于上述情形,本发明的目的是提供一种制造方法,是制造应变硅基板的方法,能够制造出一种表面粗糙度、贯穿位错密度及微粒程度低的应变硅基板。
又,本发明的另外目的是提供一种制造方法,是使用该应变硅基板来制造高品质的SOI型应变硅(SSOI:应变型绝缘层上覆硅;Strained Silicon On Insulator)基板。
为了达成前述目的,本发明提供一种应变硅基板的制造方法,是至少在硅单晶基板上,先形成晶格弛豫的硅锗层,并通过化学机械研磨将该硅锗层的表面平坦化,而在该平坦化后的硅锗层的表面上形成应变硅层的应变硅基板的制造方法,其特征是:在上述平坦化后的硅锗层的表面上,形成应变硅层之前,SC1洗净该硅锗层的表面并在其表面上形成自然氧化膜,并在800℃以上的含氢环境中,热处理具有上述SC1洗净后的硅锗层的上述基板以完全除去上述自然氧化膜,且在该热处理后未降温至低于800℃的温度下,立刻在上述热处理过后的基板上的硅锗层表面形成保护硅层,并以比该保护硅层的形成温度低的温度,在该保护硅层的表面上形成应变硅层。
如此,利用先在硅单晶基板上形成晶格弛豫的硅锗层,并在其表面上使应变硅外延成长前,通过CMP将该硅锗层的表面平坦化,能够消除晶格弛豫硅锗层的表面的交叉影线或位错等。随后,通过SC1洗净(使用NH4OH及H2O2的水溶液洗净),能够有效率地除去在CMP中所使用的研磨剂或粘附在表面的微粒。又,若进行SC1洗净,能够在硅锗层表面形成自然氧化膜,此自然氧化膜能够达成防止不纯物等粘附于表面的任务。然后,在800℃以上的含氢环境中(以下也简称H2烘烤)除去此自然氧化膜后,未降温至低于800℃的温度而是立刻在硅锗层表面上形成保护硅层。通过如此进行,在H2烘烤时,能够使硅锗层表面的粗糙度(雾度)的变差,作成最小限度。随后,进行应变硅外延成长时,因为表面粗糙度小、且是在较少微粒的表面使应变硅外延成长,所以能够得到品质良好的应变硅层。此时,将应变硅外延成长时的温度设成比保护硅层形成温度低的温度,是因为温度较低时,在应变硅层所含有的锗浓度下降的缘故。
此时,以在对上述硅锗层表面进行SC1洗净后,进行SC2洗净为佳。
如此,因为在SC1洗净后通过进行SC2洗净(HCl与H2O2的水溶液洗净),能够除去粘附在硅锗层的表面上的重金属等,所以能够得到不纯物更少的表面。
此时,使在洗净上述硅锗层表面时的蚀刻量,其总量以3纳米以下为佳。
因为硅锗的蚀刻速度比硅快,所以表面粗糙度容易变差。但是,使洗净硅锗层的表面时被蚀刻的硅锗层的蚀刻损总量为3纳米以下时,能够将表面粗糙度的变差,抑制在最小限度。
又,上述保护硅层的厚度以10纳米以下为佳。
该保护硅层是在降温至规定温度及在形成应变硅为止之间,用以防止硅锗表面的粗糙,以10纳米以下的厚度为充分。保护层更厚于此时,会有形成多数不良位错而使膜质变差的可能性。
又,以对上述形成应变硅层后的表面进行蚀刻为佳。
如此,通过蚀刻形成应变硅层后的表面,能够除去在表层部分堆积的锗。
又,在上述含氢环境中的热处理后,以与进行该热处理的温度相同的温度,在上述热处理后的硅锗层的表面,形成保护硅层为佳。
如此,若在上述含氢环境中的热处理后,以与进行该热处理的温度相同的温度,进行随后的保护硅层的形成时,能够使露出的硅锗层的表面的露出时间抑制在最小限度。
而且,本发明提供一种应变硅基板的制造方法,是将通过上述任一种应变硅基板的制造方法所制造的应变硅基板,使用作为接合芯片,并通过芯片贴合方法来制造SOI型的应变硅基板。
如此,利用本发明的制造方法所制造的应变硅基板,使用作为接合芯片,并通过与基体芯片贴合的芯片贴合方法,来制造SOI型应变硅基板时,因为形成元件的部分也就是应变硅层的品质高,所以能够得到高品质的SSOI基板。
若依照本发明,能够制造出贯穿位错密度、表面粗糙度及微粒程度低的应变硅基板。
又,能够提供一种高品质的SSOI基板,其是将该应变硅基板作为SOI型基板的元件区域(SOI层)来使用。
附图说明
图1是用来说明本发明的应变硅基板的工艺的一个例子的概略图。
图2是显示在HF洗净及SC1洗净后,粘附在芯片表面上的微粒。
图3中A是显示在形成保护硅层前的芯片的雾度程度;B是显示在实施例2中的H2烘烤处理时的反应的工艺条件;C是显示在实施例2中的通过各H2烘烤条件除去自然氧化膜后,在芯片表面的雾度程度的图。
图4中A是显示形成保护硅层前的芯片的雾度程度;B是显示在实施例3中的应变硅外延成长时的反应的工艺条件;C是显示依照有无保护氧化膜 与应变硅成长时的温度不同的芯片表面的雾度程度的图。
图5是显示测定本发明的应变硅基板中的锗深度剖面的结果的图
并且,上述附图中的附图标记说明如下:
11 硅单晶基板 12 硅锗浓度倾斜层
13 硅锗一定浓度层 14 硅层
15 自然氧化膜 16 保护硅层
17 应变硅层
具体实施方式
先前,在制造至少含有晶格弛豫硅锗层的应变硅基板时,欲同时满足表面粗糙度及贯穿位错密度的2种参数,因为二者具有对立(trade off)关系的倾向,所以难以两者兼具。又,在基板形成中必须除去粘附在表面的微粒,期待开发一种有效率的方法,用以解决上述三个课题。
对于如此的问题的解决对策,已知先前通过研磨晶格弛豫硅锗层的表面并充分地使其平坦化,能够观察到可以改良位错及表面粗造,又,研磨后通过进行充分地洗净,能够观察到可以改良微粒程度的问题。本发明者等进行专心实验及研讨,发现配合前述方法,并且通过在洗净后的硅锗(SiGe)层表面外延成长应变硅时,适当地管理在含氢环境中通过热处理(H2烘烤)除去在洗净工艺所形成的自然氧化膜的除去工艺的条件,及在该H2烘烤处理后,立刻形成保护硅层并使应变硅层外延成长的条件,则能够更有效地解决上述三个课题,而完成了本发明。
以下,一边参照图示一边具体地说明本发明的实施形态,但是本发明未限定于此等记载。
图1是显示本发明的例示性应变硅基板的工艺的概略图。首先,准备其主表面十分平坦的硅单晶基板11。又,硅单晶基板11的制造方法或面方位,可配合目的而适当地选择,没有特别限定。例如通常是通过切克劳斯基(CZ)法或浮动区熔(FZ)法所制造的硅单晶。
接着,在硅单晶基板11的表面上,以伴随着厚度而使锗浓度增加的方式,使硅锗(SiGe)浓度倾斜层12成长。使硅锗浓度倾斜层12成长至需要的厚度后,若使锗浓度为一定的硅锗(SiGe)一定浓度层13成长,则能够得到晶 格弛豫的硅锗层。
又,也可在硅锗一定浓度层13的上面,堆积硅层14,用以防止其表面粗糙(参照图1A)。
因为在硅锗一定浓度层13的表面(或是硅层14的表面),由于交叉影线而致使表面粗糙度变差,所以通过化学机械研磨(CMP)来使其表面平坦化(参照图1B)。接着,通过SC1洗净,清洗平坦化后的基板主表面13来除去在化学机械研磨过程中所产生的微粒等。又,已知SC1洗净其特征是能够得到微粒粘附少的洗净,又,能够同时蚀刻硅及硅锗(SiGe)且在其表面上形成自然氧化膜15(参照图1C)。在此,因为硅锗的蚀刻速度比硅快,所以粗糙度容易变差。为了防止粗糙度变差,以使研磨后的硅锗层表面的蚀刻量止于3纳米以下为佳。
又,因为硅锗层的锗浓度越高会使蚀刻速度变快,故制造具有高浓度的锗的硅锗层时必须注意此点。
接着,将因上述SC1洗净而在晶格弛豫硅锗一定浓度层13的表面上所形成的自然氧化膜15,通过使用单片式CVD(化学气相沉积;Chemical Vapor Deposition)装置,于减压条件下、规定温度及时间,进行H2烘烤来加以除去。H2烘烤至少必须在800℃以上,以在900℃以上进行为佳。
又,已知硅锗层在高温H2烘烤处理时,其粗糙度也容易变差。因此,热处理以尽可能短时间为佳。但是,因为在该工艺中,若未完全地将自然氧化膜除去时,则无法得到结晶性良好的应变硅层,所以必须以粗糙度不会变差、且能够完全地除去自然氧化膜的方式,来设置适当的时间及温度。又,通过后述的实施例来详细地说明,在自然氧化膜残留于表面上的期间,H2烘烤所引起的硅锗表面的粗糙度变差是极轻微的,且只要在除去自然氧化膜后立刻形成保护硅层16,则能够防止粗糙度(雾度)变差(参照图1D)。
又,因为通过H2烘烤除去自然氧化膜15后,尽可能迅速地进行保护硅层16的形成是重要的,所以保护硅层16的形成,是在自然氧化膜除去后以不比800℃低的温度,以与H2烘烤大致相同的温度进行为佳,是有效果的。
又,保护硅层16的形成,通常硅源气体是使用三氯硅烷(TCS)、二氯硅烷(DCS)、甲硅烷(SiH4)。又,形成该保护硅层16的意义主要是在除去自然氧化膜后,在降低至规定温度,来形成应变硅层17的期间,用以防止硅锗 层13的表面粗糙度变差而已,所以厚度10纳米以下即足够。厚度更厚时,在保护硅层16内会有形成多数的不良位错而使膜质变差的情形。
接着,在保护硅层16上以规定温度使应变硅进行外延成长。此时,形成有保护硅层时,即便将外延成长温度降低至650℃左右,也不会使雾度(haze)变差而能够使应变硅层17良好地进行外延成长(参照图1E)。
又,尽可能以较低温的条件进行外延成长的原因,是因为越高温时从硅锗层往应变硅层的锗扩散会变为显著的缘故。
作为要得到所期望的应变硅基板的最后工艺,较佳是将对应变硅层17的表面蚀刻除去规定厚度。在后述的实施例中将详细地说明,是因为在应变硅层17表面堆积有锗的缘故。又,除去量以从应变硅层17表面算起约10纳米左右为佳。
若锗堆积在应变硅层的表层上,随后,应变硅的应变量会降低,又,将应变硅层的一部分作为闸极氧化膜时,绝缘耐压特性会变差。
如此,依照本发明的应变硅基板的制造方法时,通过化学机械研磨硅锗层的表面,随后进行SC1洗净,并通过适当地管理在含氢环境中的热处理用以除去因该SC1洗净所形成的自然氧化膜、及形成保护层与应变硅外延成长时的温度和时间,不必经过复杂的工艺,也能够以高生产力制造出其贯穿位错密度、表面粗糙度及微粒程度低的应变硅基板。
又,通过将前述应变硅基板的应变硅层表面,蚀刻除去规定厚度,能够得到具有优良特性的应变硅基板。
又,使用本发明的应变硅基板作为接合芯片,通过芯片贴合法,例如将在表面形成有氧化膜的硅单晶基板(基体芯片),以夹住形成有该氧化膜的面的方式来与前述应变硅层部分贴合,并通过磨削及研磨等薄膜化至应变硅层为止,则能够得到高品质的SOI型应变硅基板。
以下,例示本发明的实验例来更具体地说明,但是本发明未限定于此等实验例。
准备通过CZ法所制造的面方位为{100}的硅单晶基板11。将该硅单晶基板11搬运至单片式的CVD装置内,并使用二氯硅烷及四氯化镓作为工艺气体,且在1000℃、80托(约11kPa)的条件下,如以下般地进行硅锗层的外延成长。也即,二氯硅烷的供给量为200sccm且是一定,并使四氯化镓的供 给量是从0克/分钟增加至0.6克/分钟且锗浓度是从0%慢慢地增加至21%,来成长2微米硅锗浓度倾斜层12,并在其上面使二氯硅烷、四氯化镓的供给量各自为200sccm、0.6克/分钟,来成长2微米锗浓度为21%且为一定的晶格弛豫硅锗一定浓度层13。又,晶格弛豫硅锗一定浓度层13的表面,存在有交叉影线等,表面粗糙度不佳(参照图1A)。
以研磨损为约100纳米,对该硅锗一定浓度层13进行CMP(参照图1B)。研磨后的硅锗一定浓度层13的表面平坦性是均方根(RMS)粗糙度为0.13纳米(测定区域为30微米×30微米)。又,对该半导体基板使用微粒测定器测定硅锗一定浓度层13的表面全部区域的雾度,确认为良好。
在以下记载的实验例中,是使用层积该锗浓度21%的硅锗一定浓度层13,并进行过CMP处理的基板。
(实验例1)
对上述CMP后的半导体基板,比较芯片表面的最后洗净是采用HF精加工及采用SC1精加工的情况(参照图2)。
1)对上述半导体基板,进行76℃、(NH4OH∶H2O2∶H2O)=1∶1∶5的混合液(SC1)洗净+稀释氢氟酸(DHF(5%))洗净+旋转干燥后,使用微粒测定器(KLA-Tencor公司制SP1)以黑暗视野宽度模式,测定微粒程度(参照图2左图)。
2)对上述半导体基板,进行76℃、(NH4OH∶H2O2∶H2O)=1∶1∶5的混合液(SC1)洗净+旋转干燥后,使用微粒测定器(KLA-Tencor公司制SP1)以黑暗视野宽度(Dark Field Wide)模式,测定微粒程度(参照图2左图)。
从图2能够清楚明白,芯片表面的最后洗净是采用HF精加工时,是非常容易粘附微粒。
(实验例2)
对芯片表面的最后洗净是采用上述实验例1的条件进行SC1洗净过的上述CMP后的半导体基板(图1C),为了除去因SC1洗净所形成的自然氧化膜15,研讨使用单片式CVD装置,并在减压条件下,以下述的温度及时间,进行H2烘烤时的最佳条件。
在80托(约11kPa)的减压条件下,使H2烘烤温度各自从650℃上升至(900、950、1000℃)的温度,并在各自温度各自以一定时间(0、30、60秒) 处理后,使用DCS(100sccm),在与H2烘烤相同温度使其反应30秒,来形成保护硅层16后,观察以微粒测定器(SP1)得到的雾度图(参照图3B、图3C)
但是,因为在900℃的条件,即便进行H2烘烤60秒,也无法除去自然氧化膜15,所以省略了0及30秒时的图。又,在950℃的条件,因为H2烘烤处理30秒时几乎完全除去自然氧化膜15,所以省略了60秒时的图。
又,在图3A显示SC1洗净后(H2烘烤前)的雾度程度,作为比较对象。
依照本实验例2时,得知在900℃以下进行H2烘烤处理时,需要相当的时间来除去因SC1洗净所形成的自然氧化膜15。又,在950℃、0秒的条件时,虽然自然氧化膜会有部分残余,但是在同样的温度处理30秒时,能够几乎完全地除去自然氧化膜。又,在1000℃时,确认在升温的途中自然氧化膜完全地被除去。因此,0秒的处理时间(也即,只有从650℃至到达1000℃的升温工艺而已),便能够完全地除去自然氧化膜。因此,在1000℃、30及60秒的条件时,因为自然氧化膜业已被除去,所以是在硅锗层露出的状态继续进行热处理,因此如图3C所示,雾度程度是依照处理时间而变差。
又,图3C上的箭头是表示自然氧化膜残留的部分。
又,以稀释氢氟酸(DHF)洗净作为最后洗净时,利用810℃的H2烘烤,能够除去自然氧化膜。
因此,得知为了除去自然氧化膜15的H2烘烤工艺,以在950℃进行30秒、或在1000℃进行0秒为佳。
以下所示的实施例及比较例是将H2烘烤设定为1000℃、0秒,来调查有无形成保护硅层16、及在应变硅外延成长时的温度与芯片表面的雾度程度的关系(参照图4)。
(实施例1、2、比较例1、2)
在图4C中,实施例1、2是在刚H2烘烤后,形成5纳米保护硅层16后,降温至800℃或650℃的应变硅外延成长温度,并使应变硅层17外延成长70纳米而成者。比较例1、2是在H2烘烤结束后,在含氢环境状态,降温至800℃或650℃的应变硅外延成长温度后,使应变硅层17外延成长70纳米,且测定在各自条件下的雾度程度而成者。
又,图4A是显示H2烘烤前的芯片表面的雾度程度(0.19ppm)来作为对照。又,图4B是表示上述反应的工艺条件,是在650℃投入CVD装置,并在含 氢环境中升温至1000℃后,立刻使二氯硅烷(DCS)流动3秒钟,来形成保护硅层(硅覆盖),随后,降温至800℃或650℃,在800℃是使用二氯硅烷(DCS),在650℃是使用SiH4来形成应变硅层。
依照本实施例时,在H2烘烤后未形成保护硅层16而降温至800℃以下的比较例1、2,任一者的情况,都观察到雾度变差。特别是应变硅外延成长温度为650℃的比较例2,与对照(图4A)比较时,雾度变差1.5ppm以上。又,应变硅外延成长温度为800℃的比较例1,其雾度为约1ppm左右。
相对地,在外延成长前形成有保护硅层者,在800℃外延(实施例1)或在650外延(实施例2),任一者的雾度(haze)都维持在0.5ppm以下,显示通过保护硅层16能够显著地抑制雾度变差。
(实施例3)
在上述实施例1、2,是显示保护硅层16的有效性,但是未能够决定外延成长应变硅时的最佳温度条件。因上,本实施例是测定在各应变硅外延成长温度时,在本发明的应变硅基板内的锗在深度方向的剖面。
本实施例3是与上述实施例1、2同样地在1000℃、0秒除去硅锗表面的自然氧化膜15后,形成保护硅层16,并降温至(650、800、950、1000℃)的各自温度,并测定外延成长应变硅层17后的各试样的锗剖面(参照图5A)。
上述剖面所得到的结果如下。
在应变硅层17中的锗浓度具有外延成长温度越高时变为越高的倾向,在800℃以下时能够抑制在小于1×1018/立方公分。相对地,950℃及1000℃的条件时,任一者的情况,锗浓度都是在1018/立方公分以上(参照图5B)。又,也确认在应变硅层17表面,有锗堆积(参照图5A)。又,应变硅层17表面的雾度程度任一者都良好而为0.5ppm以下。
因此,根据本实施例3及上述实施例1、2的结果,得知应变硅外延成长是尽可能在低温成长为佳,特别是以在650℃实施为佳。又,通过蚀刻除去堆积在表面的锗时,不会使元件特性变差。从图5A得知只要除去10纳米即充分。
从以上实验例1、2及实施例1~3、比较例1、2所得到的结果,得知在硅单晶基板上,先层积晶格弛豫硅锗层,并通过CMP将硅锗层表面平坦化后,利用SC1洗净能够得到低微粒程度的芯片表面。接着,通过将该SC1 洗净时所形成的自然氧化膜,以在含氢环境中950℃、30秒的条件或1000℃、0秒的条件,进行热处理来加以除去,并立刻以与热处理时相同温度形成保护硅层,并降温至650℃而在该保护硅层上形成应变硅层时,显示能够得到其贯穿位错密度、雾度程度(表面粗糙度)及微粒程度低的高品质的应变硅基板。
又,本发明未限定于上述实施形态。上述实施形态是例示性,凡是具有与本发明的权利要求所记载的技术思想实质上相同构成、且达成相同作用效果的技术,无论何者,都包含在本发明的技术范围内。
Claims (15)
1.一种应变硅基板的制造方法,是至少在硅单晶基板上,先形成晶格弛豫的硅锗层,并通过化学机械研磨将该硅锗层的表面平坦化,而在该平坦化后的硅锗层的表面上形成应变硅层的应变硅基板的制造方法,其特征在于:
在上述平坦化后的硅锗层的表面上,形成应变硅层之前,SC1洗净该硅锗层的表面并在其表面上形成自然氧化膜,并在800℃以上的含氢环境中,热处理具有上述SC1洗净后的硅锗层的上述基板以完全除去上述自然氧化膜,且在该热处理后未降温至低于800℃的温度下,立刻在上述热处理过后的基板上的硅锗层表面形成保护硅层,并以比该保护硅层的形成温度低的温度,在该保护硅层的表面上形成应变硅层。
2.如权利要求1所述的应变硅基板的制造方法,其中在对上述硅锗层表面进行SC1洗净后,进行SC2洗净。
3.如权利要求1所述的应变硅基板的制造方法,其中使在洗净上述硅锗层表面时的蚀刻量,其总量为3纳米以下。
4.如权利要求2所述的应变硅基板的制造方法,其中使在洗净上述硅锗层表面时的蚀刻量,其总量为3纳米以下。
5.如权利要求1所述的应变硅基板的制造方法,其中使上述保护硅层的厚度为10纳米以下。
6.如权利要求2所述的应变硅基板的制造方法,其中使上述保护硅层的厚度为10纳米以下。
7.如权利要求3所述的应变硅基板的制造方法,其中使上述保护硅层的厚度为10纳米以下。
8.如权利要求4所述的应变硅基板的制造方法,其中使上述保护硅层的厚度为10纳米以下。
9.如权利要求1~8中任一项所述的应变硅基板的制造方法,其中对上述形成应变硅层后的表面进行蚀刻。
10.如权利要求1~8中任一项所述的应变硅基板的制造方法,其中在上述含氢环境中的热处理后,使用与进行该热处理的温度相同的温度,在上述热处理后的硅锗层的表面,形成保护硅层。
11.如权利要求9所述的应变硅基板的制造方法,其中在上述含氢环境中的热处理后,使用与进行该热处理的温度相同的温度,在上述热处理后的硅锗层的表面,形成保护硅层。
12.一种应变硅基板的制造方法,其特征在于:
将通过如权利要求1~8中任一项所述的制造方法制造出来的应变硅基板,使用作为接合芯片,并通过芯片贴合方法来制造绝缘层上覆硅型应变硅基板。
13.一种应变硅基板的制造方法,其特征在于:
将通过如权利要求9所述的制造方法制造出来的应变硅基板,使用作为接合芯片,并通过芯片贴合方法来制造绝缘层上覆硅型应变硅基板。
14.一种应变硅基板的制造方法,其特征在于:
将通过如权利要求10所述的制造方法制造出来的应变硅基板,使用作为接合芯片,并通过芯片贴合方法来制造绝缘层上覆硅型应变硅基板。
15.一种应变硅基板的制造方法,其特征在于:
将通过如权利要求11所述的制造方法制造出来的应变硅基板,使用作为接合芯片,并通过芯片贴合方法来制造绝缘层上覆硅型应变硅基板。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP341799/2006 | 2006-12-19 | ||
JP2006341799A JP5018066B2 (ja) | 2006-12-19 | 2006-12-19 | 歪Si基板の製造方法 |
PCT/JP2007/001317 WO2008075449A1 (ja) | 2006-12-19 | 2007-11-29 | 歪Si基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101558474A CN101558474A (zh) | 2009-10-14 |
CN101558474B true CN101558474B (zh) | 2012-06-20 |
Family
ID=39536088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007800465219A Active CN101558474B (zh) | 2006-12-19 | 2007-11-29 | 应变硅基板的制造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20100003803A1 (zh) |
EP (1) | EP2133908A4 (zh) |
JP (1) | JP5018066B2 (zh) |
KR (1) | KR20090099533A (zh) |
CN (1) | CN101558474B (zh) |
TW (1) | TWI390604B (zh) |
WO (1) | WO2008075449A1 (zh) |
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- 2006-12-19 JP JP2006341799A patent/JP5018066B2/ja active Active
-
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- 2007-11-29 US US12/312,789 patent/US20100003803A1/en not_active Abandoned
- 2007-11-29 CN CN2007800465219A patent/CN101558474B/zh active Active
- 2007-11-29 EP EP07828094A patent/EP2133908A4/en not_active Withdrawn
- 2007-11-29 KR KR1020097012699A patent/KR20090099533A/ko not_active Application Discontinuation
- 2007-11-29 WO PCT/JP2007/001317 patent/WO2008075449A1/ja active Application Filing
- 2007-12-12 TW TW096147521A patent/TWI390604B/zh active
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---|---|
KR20090099533A (ko) | 2009-09-22 |
CN101558474A (zh) | 2009-10-14 |
EP2133908A1 (en) | 2009-12-16 |
EP2133908A4 (en) | 2010-04-07 |
US20100003803A1 (en) | 2010-01-07 |
WO2008075449A1 (ja) | 2008-06-26 |
JP5018066B2 (ja) | 2012-09-05 |
TWI390604B (zh) | 2013-03-21 |
TW200834669A (en) | 2008-08-16 |
JP2008153545A (ja) | 2008-07-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |