半導体ウエハは、一般的に、単結晶インゴット(例えばシリコンインゴット)から製造される。このインゴットは、トリミングおよび研磨され、後続の手順の中でウエハを適切に方向付けるための1つ以上のフラットまたはノッチを有する。次に、インゴットは、スライスされて個々のウエハになる。本明細書ではシリコンから構成された半導体ウエハについて述べるが、ゲルマニウム、シリコンカーバイド、シリコンゲルマニウム、またはガリウム砒素などの他の材料を使用して半導体ウエハを製造してもよい。
半導体ウエハ(例えばシリコンウエハ)は、複合層構造の製造に利用され得る。複合層構造(例えば、半導体・オン・インシュレータ、特にシリコン・オン・インシュレータ(SOI)構造)は、一般的に、ハンドルウエハまたはハンドル層、デバイス層、およびハンドル層とデバイス層の間の絶縁(すなわち、誘電体)膜(典型的には酸化物層)を含む。一般的に、デバイス層は、0.01~20マイクロメートルの厚さ、例えば0.05~20マイクロメートルの厚さである。一般的に、シリコン・オン・インシュレータ(SOI)、シリコン・オン・サファイア(SOS)、およびシリコン・オン・クォーツなどの複合層構造は、2つのウエハを密に接触させ、続いて熱処理を行って結合を強化することによって製造される。
熱アニールの後、接合された構造は、更に処理を受け、ドナーウエハの実質的な部分を除去して層の転写を達成する。例えば、しばしばバックエッチングSOI(すなわち、BESOI)と呼ばれるウエハ薄化技術、例えばエッチングまたはグライディングが使用されるが、ここではシリコンウエハは、ハンドルウエハに接合され、その後、ハンドルウエハ上のシリコンの薄い層のみが残るまでゆっくりとエッチング除去される。例えば、その開示全体が説明されたものとして本明細書に取り込まれる、米国特許第5,189,500を参照せよ。この方法は、時間およびコストがかかり、1つの基板を無駄にし、および一般的に、数ミクロンよりも薄い層に対して適切な厚さの均一性を有さない。
層の転写を実現する別の一般的な方法は、水素注入とそれに続く熱誘起層分離を利用する。粒子(例えば、水素原子または水素とヘリウム原子の組合せ)は、ドナーウエハの表面の下の特定の深さに注入される。注入された粒子は、注入された特定の深さでドナーウエハの中に劈開面を形成する。ドナーウエハの表面は洗浄され、注入プロセス中にウエハ上に堆積した有機化合物を除去する。
次に、ドナーウエハの表面は、ハンドルウエハに接合され、親水性の接合プロセスにより接合ウエハを形成する。接合の前に、ドナーウエハおよび/またはハンドルウエハは、ウエハの表面を例えば酸素および窒素を含むプラズマに暴露することによって活性化される。プラズマへの暴露は、しばしば表面活性化と呼ばれるプロセスの中で表面の構造を変化させるが、ここで活性化プロセスは、ドナー水およびハンドルウエハの一方または双方の表面を親水性にするものである。次に、ウエハは共に圧縮され、ウエハ間に接合が形成される。この接合は比較的弱く、更なる処理が行われる前に強化されなければならない。
いくつかのプロセスでは、ドナーウエハとハンドルウエハ(すなわち接合ウエハ)の間の親水性の接合は、接合ウエハのペアを加熱またはアニールすることによって強化される。いくつかのプロセスでは、ウエハ接合は、約300℃~500℃などの低温で行われてもよい。いくつかのプロセスでは、ウエハ接合は、約800℃~1100℃などの高温で行われてもよい。上昇した温度は、ドナーウエハの隣接表面とハンドルウエハとの間に共有結合を形成し、ドナーウエハとハンドルウエハとの間の接合を凝固させる。接合ウエハの加熱またはアニールと同時に、ドナーウエハに先に注入された粒子は、劈開面を弱める。
次にドナーウエハの一部は、接合ウエハから劈開面に沿って分離されて(すなわち劈開されて)、SOIウエハを形成する。劈開は、接合ウエハの対向する側に対して垂直に機械的な力が加えられる固定具の中に、接合ウエハを置くことによって行われ、ドナーウエハの一部を接合ウエハから引き剥がす。いくつかの方法によると、機械的な力を加えるために吸着カップが利用される。ドナーウエハの一部の分離は、劈開面の結合されたウエハの縁に機械的くさびを当てることによって開始され、劈開面に沿って亀裂の伝播を開始させる。次に、吸着カップによって加えられる機械的な力は、接合ウエハからドナーウエハの一部を引き離し、SOIウエハを形成する。
他の方法によると、接合されたペアは、代わりに一定時間にわたって高温にさらされ、接合ウエハからドナーウエハの一部を分離してもよい。高温にさらすことは、劈開面に沿って亀裂の伝播を開始させ、ドナーウエハの一部を分離させる。この方法は、転写された層のより良好な均一性を可能にし、ドナーウエハのリサイクルを可能にするが、典型的には、注入され結合されたペアを500℃に近い温度に加熱することを必要とする。
アンテナスイッチなどのRF関連デバイスに対する高抵抗率半導体・オン・インシュレータ(例えばシリコン・オン・インシュレータ)ウエハの使用は、コストおよび集積の点で従来の基板に優る恩恵を提供する。高周波用途のために導電性基板を使用する場合に、寄生電力損失を低減し、および固有の高調波ひずみを最小にするためには、それだけでは不十分ではあるが、高抵抗率の基板ウエハを使用することが必要である。したがって、RFデバイスについてのハンドルウエハの抵抗率は、一般的に、約500Ω・cmより大きい。ここで図1を参照すると、シリコン・オン・インシュレータ構造2は、非常に高い抵抗率のシリコンウエハ4、埋め込み酸化物(BOX)層6、およびシリコンデバイス層10を含む。このような基板は、BOX/ハンドル界面に自由キャリア(電子またはホール)を発生させる高伝導率の電荷反転層または蓄積層12を形成しやすく、デバイスがRF周波数で動作する場合に、基板の実効抵抗率を減らし、寄生的な電力損失およびデバイスの非線形性を生じさせる。これらの反転/蓄積層は、BOX固定電荷、酸化物トラップ電荷、界面トラップ電荷、およびデバイス自体に印加されるDCバイアスにより生じ得る。
したがって、誘導された反転または蓄積層に電荷をトラップし、非常に近い表面領域の中でも基板の高抵抗率を維持する方法が必要とされる。高抵抗率ハンドル基板と埋め込み酸化物(BOX)との間の電荷トラップ層(CTL)は、SOIウエハを使用して製造されたRFデバイスの性能を向上させ得ることが知られている。これらの高界面トラップ層を形成するための多くの方法が提案されている。例えば、ここで図2を参照すると、RFデバイス用途のためのCTLを有する半導体・オン・インシュレータ構造20(例えば、シリコン・オン・インシュレータ、またはSOI)を生成する1つの方法は、高抵抗率を有するシリコン基板22上の非ドープ多結晶シリコン膜28を堆積させること、および次に酸化物スタック24とその上の最上部のシリコン層26とを形成することに基づく。多結晶シリコン層28は、シリコン基板22と埋め込み酸化物層24との間の高抵抗率層として機能する。図2を参照すると、シリコン・オン・インシュレータ構造20の中の高抵抗率基板22と埋め込み酸化物層24との間の電荷トラップ層として使用するための多結晶シリコン膜を示している。別の方法は、重イオンを注入して、近接した表面ダメージ層を作ることである。無線周波数デバイスなどのデバイスは、最上部シリコン層26の中に組み込まれる。
学術研究では、酸化物と基板との間にある多結晶シリコン層が、デバイス分離性を改善し、伝送路損失を減少させ、高調波ひずみを減少させることが示されている。例えば、H.S.Gamble他“Low-loss CPW lines on surface stabilized high resistivity silicon,” Microwave Guided Wave Lett., 9(10), pp.395-397, 1999、D.Lederer, R.LobetおよびJ.-P.Raskin,“Enhanced high resistivity SOI wafers for RF applications,” IEEE Intl. SOI Conf., pp.46-47, 2004、D.LedererおよびJ.-P.Raskin, “New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity,” IEEE Electron Device Letters, vol.26, no.11, pp.805-807, 2005、D.Lederer, B.Aspar, C.LaghaeおよびJ.-P.Raskin,“Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate,” IEEE International SOI Conference, pp.29-30, 2006、および、Daniel C. Kerr他“Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer”, Silicon Monolithic Integrated Circuits in RF Systems, 2008. SiRF 2008 (IEEE Topical Meeting), pp.151-154, 2008、を参照せよ。
本発明によると、単結晶半導体ハンドル基板、例えば単結晶半導体ハンドルウエハの上に電荷トラップ層を製造する方法が提供される。電荷トラップ層を含む単結晶半導体ハンドル基板、例えば単結晶半導体ハンドルウエハは、半導体・オン・インシュレータ(例えば、シリコン・オン・インシュレータ)構造の製造に役立つ。本発明によると、単結晶半導体ハンドル基板、例えば単結晶半導体ハンドルウエハの中の電荷トラップ層は、酸化界面付近の領域に形成される。有利には、本発明の方法は、非常に欠陥のある電荷トラップ層を提供するが、この層は、半導体・オン・インシュレータ基板およびデバイスの製造に続く熱処理ステップなどの熱処理に対して安定する。
いくつかの具体例では、本発明は、無線周波数(RF)デバイス用途に適した半導体・オン・インシュレータ構造(例えば、シリコン・オン・インシュレータ(SOI))を形成する方法を目的とする。半導体・オン・インシュレータ構造は、デバイス層、埋め込み酸化物層、および高抵抗率シリコンハンドルウエハを含む。さらに、高抵抗率ハンドルは、SOI構造のBOX層とハンドルウエハとの界面に隣接しているハンドル表面の上に形成された電荷をトラップすることができる多結晶シリコン層をも含む。本発明のいくつかの具体例では、高抵抗率ハンドルウエハと多結晶シリコン層との間に高濃度のSiGeまたは純Geの完全緩和層が形成され、SOI製造の中に含まれる高温処理ステップの間、多結晶シリコン電荷トラップ層の再結晶化を防止する転位ネットワークを提供する。
いくつかの具体例では、本発明は、反転層の形成に対して改善された耐性を有する高抵抗率の単結晶半導体ハンドル基板を形成する方法を目的とする。高抵抗率の単結晶半導体ハンドル基板は、BOX/基板界面に高濃度のゲルマニウムを有するように製造される。ゲルマニウムは、酸化物との界面において極めて低い電子移動度を示す。さらに、Ge/SiO2界面は、電荷トラップとして機能する高い界面欠陥を有する。その結果、N型反転層の形成が抑制される。最後に、もしN型反転層が形成されたとしても、電子移動度が低いため、Ge層を通る導電率は低い。結果として、Ge層を含む単結晶半導体ハンドル基板を使用して作製されたRFデバイスは、改善された性能を有する。
本発明で使用する基板は、半導体ハンドル基板、例えば単結晶半導体ハンドルウエハと、半導体ドナー基板、例えば単結晶半導体ドナーウエハとを含む。半導体・オン・インシュレータ複合構造の中の半導体デバイス層は、半導体ドナー基板、例えば単結晶半導体ドナーウエハから得られる。半導体デバイス層は、半導体ドナー基板エッチングなどのウエハ薄化技術によって、またはダメージ面を含む半導体ドナー基板を劈開することによって、半導体ハンドル基板上に転写されてもよい。一般的に、単結晶半導体ハンドルウエハおよび単結晶半導体ドナーウエハは、2つの主要な、ほぼ平行な面を含む。平行面の一方は基板の表面であり、平行面の他方は基板の裏面である。基板は、表面と裏面を接合する外縁と、表面と裏面の間の中心平面とを含む。基板は、更に、中心平面に垂直な仮想の中心軸と、中心軸から外縁まで延びる半径方向長さとを含む。さらに、半導体基板、例えばシリコンウエハは、典型的に、いくらかの総膜厚ばらつき(total thickness variation)(TTV)、たわみ、および反りを有するため、表面上のすべての点と裏面上のすべての点との間の中間点は、正確には平面内にはない。しかしながら、実際には、TTV、たわみ、および反りは、典型的にはわずかであるため、中間点は、表面と裏面との間のほぼ等距離の仮想中心平面内にあると近似できる。
本明細書に記載のいずれかの操作の前には、基板の表面および裏面は、実質的に同一であってもよい。面は、単に便宜のために、「表面(front surface)」または「裏面(back surface)」と称され、本発明の方法の操作が行われる面を一般的に区別する。本発明に関して、単結晶半導体ハンドル基板、例えば単結晶シリコンハンドルウエハの「表面」は、接合構造の内側の面になる基板の主要な面を指す。この表面の上には、電荷トラップ層が形成されている。したがって、単結晶半導体ハンドル基板、例えばハンドルウエハの「裏面」は、接合構造の外側の面になる主要な面を指す。同様に、単結晶半導体ドナー基板、例えば単結晶シリコンドナーウエハの「表面」は、接合構造の内側の面になる単結晶半導体ドナー基板の主要な面を指す。単結晶半導体ドナー基板の表面は、しばしば誘電体層、例えばシリコン酸化物層を含むが、これは最終構造の中で埋め込み酸化物(BOX)層を形成する。単結晶半導体ドナー基板、例えば単結晶シリコンドナーウエハの「裏面」は、接合構造の外側になる主要な面を指す。従来の接合およびウエハ薄化ステップが完了すると、単結晶半導体ドナー基板は、半導体・オン・インシュレータ(例えば、シリコン・オン・インシュレータ)複合構造の半導体デバイス層を形成する。
単結晶半導体ハンドル基板および単結晶半導体ドナー基板は、単結晶半導体ウエハであってもよい。いくつかの具体例では、半導体ウエハは、シリコン、シリコンカーバイド、シリコンゲルマニウム、ガリウム砒素、ガリウム窒素、インジウムリン、インジウムガリウム砒素、ゲルマニウム、およびこれらの組合せから成るグループから選択された材料を含む。いくつかの好適な具体例では、半導体ウエハは、シリコン、シリコンカーバイド、およびシリコンゲルマニウムの中から選択された半導体材料を含む。本発明の単結晶半導体ウエハ、例えば単結晶シリコンハンドルウエハおよび単結晶シリコンドナーウエハは、典型的には、少なくとも約150mm、少なくとも約200mm、少なくとも約300mm、または少なくとも約450mmの公称直径を有する。ウエハの厚さは、約250マイクロメートル~約1500マイクロメートル、例えば約300マイクロメートル~約1000マイクロメートル、適切には約500マイクロメートル~約1000マイクロメートルの範囲内で変動してもよい。いくつかの特定の具体例では、ウエハの厚さは、約725マイクロメートルであってもよい。
特に好適な具体例では、単結晶半導体ウエハは、従来のチョクラルスキー結晶成長法またはフローティングゾーン法によって成長した単結晶インゴットからスライスされた単結晶シリコンウエハを含む。この方法は、標準的なシリコンのスライス、ラッピング、エッチング、および研磨技術と共に、例えば、(参照により本明細書に取り込まれた)F.Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989、およびSilicon Chemical Etching,(J.Grabmaier編) Springer-Verlag, N.Y., 1982の中で開示されている。好適には、ウエハは、当業者に知られている標準的な方法によって研磨されおよび洗浄される。例えば、W.C.O'Mara他, Handbook of Semiconductor Silicon Technology, Noyes Publicationsを参照せよ。必要に応じて、ウエハは、例えば標準的なSC1/SC2溶液の中で洗浄される。いくつかの具体例では、本発明の単結晶シリコンウエハは、従来のチョクラルスキー(Cz)結晶成長法によって成長した単結晶インゴットからスライスされた単結晶シリコンウエハであり、典型的には、少なくとも約150mm、少なくとも約200mm、少なくとも約300mm、または少なくとも約450mmの公称直径を有する。好適には、単結晶シリコンハンドルウエハおよび単結晶シリコンドナーウエハの両方は、傷、大きなパーティクルなどの表面欠陥のない鏡面磨きされた表面仕上がりを有する。ウエハの厚さは、約250マイクロメートル~約1500マイクロメートル、例えば約300マイクロメートル~約1000マイクロメートル、適切には約500マイクロメートル~約1000マイクロメートルの範囲内で変動してもよい。いくつかの特定の具体例では、ウエハの厚さは、約725マイクロメートルであってもよい。
いくつかの具体例では、単結晶半導体ウエハ、すなわちハンドルウエハおよびドナーウエハは、チョクラルスキー成長法によって一般的に得られる濃度の格子間酸素を含む。いくつかの具体例では、半導体ウエハは、約4PPMA~約18PPMAの濃度の酸素を含む。いくつかの具体例では、半導体ウエハは、約10PPMA~約35PPMAの濃度の酸素を含む。好適には、単結晶シリコンハンドルウエハは、約10PPMA以下の濃度の酸素を含む。格子間酸素は、SEMI MF 1188-1105によって測定されてもよい。
いくつかの具体例では、半導体ハンドル基板、例えば単結晶シリコンハンドルウエハなどの単結晶半導体ハンドル基板は、比較的高い最小バルク抵抗率を有する。高抵抗率ウエハは、一般的に、チョクラルスキー法またはフローティングゾーン法によって成長した単結晶インゴットからスライスされる。Cz成長シリコンウエハは、約600℃~約1000℃の範囲の温度で熱アニールを受け、結晶成長中に取り込まれた酸素によって引き起こされた熱ドナーを消滅させてもよい。いくつかの具体例では、単結晶半導体ハンドルウエハは、少なくとも約10Ω・cm、少なくとも約100Ω・cm、少なくとも約500Ω・cm、少なくとも約1000Ω・cm、または更には少なくとも約3000Ω・cm、例えば約100Ω・cm~約100,000Ω・cm、または約500Ω・cm~約100,000Ω・cm、または約1000Ω・cm~約100,000Ω・cm、または約500Ω・cm~約10,000Ω・cm、または約750Ω・cm~約10,000Ω・cm、約1000Ω・cm~約10,000Ω・cm、約2000Ω・cm~約10,000Ω・cm、約3000Ω・cm~約10,000Ω・cm、または約3000Ω・cm~約5000Ω・cmなどの最小バルク抵抗率を有する。高抵抗率ウエハを製造する方法は、当該技術分野において公知であり、そのような高抵抗率ウエハは、SunEdison Semiconductor Ltd(ミズーリ州セントピーターズ、元MEMC Electronic Materials, Inc)などの商業的供給業者から得ることができる。
いくつかの具体例では、単結晶半導体ハンドル基板は、p型またはn型のドーパントを含む。適切なドーパントは、砒素、リン、およびホウ素を含む。いくつかの具体例では、単結晶半導体ハンドル基板は、p型ドーパントを含む。いくつかの具体例では、単結晶半導体ハンドル基板は、ホウ素などのp型ドーパントを含む単結晶シリコンウエハである。ホウ素ドーパントは、例えば1×1014atoms/cm3、好適には1×1013atoms/cm3の比較的低い濃度で存在し、高抵抗率ハンドル基板を得る。
いくつかの具体例では、単結晶半導体ハンドルウエハの表面は、サンドブラストプロセスまたは腐食性エッチングによって意図的に損傷され得る。いくつかの具体例では、単結晶半導体ハンドルウエハの表面は、電荷トラップ層の堆積前に、熱酸化(そこで単結晶半導体材料の一部が消費される)および/またはCVD酸化物堆積などの従来の酸化方法によって酸化されてもよい。
本発明の方法によると、電荷トラップ層は、単結晶半導体ハンドル基板の表面上に堆積される。いくつかの具体例では、半導体材料は、選択的に露光酸化表面層を含み得る単結晶半導体ハンドルウエハの露光表面の上に堆積される。半導体・オン・インシュレータデバイスの中に電荷トラップ層を形成する際に使用するのに適切な半導体材料は、製造されたデバイスの中に、高度に欠陥のある層を適切に形成することができる。そのような材料は、単結晶半導体材料、多結晶半導体材料、およびアモルファス半導体材料を含む。単結晶、多結晶、またはアモルファスの半導体材料は、シリコン、ゲルマニウム、またはシリコンとゲルマニウムとの組合せを含む。シリコン、ゲルマニウム、またはシリコンとゲルマニウムとの組合せを含む単結晶半導体材料は、当該技術分野において慣用されているエピタキシャル技術によって堆積されてもよい。多結晶材料は、ランダム結晶配向を有する小さな結晶を含む材料を意味する。多結晶質粒子は、約20ナノメートルほどの小さいサイズであってもよい。本発明の方法によると、堆積された多結晶材料の結晶粒径が小さいほど、電荷トラップ層の欠陥率が高くなる。アモルファス材料は、シリコンおよびゲルマニウムの非晶同素体を含み、短距離秩序および長距離秩序を欠くものである。約10ナノメートル未満の結晶化度を有する粒も、本質的にアモルファスであると考えられる。多結晶材料およびアモルファス材料は、有機金属化学気相堆積(MOCVD)、物理気相堆積(PVD)、化学気相堆積(CVD)、定圧化学気相堆積(LPCVD)、プラズマ増殖型化学気相堆積(PECVD)、または分子線エピタキシャル(MBE)を用いて堆積されてもよい。シリコンゲルマニウムは、任意のモル比のシリコンとゲルマニウムのシリコンゲルマニウムの合金を含む。シリコンおよびゲルマニウムを含む半導体材料は、炭素ドープされてもよい。好適には、電荷トラップ層は、少なくとも約1000Ω・cm、または少なくとも約3000Ω・cm、例えば約1000Ω・cm~約100,000Ω・cm、約1000Ω・cm~約10,000Ω・cm、約2000Ω・cm~約10,000Ω・cm、約3000Ω・cm~約10,000Ω・cm、または約3000Ω・cm~約5000Ω・cmなどの抵抗率を有する。
いくつかの具体例では、特に単結晶半導体ハンドル基板上に多結晶シリコン電荷トラップ層が続いて堆積される具体例では、半導体材料は、シリコンおよびゲルマニウムを含むが、ここでゲルマニウムのモルパーセントは、少なくとも20モル%である。いくつかの具体例では、半導体材料は、シリコンおよびゲルマニウムを含むが、ここでゲルマニウムのモルパーセントは、少なくとも約50モル%、少なくとも約90モル%、例えば少なくとも約99.9%である。いくつかの具体例では、半導体材料は、本質的にゲルマニウムから成る。ここでは、本質的にゲルマニウムから成る半導体材料は、ゲルマニウム前駆体を用いた堆積によって形成される。本質的にゲルマニウムから成る最終的な半導体材料は、約0.1モル%未満、好適には約0.01モル%未満の微量不純物を含むが、これは好適にはゲルマニウム層の物理的および電気的性質に影響を与えない。シリコン、ゲルマニウム、またはシリコンとゲルマニウムとの組合せを含む半導体材料は、臨界厚さ、すなわち、ひずみ緩和熱アニールの間に格子不整合による弾性ひずみが緩和され得る厚さを超える厚さまで堆積されてもよい。臨界厚さは、ゲルマニウム濃度に依存してもよい。ゲルマニウム濃度が低くなれば、臨界厚さは大きくなる。したがって、シリコンと少なくとも約20モル%のGeを有するゲルマニウムとを含む堆積された半導体層は、一般的に、約1ナノメートル~約3000ナノメートル、例えば約10ナノメートル~約3000ナノメートル、約10ナノメートル~約1000ナノメートルの厚さまで堆積される。Ge濃度が増加するにつれて、臨界厚さはより小さくなり得る。100モル%のGe層については、厚さは、約0.1ナノメートル~約1000ナノメートル、例えば約1ナノメートル~約1000ナノメートル、または約10ナノメートル~約500ナノメートルである。
いくつかの具体例では、半導体層は、シリコンおよびゲルマニウムを含むが、ここでゲルマニウム含有量は、少なくとも約5モル%である。いくつかの具体例では、半導体層は、シリコンおよびゲルマニウムを含むが、ここでゲルマニウム含有量は、約20モル%未満、例えば約5モル%~約20モル%である。いくつかの具体例では、ゲルマニウムリッチシリコン層は、単結晶半導体ハンドル基板の表面上に堆積され、単独で電荷トラップ層として機能する。より低い濃度のGeでは、例えば約5ナノメートル~約4000ナノメートル、または約10ナノメートル~約3000ナノメートル、または約20ナノメートル~約1000ナノメートルなど、緩和を確実にするために層をより厚く堆積させてもよい。いくつかの具体例では、ゲルマニウムリッチシリコン層は、約0.1モル%~約5モル%、例えば約0.5モル%~約1モル%の炭素を含んでもよい。そのような具体例では、層は、約10ナノメートル~約8000ナノメートル、または約10ナノメートル~約6000ナノメートル、または約20ナノメートル~約3000ナノメートルの厚さを有してもよい。
単結晶半導体ハンドルウエハの表面上に堆積されて電荷トラップ層を形成するための材料は、当該技術分野において公知の方法によって堆積されてもよい。例えば、半導体材料は、エピタキシャル堆積、有機金属化学気相堆積(MOCVD)、物理気相堆積(PVD)、化学気相堆積(CVD)、定圧化学気相堆積(LPCVD)、プラズマ増殖型化学気相堆積(PECVD)、または分子線エピタキシャル(MBE)を用いて堆積されてもよい。LPCVDまたはPECVDのためのシリコン前駆体は、特に、メチルシラン、シリコンテトラハイドライド(シラン)、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン(SiH2Cl2)、四塩化ケイ素(SiCl4)を含む。例えば、多結晶シリコンは、約550℃~約690℃、例えば約580℃~約650℃の温度範囲内でシラン(SiH4)を熱分解することによって、表面酸化層の上に堆積されてもよい。チャンバ圧力は、約70~400mTorrの範囲であってもよい。アモルファスシリコンは、一般的に約75℃~約300℃の範囲の温度で、プラズマ増殖型化学気相堆積(PECVD)によって堆積されてもよい。シリコンゲルマニウム、特にアモルファスシリコンゲルマニウムは、イソブチルゲルマン、アルキルゲルマニウムトリクロライド、およびジメチルアミノゲルマニウムトリクロライドなどの有機ゲルマニウム化合物を含むことによって、化学気相堆積によって、約300℃までの温度で堆積されてもよい。炭素でドープされたシリコンは、四塩化ケイ素およびメタンのような前駆体を使用するエピタキシャルリアクタの中で、熱プラズマ化学気相堆積によって堆積されてもよい。CVDまたはPECVDのための適切な炭素前駆体は、特に、メチルシラン、メタン、エタン、エチレンを含む。LPCVD堆積に対しては、メチルシランは、炭素およびシリコンの両方を提供するので特に好ましい前駆体である。PECVD堆積に対しては、好ましい前駆体は、シランおよびメタンを含む。
いくつかの具体例では、シリコン、ゲルマニウム、またはシリコンおよびゲルマニウムを含む半導体材料の層の堆積の後、選択的に、単結晶半導体ハンドル基板は、シリコン、ゲルマニウム、またはシリコンおよびゲルマニウムを含む半導体材料を少なくとも部分的に緩和しまたは完全に緩和するのに十分な温度および時間でアニールされてもよい。弾性ひずみは、高温で緩和し始める。緩和は、層と高抵抗率半導体ハンドル基板との間の界面にミスフィット転位を生成することによって実現される。アニールの後、高密度の、すなわち約1×105~1×1010/cm2のミスフィット転位および貫通転位が存在する。緩和アニールは、600℃を超える温度、例えば約700℃~約900℃で生じてもよい。緩和アニールは、約1秒~約1時間の期間、例えば約10秒~約30分、例えば約1分~約30分の期間行われてもよい。
いくつかの具体例では、多結晶シリコン層は、シリコン、ゲルマニウム、またはシリコンおよびゲルマニウムを含む半導体材料の緩和層の上に堆積されてもよい。多結晶シリコン層は、適切なシリコン前駆体および条件を使用して、上記のように堆積されてもよい。シリコン、ゲルマニウム、またはシリコンおよびゲルマニウムを含む半導体材料の緩和層と多結晶シリコン層との組合せは、電荷トラップ層として機能する。有利には、SiGeを含むか、または本質的にGeから成る完全緩和層は、高抵抗率ハンドルウエハと多結晶シリコン層との間に形成され、SOI製造の中に含まれる高温プロセスステップの間、多結晶シリコン電荷トラップ層の再結晶化を防止する転位ネットワークを提供する。多結晶シリコン層は、約0.5マイクロメートル~約3マイクロメートル、または約1マイクロメートル~約3マイクロメートルの厚さまで堆積されてもよい。
いくつかの具体例では、シリコン、ゲルマニウム、またはシリコンとゲルマニウムの両方を含む半導体材料の層の堆積、および多結晶シリコン膜の選択的な堆積の後、選択的に、堆積された電荷トラップ層の上に酸化膜が形成される。これは、熱酸化(そこで堆積された半導体材料膜の一部が消費される)および/またはCVD酸化物堆積などの当該技術分野で公知の手段によって達成されてもよい。いくつかの具体例では、電荷トラップ層が熱酸化されてもよく(そこで堆積された半導体材料膜の一部が消費される)、または二酸化シリコン膜がCVD酸化物堆積によって成長してもよい。いくつかの具体例では、単結晶半導体ハンドル基板の表面上に堆積された電荷トラップ層は、ASM A400などの炉の中で熱酸化されてもよい。その温度は、酸化雰囲気中で750℃~1200℃の範囲であってもよい。酸化周囲雰囲気は、ArまたはN2、およびO2などの不活性気体の混合物であってもよい。酸素含有量は、1%から10%またはそれ以上まで変化してもよい。いくつかの具体例では、酸化周囲雰囲気は、100%に達してもよい(「ドライ酸化」)。例示的な具体例では、半導体ハンドルウエハは、垂直炉内に装填されてもよい。N2とO2の混合物を設けて温度を酸化温度まで上昇させる。所望の酸化物厚が得られた後、O2がオフにされ、炉の温度が下げられ、炉からウエハが取り出される。界面層の中に窒素を組み込んで窒化シリコンまたは酸窒化シリコンを堆積させるために、雰囲気は、窒素単体または酸素と窒素の組合せを含んでもよく、温度は、1100℃~1400℃まで上げられてもよい。代替的な窒素源は、アンモニアである。いくつかの具体例では、電荷トラップ層は、十分な時間にわたって酸化され、少なくとも約0.01マイクロメートルの厚さ、または少なくとも約0.05マイクロメートルの厚さ、例えば約0.05マイクロメートル~約4マイクロメートル、例えば約0.1マイクロメートル~約2マイクロメートル、または約0.2マイクロメートル~約0.4マイクロメートルの厚さの酸化物層を提供してもよい。シリコンゲルマニウムまたはゲルマニウムを含む膜の酸化は、酸化物層と単結晶シリコンハンドル基板の表面との界面でGeを濃縮させ得る。これにより、酸化物と基板との間のGe濃度が非常に高くなる。次に、Siの酸化は、Geリッチ層を通って拡散するSiによって進行する。このようにして、SOIウエハの所望の構造が形成される。酸化プロセスは、更に、単結晶半導体ハンドルウエハの裏面を酸化させ、有利には、シリコンと二酸化シリコンの異なる熱膨張係数によって潜在的に引き起こされる反りおよび湾曲を減少させる。
電荷トラップ層の堆積、および選択的な酸化の後、ウエハ洗浄は選択的である。必要に応じて、ウエハは、例えば標準的なSC1/SC2溶液の中で洗浄可能である。さらに、ウエハは、特に、電荷トラップ層の上の二酸化シリコン層は、化学機械研磨(CMP)を受け、表面粗さを、好適にはRMS
2x2
um2が約5オングストローム以下であるレベルまで、減少させる。ここで、二乗平均平方根は、
であり、粗さプロファイルは、トレースに沿って規則的に等間隔に配置された点を含み、y
iは、平均線からデータポイントまでの垂直距離である。
電荷トラップ層、および選択的に酸化膜を含む、本明細書に記載された方法によって製造された単結晶半導体ハンドルウエハは、次に、従来の層転写方法によって製造される
単結晶半導体ドナー基板、例えば単結晶半導体ドナーウエハに接合される。すなわち、単結晶半導体ドナーウエハは、酸化、注入、および注入後の洗浄を含む標準的なプロセスステップを受けてもよい。したがって、多層半導体構造の製造において従来から使用されている材料の単結晶半導体ウエハなどの単結晶半導体ドナー基板、例えば単結晶シリコンドナーウエハは、エッチングされ、研磨され、選択的に酸化されたものであるが、イオン注入されて、ドナー基板の中にダメージ層を形成する。
いくつかの具体例では、単結晶半導体ドナー基板の表面が熱酸化されてもよく(そこで半導体材料の一部が消費される)、または二酸化シリコン膜がCVD酸化物堆積によって成長してもよい。いくつかの具体例では、単結晶半導体ドナー基板、例えば単結晶シリコンドナーウエハは、ASM A400などの炉の中で熱酸化されてもよい。その温度は、酸化雰囲気中で750℃~1200℃の範囲であってもよい。酸化周囲雰囲気は、ArまたはN2、およびO2などの不活性気体の混合物であってもよい。酸素含有量は、1%から10%またはそれ以上まで変化してもよい。いくつかの具体例では、酸化周囲雰囲気は、100%に達してもよい(「ドライ酸化」)。例示的な具体例では、半導体ドナーウエハは、垂直炉内に装填されてもよい。N2とO2の混合物を設けて温度を酸化温度まで上昇させる。所望の酸化物厚が得られた後、O2がオフにされ、炉の温度が下げられ、炉からウエハが取り出される。いくつかの具体例では、ドナー基板は、酸化されて、表面層の上に少なくとも約1ナノメートル、例えば約0.01マイクロメートル~約10マイクロメートル、例えば約0.01マイクロメートル~約2マイクロメートル、または約0.1マイクロメートル~約1マイクロメートルの厚さの酸化物層を提供する。酸化プロセスは、更に、ドナー基板の裏面を酸化させ、有利には、シリコンと二酸化シリコンの異なる熱膨張係数によって潜在的に引き起こされる反りおよび湾曲を減少させる。
単結晶半導体ドナー基板のイオン注入は、Applied Materials Quantum Hなどの商業的に入手可能な機器によって実行されてもよい。注入されるイオンは、He、H、H2、またはそれらの組合せを含む。イオン注入は、半導体ドナー基板の中にダメージ層を形成するのに十分な密度および時間で実行される。注入密度は、約1012ions/cm2から約1017ions/cm2まで、例えば約1014ions/cm2から約1017ions/cm2まで変動してもよい。注入エネルギーは、約1keVから約3000keVまで、例えば約10keVから約3000keVまで変動してもよい。いくつかの具体例では、注入後に、単結晶半導体ドナーウエハ、例えば単結晶シリコンドナーウエハを清浄することが望ましい場合がある。いくつかの好適な具体例では、洗浄は、ピラニア洗浄とそれに続くDI水すすぎおよびSC1/SC2洗浄を含む。
本発明のいくつかの具体例では、ヘリウムイオンおよび/または水素イオンの注入によって形成されたイオン注入領域を有する単結晶半導体ドナー基板は、単結晶半導体ドナー基板内に熱的に活性化した劈開面を形成するのに十分な温度でアニールされる。適切なツールの例は、Blue Mモデルなどの単純なボックス炉である。いくつかの好適な具体例では、イオン注入単結晶半導体ドナー基板は、約200℃~約350℃、約225℃~約325℃、好適には約300℃の温度でアニールされる。熱アニールは、約2時間~約10時間、例えば約2時間~約8時間の期間行われてもよい。これらの温度範囲内での熱アニールは、熱的に活性化した劈開面を形成するのに十分である。劈開面を活性化させるための熱アニールの後、単結晶半導体ドナー基板表面は、好適には洗浄される。
いくつかの具体例では、イオン注入され、および選択的に洗浄され、および選択的にアニールされた単結晶半導体ドナー基板は、酸素プラズマおよび/または窒素プラズマ表面活性化を受ける。いくつかの具体例では、酸素プラズマ表面活性化ツールは、EVG(登録商標)810LT低温プラズマ活性化システムなど、EVグループから入手可能なものなどの商業的に入手可能なツールである。イオン注入され、選択的に洗浄された単結晶半導体ドナーウエハは、チャンバに装填される。チャンバは排気され、および大気圧よりも低い圧力までO2で再充填され、それによってプラズマを生成する。単結晶半導体ドナーウエハは、約1秒~約120秒の範囲の所望の時間、このプラズマに暴露される。酸素プラズマ表面酸化が行われ、単結晶半導体ドナー基板の表面を親水性にし、前述の方法によって製造された単結晶半導体ハンドル基板への接合を受けさせる。
単結晶半導体ドナー基板の親水性表面および単結晶半導体ハンドル基板の表面は、電荷トラップ層を含み、かつ更に選択的に酸化されてもよいものであるが、次に、密接に接触させられて、それによって接合構造を形成する。機械的接合は比較的弱いので、接合構造は、更にアニールされて、ドナーウエハとハンドルウエハとの間の接合を固める。本発明のいくつかの具体例では、接合構造は、単結晶半導体ドナー基板の中に熱的に活性化した劈開面を形成するのに十分な温度でアニールされる。適切なツールの例は、Blue Mモデルなどの単純なボックス炉である。いくつかの好適な具体例では、接合構造は、約200℃~約350℃、約225℃~約325℃、好適には約300℃の温度でアニールされる。熱アニールは、約0.5時間~約10時間の期間、好適には約2時間の期間行われてもよい。これらの温度範囲内での熱アニールは、熱的に活性化した劈開面を形成するのに十分である。劈開面を活性化させるための熱アニールの後、接合構造は、洗浄されてもよい。
熱アニールの後、単結晶半導体ドナー基板と単結晶半導体ハンドル基板との間の接合は、十分強く、劈開面で接合構造を劈開することによって層転写を開始する。劈開は、当該技術分野において公知の技術によって生じてもよい。いくつかの具体例では、接合構造は、一方の側に固定された吸着カップに取り付けられ、かつ他方の側のヒンジ付きアーム上の追加の吸着カップによって取り付けられた従来の劈開ステーションの中に配置されてもよい。亀裂は、吸着カップアタッチメントの近くで発生し、可動アームがヒンジを中心に旋回してウエハを劈開する。劈開は、半導体ドナーウエハの一部を除去し、それによって半導体・オン・インシュレータ複合構造上に半導体デバイス層、好適にはシリコンデバイス層が残る。
劈開の後、劈開構造は、高温アニールを受け、転写デバイス層と単結晶半導体ハンドル基との間の接合を更に強化してもよい。適切なツールの例は、ASM A400などの垂直炉である。いくつかの好適な具体例では、接合構造は、約1000℃~約1200℃、好適には約1000℃の温度でアニールされる。熱アニールは、約0.5時間~約8時間の期間、好適には約4時間の期間行われる。これらの温度範囲内における熱アニールは、転写デバイス層と単結晶半導体ハンドル基との間の接合を強化するのに十分である。
劈開と高温アニールの後、接合構造は、表面から薄い熱酸化物を取り除き、微粒子を洗い流すように設計された洗浄プロセスを施されてもよい。いくつかの具体例では、H2をキャリアガスとして使用する水平流の枚葉式(single wafer)エピタキシャルリアクタの中で気相HClエッチング処理を行うことによって、単結晶半導体ドナーウエハを所望の厚さおよび平滑さにすることができる。いくつかの具体例では、デバイス層の厚さは、約1ナノメートル~約100マイクロメートル、例えば約10ナノメートル~約50マイクロメートルであってもよい。いくつかの具体例では、エピタキシャル層は、転写デバイス層の上に堆積されてもよい。出来上がったSOIウエハは、半導体ハンドル基板、電荷トラップ層、誘電体層(例えば埋め込み酸化物層)、および半導体デバイス層を含み、そしてライン計測検査工程を受け、最終的に典型的なSC1-SC2プロセスを使用して洗浄されてもよい。
本発明によると、SOIウエハは、BOXの下に埋め込まれた堆積半導体材料電荷トラップ層と共に得られる。ここで図3を参照すると、いくつかの具体例における、本発明のいくつかの具体例に係る半導体・オン・インシュレータ構造100、例えばシリコン・オン・インシュレータウエハが図示されている。半導体・オン・インシュレータ構造100、例えばシリコン・オン・インシュレータウエハは、高抵抗率半導体基板102、例えば高抵抗率単結晶シリコン基板を含む。緩和SiGeまたはGe層104は、高抵抗率半導体基板102、例えば高抵抗率単結晶シリコン基板の表面に界面接触して形成される。多結晶シリコン層106は、緩和SiGeまたはGe層104の表面に界面接触して形成される。埋め込み酸化物層108は、緩和SiGeまたはGe層104と単結晶半導体デバイス層110、例えばシリコンデバイス層との間に配置される。埋め込み酸化物層108は、緩和SiGeまたはGe層104および単結晶半導体デバイス層110、例えばシリコンデバイス層の酸化部分から形成されてもよい。
ここで図4を参照すると、いくつかの具体例における、本発明のいくつかの具体例に係る半導体・オン・インシュレータ構造200、例えばシリコン・オン・インシュレータウエハが図示されている。半導体・オン・インシュレータ構造200、例えばシリコン・オン・インシュレータウエハは、高抵抗率半導体基板202、例えば高抵抗率単結晶シリコン基板を含む。Geリッチ層204は、高抵抗率半導体基板202、例えば高抵抗率単結晶シリコン基板の表面に界面接触して形成される。埋め込み酸化物層208は、Geリッチ層204と単結晶半導体デバイス層210、例えばシリコンデバイス層との間に配置される。埋め込み酸化物層208は、Geリッチ層204および単結晶半導体デバイス層210、例えばシリコンデバイス層の酸化部分から形成されてもよい。
本発明を詳細に説明したが、添付の特許請求の範囲に規定された本発明の範囲から逸脱することなく、変更および変形が可能であることは明らかであろう。
本発明の範囲から逸脱することなく、上記の組成物およびプロセスにおいて様々な変更を行うことができるから、上記の説明に含まれるすべての事項は、例示的なものであり限定的な意味ではないものとして解釈されることが意図されている。
本発明またはその好適な具体例の要素を紹介する場合に、「ある(a)」、「ある(an)」、「その(the)」、および「上記(said)」の冠詞は、1またはそれ以上の要素があることを意味することを意図する。「含む(comprising)」、「含む(including)」、および「有する(having)」の用語は、包括的であることを意図し、列挙された要素以外の追加の要素も存在し得ることを意味する。