JP2004343052A - 絶縁体上に歪み結晶層を製造する方法、前記方法による半導体構造及び製造された半導体構造 - Google Patents

絶縁体上に歪み結晶層を製造する方法、前記方法による半導体構造及び製造された半導体構造 Download PDF

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Abstract

【課題】 高品質の結晶を備え絶縁体上に大きく歪んだ結晶半導体層を備える半導体構造を製造する簡単な方法を提供すること。
【解決手段】 本発明の方法は、ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む半導体ドナー基板を設け、第１のステップで、少なくとも１つの第１の結晶エピタキシャル層を供給する。第１のステップ中に第１の層のバッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は減少される。また、第２のステップで、少なくとも１つの絶縁体層を供給する。ここで、第１の層は基板と絶縁体層との間に供給される。更に、第３のステップで、第１の層を分割する。そして、第４のステップで、少なくとも１つの第２の結晶エピタキシャル層を分割された第１の層上に設ける。
【選択図】 図７

Description

本発明は、絶縁体上に歪み結晶層（ｓｔｒａｉｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｌａｙｅｒ）を製造する方法と、絶縁体上に歪み結晶層を製造するための半導体構造と、それらによって製造される半導体構造とに関する。
シリコン層などの歪んだ薄い半導体層には、有利な電子特性と正孔移動度特性とを備える。従って、前記層を使用することにより高速で低消費電力の高性能デバイスがもたらされうるので、前記の層はマイクロエレクトロニクスの殆ど全ての分野において非常に興味が持たれている。歪んだ半導体層をまた更に効果的に用いることができるのは、絶縁体層の上に移されその結果ＳＯＩ（絶縁体上シリコン（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ））のような構造をもたらす場合であり、この利点はマイクロエレクトロニクスとマイクロメカニクスとにおいて一般に既知である。
Ｃｈｅｎｇ他は、２００１ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅに、論文“ＳｉＧｅ‐ｏｎ‐Ｉｎｓｕｌａｔｏｒ（ＳＧＯＩ）：Ｓｕｂｓｔｒａｔｅ Ｐｒｅｐａｒａｔｉｏｎ ａｎｄ ＭＯＳＦＥＴ Ｆａｂｒｉｃａｔｉｏｎ ｆｏｒ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｅｖａｌｕａｔｉｏｎ”即ち絶縁体上ＳｉＧｅ構造を製造する方法を発表した。この方法では、単結晶シリコンドナーウェーハ上に傾斜ＳｉＧｅ層を成長させた。ＳｉＧｅの成長の間、ＳｉＧｅのゲルマニウム含有率を、ゲルマニウムのパーセンテージが約２５％に達するまで徐々に増加させた。前記のパーセンテージでは、傾斜ＳｉＧｅ層上に弛緩（relaxed）されたＳｉＧｅ層を成長させた。更に、水素イオンを弛緩ＳｉＧｅ層に注入し、これにより弛緩ＳｉＧｅ層に予め弱められた面部分を形成した。その後、注入された構造を酸化されたシリコンウェーハに貼り合わせた。アニーリングの後、張り合わされた構造は予め弱められた面部分に沿って２つの部分に分割され、その結果、絶縁体上ＳｉＧｅ構造と残留構造とがもたらされた。その後、ＳｉＧｅ層上に歪みシリコン層を成長させ、その結果、絶縁体上ＳｉＧｅ上Ｓｉ（Ｓｉ−ｏｎ−ＳｉＧｅ−ｏｎ−ｉｎｓｕｌａｔｏｒ）構造がもたらされた。
上述した方法の構造には、ＳｉＧｅ層上の歪みシリコン層の歪みを商業上重要な値まで増大させられないという欠点がある。これはＳｉＧｅ層のゲルマニウム含有率が制限されているためであり、歪みシリコン層の電子特性にかなり影響を及ぼす高い転位密度をＳｉＧｅ層に形成してしまう危険を伴わずに前記含有率を２５％より高めることはできない。
本発明の目的は、半導体構造と、高品質の結晶を備え且つ絶縁体の上に大きく歪んだ結晶半導体層を備える半導体構造を製造するための簡単な方法とを提供することである。
前記目的は絶縁体上に歪み結晶層を製造する方法により解決され、この方法は、ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む半導体ドナー基板を設けることと、第１のステップで、少なくとも１つの第１の結晶エピタキシャル層を設けることと（第１のステップ中に前記第１の層のバッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は比例して減少される）、第２のステップで、少なくとも１つの絶縁体層を設けることと（前記第１の層は前記基板と前記絶縁体層との間に設けられる）、第３のステップで、前記第１の層を分割することと、第４のステップで、少なくとも１つの第２の結晶エピタキシャル層を分割された第１の層上に設けることとを含む。
本発明の方法により、ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体含有量が基板から第２の層への方向に減少する半導体構造が製造可能である。このように、第１の層ではゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の非常に高い含有量が達成可能で、その結果、第２の層に大きい歪みがもたらされる。ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の増加により、第１の層の少なくとも一部が低い欠陥密度で成長可能であり、その結果、第２の層に高品質の結晶がもたらされる。大きく歪んだ高品質の第２の層は、本発明の方法により絶縁体層へと容易に移されることが可能で、その結果、ＳＯＩ構造の利点と歪み結晶層の非常に良好な電子特性とを組み合わせた半導体構造がもたらされる。
本発明の更なる実施の形態によれば、前記第１の層は、前記第１のステップで、単結晶ゲルマニウムウェーハ、単結晶Ａ（III）‐Ｂ（V）半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルＡ（III）‐Ｂ（V）半導体層の上に設けられる。基板の上では、第１の層はゲルマニウム含有率が高く結晶が高品質な状態で成長可能である。ゲルマニウムウェーハ及び／又はＡ（III）‐Ｂ（V）半導体ウェーハは、製造プロセスにおいて絶縁体上での歪み結晶層を上手く取り扱うことが可能な安定な基板である。
本発明の有利な実施の形態では、前記バッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は、前記第１のステップで、比率約４０％〜８０％、望ましくは約５０％〜８０％又は約６０％〜８０％のゲルマニウムへと減少される。ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の量がこのように多いことにより、第２の層の歪みが大きくなる。
本発明の好適な実施の形態では、前記バッファ層のシリコン含有量は、前記第１のステップで、比率約３０％〜６０％、望ましくは約２０％〜５０％又は約２０％〜４０％のシリコンへと増加される。シリコンが比例して増加することにより、第１のステップで、バッファ層、特にＧｅＳｉ層が良好に弛緩される。
本発明の別の望ましい実施の形態では、前記第２の層は厚さ５０ｎｍ未満まで成長される。前記層の厚さは、当該層の熱力学的不安定性を防げるよう限界の厚さより薄い。本発明の薄い層では、歪みは効果的に増大可能である。
前記目的は絶縁体上に歪み結晶層を製造する半導体構造により更に解決され、この構造は、ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む第１の材料の半導体ドナー基板と、少なくとも１つの結晶エピタキシャル層と、前記層上に少なくとも１つの絶縁体層とを含む。ここで、前記少なくとも１つの結晶エピタキシャル層は前記ドナー基板と前記絶縁体層との間の中間層であり、前記少なくとも１つの結晶エピタキシャル層はゲルマニウム及び／又は前記Ａ（III）‐Ｂ（V）半導体を含む組成のバッファ層を含み、ゲルマニウム及び／又は前記Ａ（III）‐Ｂ（V）半導体の含有量は前記基板から前記絶縁体層への方向に減少されている。
本発明の構造は絶縁体層上に歪み結晶層を製造するための中間製品である。結晶エピタキシャル層中のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の基板に始まる減少により、結晶エピタキシャル層は低い欠陥密度でしかもゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量の多い状態で成長でき、前記高含有量は、大きく歪んだ高品質の更なる結晶層が、例えば本発明の構造の結晶エピタキシャル層の上に、良好に成長するための基盤である。
本発明の好適な変形形態では、前記ドナー基板は、単結晶ゲルマニウムウェーハ、単結晶Ａ（III）‐Ｂ（V）半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルＡ（III）‐Ｂ（V）半導体層である。ウェーハはエピタキシャル層と同様に多量のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含有し、これにより、基板上で含有量の多いゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体結晶エピタキシャル層が良好に成長し、この場合に結晶エピタキシャル層の欠陥密度は低い。
本発明の好適な形態では、結晶エピタキシャル層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は、比率約４０％〜８０％、望ましくは約５０％〜８０％又は約６０％〜８０％へと減少されている。パーセンテージ約４０％〜８０％のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体により、歪み結晶層が結晶エピタキシャル層の上に良好に成長可能になり、これに対し、上部の結晶層の歪みを更に大きくするにはパーセンテージ約５０％〜８０％が更に有利であり、結晶エピタキシャル層の上の結晶層に非常に大きい歪みをもたらすには約６０％〜８０％のゲルマニウムの範囲が最も好都合な範囲である。
本発明の有利な形態によれば、結晶エピタキシャル層のシリコン含有量は基板から絶縁体層への方向に増加されている。シリコンが比例して増加することにより、格子が良好に適合可能になり、これは結晶エピタキシャル層の欠陥密度の低下につながる。
本発明の別の望ましい実施の形態では、シリコン含有量は、比率約２０〜６０％、望ましくは約２０％〜５０％又は約２０％〜４０％のシリコンへと増加する。パーセンテージ約２０％〜６０％のシリコンにより、結晶エピタキシャル層の欠陥密度が結果低下し且つシリコン層などの結晶エピタキシャル層が良好に適合され、これに対し、シリコン層などの結晶層の上に非常に良好な特性をもたらす結晶エピタキシャル層の高い結晶性のためにはパーセンテージ２０％〜５０％のシリコンがより好都合であり、結晶エピタキシャル層上の高品質の歪み結晶層のための良好な基盤を形成する高品質の結晶エピタキシャル層をもたらすにはパーセンテージ２０％〜４０％のシリコンが最も好都合な範囲である。
本発明の更なる別の望ましい形態では、第１の層及び／又は第２の層が炭素を含む。望ましくは、炭素数パーセントまた更に炭素１％未満の炭素濃度により、第１の層及び／又は第２の層に優れた安定性のドーパントと高水準の歪みがもたらされる。
本発明の前記目的は半導体構造により更に解決され、この半導体構造は、半導体基部基板と、少なくとも１つの絶縁体層と、少なくとも１つの第１の結晶エピタキシャル層とを備える。ここで、前記絶縁体層は前記基部基板と前記第１の層との間の中間層であり、前記第１の層はゲルマニウム及び／又は前記Ａ（III）‐Ｂ（V）半導体を含む組成のバッファ層を含み、ゲルマニウム及び／又は前記Ａ（III）‐Ｂ（V）半導体の含有量は前記絶縁体層から前記第２の層への方向に減少されている。
バッファ層中のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の減少により、第１の層の少なくとも一部の欠陥密度は非常に低く、その結果、第１の層の上の更なる層に高品質の結晶がもたらされる。
本発明の別の望ましい実施の形態では、前記構造は、少なくとも１つの歪んだ第２の結晶エピタキシャル層を更に備えている。ここで、第１の層は絶縁体層と第２の層との間の中間層である。本発明の構造はＳＯＩ構造の利点と歪み結晶層の良好な導電率特性との両方を組み合わせる。第１の層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は非常に多くの含有量に調整可能なので、歪み層は非常に大きい歪みを備えることができる。
本発明の更なる好適な変形形態では、バッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は、比率約４０％〜８０％、望ましくは約５０％〜８０％又は約６０％〜８０％のゲルマニウムへと減少される。４０％〜８０％のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は相対的に多く、前記含有量により第１の層上のシリコン層などの結晶エピタキシャル層の歪みが大きくなり、これに対し、第１の層の上部の結晶エピタキシャル層に大きい歪みの結果を達成するにはパーセンテージ約５０％〜８０％が更に好都合であり、第１の層上のシリコン層などの結晶エピタキシャル層に非常に大きい歪みの結果をもたらすにはパーセンテージ約６０％〜８０％が最も好都合な範囲である。
本発明の別の実施の形態では、バッファ層のシリコン含有量が絶縁体層から第２の層への方向に増加されている。シリコンの増加により、バッファ層の格子が第２の層への方向に良好に適合され、これにより第１の層の少なくとも一部に、第２の層の高品質の結晶性のための良好な基盤である高品質の結晶性がもたらされる。
本発明の更なる別の望ましい形態では、シリコン含有量が、比率約２０％〜６０％、望ましくは約２０％〜５０％又は約２０％〜４０％のシリコンへと増加されている。約２０％〜６０％の量のシリコンにより、第１の層の上に歪みシリコン層が良好に成長する。これに対し、第１の層の上に更に大きく歪んだシリコン層をもたらすためにはパーセンテージ２０％〜５０％がより好都合であり、第１の層の上に大きく歪んだシリコン層をもたらすにはパーセンテージ２０％〜４０％が最も好都合な範囲である。
本発明の更に有利な形態では、歪み層が厚さ５０ｎｍ未満である。この層厚により、第２の層に良好な熱力学的安定性がもたらされ、その結果、前記の薄い層で歪みは容易に増大可能である。
本発明の更なる有利な実施の形態では、第１の層及び／又は第２の層が炭素を含む。炭素含有量により、第１の層及び／又は第２の層が更に安定になり更に良好な歪みの水準を示す。
本発明の前記目的は絶縁体上に歪み結晶層を製造する方法により更に解決され、この方法は、ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む半導体ドナー基板を設けることと、第１のステップで、少なくとも１つの第１の結晶エピタキシャル層を設けることと（前記第１の層のバッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は第１のステップ中に減少される）、第２のステップで、少なくとも１つの第２の結晶エピタキシャル層を第１の層の上に設けることと（前記第１の層は前記ドナー基板と前記第２の層との間に設けられる）、第３のステップで、少なくとも１つの絶縁体層を設けることと（前記第２の層は前記第１の層と前記絶縁体層との間に設けられる）、第４のステップで、当該構造を前記第１の層と前記第２の層との間で分割することとを含む。
バッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量の減少により、第１の層の少なくとも一部が非常に良好な結晶性と低い欠陥密度とを備えた状態で設けられることができ、その結果、第１の層の上に設けられる第２の結晶層は高品質になる。半導体ドナー基板としてのゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を始めとして、バッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量が相対的には量の多いゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体に減少してもよく、その結果、第１の層の上のシリコン層などの第２の結晶層の歪みは大きくなる。本発明の方法には、第２の歪み層が絶縁体層の上に供給されるので歪んだ第２の層の良好な電子特性がＳＯＩ層の利点と組み合わされるという更なる利点がある。本発明の方法には本発明の半導体構造を容易に製造するための単純な一連のステップが含まれる。
本発明の更なる実施の形態では、第１の層が、第１のステップで、単結晶ゲルマニウムウェーハ、単結晶Ａ（III）‐Ｂ（V）半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルＡ（III）‐Ｂ（V）半導体層の上に設けられる。前記の基板はゲルマニウム及び／又はＧａＡｓなどのＡ（III）‐Ｂ（V）半導体を多量に供給し、その結果、ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量の多い第１の層は個々の基板の上に良好に成長する。
本発明の有利な形態では、第２の層が成長するのは厚さ５０ｎｍ未満までである。前記の厚さでは、第２の層は熱力学的に安定であり、また第２の層は大きい歪みを伴って成長できる。
本発明の別の好適な実施の形態によれば、バッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は、第１のステップで、比率約４０％〜８０％、望ましくは約５０％〜８０％又は約６０％〜８０％のゲルマニウムへと減少される。パーセンテージ４０％〜８０％のバッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体は大きく歪んだ第２の層の良好な基盤を形成し、これに対し、第２の層の歪みを更に大きくするにはパーセンテージ５０％〜８０％のゲルマニウムの第１の層が更に好都合であり、第２の層に非常に大きい歪みをもたらすにはパーセンテージ約６０％〜８０％のゲルマニウムが最も好都合な範囲である。
本発明の更に別の有利な実施の形態では、バッファ層のシリコン含有量は、第１のステップで、比率約２０％〜６０％、望ましくは約２０％〜５０％又は約２０％〜４０％のシリコンへと増加される。パーセンテージ約２０％〜６０％のシリコンでは第１の層の上で大きく歪んだシリコン層が成長可能で、これに対し、第１の層上のシリコン層などの第２の層に大きい歪みの結果を達成するにはパーセンテージ約２０％〜５０％のシリコンが更に好都合であり、シリコン層などの第２の層に非常に大きい歪みの結果をもたらすにはパーセンテージ約２０％〜４０％のシリコンが最も好都合な範囲である。
前記目的は絶縁体上に歪み結晶層を製造する半導体構造により更に解決され、この構造は、ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む第１の材料の半導体ドナー基板と、少なくとも１つの第１の結晶エピタキシャル層と、少なくとも１つの第２の結晶エピタキシャル層と、少なくとも１つの絶縁体層とを備えている。ここで、第１の層はドナー基板と第２の層との間の中間層であり、第２の層は第１の層と絶縁体層との間の中間層であり、第１の層はゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む組成のバッファ層を含み、ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は基板から第２の層への方向に減少されている。
本発明の構造は絶縁体上に歪み結晶層を製造するための中間構造である。バッファ層中のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量の基板から第２の層への減少により、バッファ層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量は相対的には多量のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体へと減少してもよく、その結果、第１の層の上に乗せられる第２の層の歪みは大きくなる。ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の比例した減少によって更に、第１の層の少なくとも一部の欠陥密度は低下し、これにより第２の層の品質は高められる。本発明の構造には更に、第２の歪み層が絶縁体層の上に乗せられたことにより本発明の構造からＳＯＩ構造が容易に形成できるという利点がある。
本発明の更なる好適な実施の形態では、ドナー基板は、単結晶ゲルマニウムウェーハ、単結晶Ａ（III）‐Ｂ（V）半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルＡ（III）‐Ｂ（V）半導体層である。前記の基板には、第１の層を構成するゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体が品の高い成長をするために有利な多量のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体が含まれる。
本発明の別の有利な実施の形態では、第１の層のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量が、比率約４０％〜８０％、望ましくは約５０％〜８０％又は約６０％〜８０％へと減少されている。パーセンテージ４０％〜８０％のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体により第１の層の上に大きく歪んだ第２の層が成長可能で、これに対し、第２の層の歪みの結果を更に大きくするにはパーセンテージ５０％〜８０％が更に好都合であり、第１の層の上で第２の層に非常に大きい歪みの結果を達成するにはパーセンテージ約６０％〜８０％が最も好都合な範囲である。
発明の別の望ましい好適な例では、バッファ層のシリコン含有量が基板から絶縁体層への方向に増加する。シリコンの前記の増加により第１の層の格子は基板に適合され、その結果、第１の層の少なくとも一部の欠陥密度は低くなる。
本発明の更なる有利な実施の形態では、シリコン含有量が、比率約２０％〜６０％、望ましくは約２０％〜５０％又は約２０％〜４０％のシリコンへと増加されている。パーセンテージ約２０％〜６０％のシリコンによりシリコン層などの大きく歪んだ第２の層が良好に成長可能である。これに対し、シリコン層などの第２の層に更に大きい歪みの結果をもたらすにはパーセンテージ約２０％〜５０％のシリコンが更に好都合であり、シリコン層などの第２の層に真の歪みの結果を達成するにはパーセンテージ約２０％〜４０％のシリコンが最も好都合な範囲である。
本発明の更なる別の有利な実施の形態では、第１の層及び／又は第２の層が炭素を含む。望ましくは炭素数パーセントまた更に炭素１％未満などの低い含有量の炭素により、第１の層及び／又は第２の層に安定性の高いドーパントと良好な特性の歪みがもたらされる。
以下、本発明の好適な実施の形態について添付の図面を参照して説明する。
図１は、本発明の第１の実施の形態に係る方法の第１のステップで用いられる半導体基板１を概略的に示す。半導体基板１は単結晶ゲルマニウムウェーハであり、このウェーハには一般に利用可能な大きさと電子特性とが備えられていることが望ましい。ゲルマニウムウェーハ即ちドナーウェーハ１には研磨され洗浄された上面１１がある。
本発明の別の実施の形態では、半導体ドナー基板は、ＧａＡｓウェーハのようなＡ（III）‐Ｂ（V）半導体ウェーハであってもよいし、上部にエピタキシャルＧｅ層を又はＧａＡｓ層などのエピタキシャルＡ（III）‐Ｂ（V）半導体層を備える基板であってもよい。例えば、基板はＧａＡｓウェーハから又はＧｅ層で覆われたＧａＡｓ層から成っていてもよい。
図２は、本発明の第１の実施の形態の第１のステップを概略的に示す。第１のステップでは、第１の結晶エピタキシャル層２が図１に示される半導体ドナー基板１上に成長している。第１の結晶エピタキシャル層２は、ＧｅＳｉ層を形成するゲルマニウムとシリコンとの組成から成る。ＧｅＳｉ層２はゲルマニウムウェーハ１の上面１１に直接乗せられる。
本発明の更なる別の実施の形態では、ＧｅＳｉ層２の成長に先立ちＧｅのシード層が上面１１に乗せられてもよい。
ＧｅＳｉ層２は２つの層、傾斜をつけられたバッファＧｅＳｉ層２１と弛緩されたＧｅＳｉ層２２とから成る。傾斜バッファＧｅＳｉ層２１はゲルマニウムウェーハ１の表面１１付近ではシリコン濃度約０％であるが、バッファＧｅＳｉ層２１のシリコン含有率は、ゲルマニウムウェーハ１の表面１１に始まり面部分２３のＧｅＳｉ層のシリコン含有率約２０％〜６０％へと徐々に増加している。これに対応して、バッファＧｅＳｉ層２１のゲルマニウム含有率は、表面１１での約１００％に始まり面部分２３でのゲルマニウムのパーセンテージ約４０％〜８０％へと減少している。
ＧｅＳｉ層２はパーセンテージ１％未満の炭素をドープされる。
弛緩されたＧｅＳｉ層は面部分２３の上にあり、そのシリコン対ゲルマニウムの比はバッファ層２１のシリコン対ゲルマニウムの最大の比にほぼ一致する。特に、弛緩ＧｅＳｉ層２２での欠陥密度は約１０４ｃｍ−２と非常に低い。
図３は、本発明の第１の実施の形態の第２のステップを概略的に示す。第２のステップでは、絶縁体層３が第１の層２上に堆積され、その結果第１の層２は基板１と絶縁体層３との間の中間層となる。絶縁体層３は二酸化ケイ素及び／又は窒化ケイ素から成る。図示の実施の形態では、絶縁体層３は９００℃未満の温度で堆積される。本発明の別の例では、絶縁体層３は熱酸化物であってもよい。絶縁体層の厚さは、基部ウェーハ（ｂａｓｅ ｗａｆｅｒ）上へと移されるＳｉＧｅ／歪みシリコン層のターゲット層厚に合わされる。絶縁体層３には上面１３がある。
図３に示される半導体構造は本発明の第３の実施の形態に係る発明の構造であり、歪み結晶層を絶縁体上に製造するための中間製品である。
図４は図３に示される構造に適用される注入ステップを示す。注入ステップでは、図３の構造は、５×１０１６ｃｍ−２より大きい注入ドーズを用いて約１８０ｋｅＶ未満の適切なエネルギーで水素種４を注入する。水素種４は上面１３を通過し絶縁体層３を通って第１の層２に入り第１の層２の面部分２４へと進む。望ましくは、面部分２４はバッファＧｅＳｉ層２１と弛緩ＧｅＳｉ層２２との間にある第１の層２の面部分２３に一致する。注入により、面部分２４は予め弱められて所定の分割帯を形成する。
図には示されていない次のステップでは、絶縁体層３の表面１３は標準シリコンＩＣで洗浄され注入後の処理が成される。必要ならば、絶縁体層３は除去され新規の絶縁体層が堆積されてもよい。
図５は図４に示される構造に適用される貼り合わせステップ（ｂｏｎｄｉｎｇ ｓｔｅｐ）を示す。貼り合わせるステップでは、シリコンや、ゲルマニウムや、Ａ（III）‐Ｂ（V）半導体や、石英や、ガラスなどから成る基部ウェーハ６が表面処理され、その後に図４の構造の表面処理された絶縁体層３と貼り合わされる。貼り合わせの前の表面処理は、化学的機械的研磨や、表面洗浄や、酸素プラズマ処理や、他の利用可能な表面処理技術を用いて行われてよい。基部ウェーハ６は絶縁体層３の表面１３の上に直接的に貼り合わされてもよい。本発明の別の実施の形態に従って、基部ウェーハ３にはその貼り合わせ面上に絶縁体層３の表面１３に貼り合わされる誘電体層が備えられてもよい。
図６は本発明の第１の実施の形態に係る方法の第３のステップを示す。第３のステップは分割ステップ（ｓｐｌｉｔｔｉｎｇ ｓｔｅｐ）であり、このステップでは図５に示される構造は２つの半導体構造部分３１と３２とに分割される。部分３１と３２は、図４に示される注入ステップ中に形成された所定の分割線２４に沿って分離される。結果として生じる部分３１は絶縁体層３が上に形成された基部ウェーハ６からなり、部分３１の上部にはＧｅＳｉ層２の部分７がある。部分７は弛緩されたＧｅＳｉ材料から成ることが望ましい。
分割ステップにより生じたもう一方の部分３２は、ＧｅＳｉ層２の残留部分８が上に形成されるドナーゲルマニウムウェーハ１から成る。残留部分８は、傾斜バッファＧｅＳｉ層２１と元の弛緩ＧｅＳｉ層２２の残留物とから成ることが望ましい。
図６に示される分割処理では、本質的には、例えば参考形式で本願に組み込まれるＷＯ００／２４０５９に記載されている所謂Ｓｍａｒｔ Ｃｕｔ（商標）処理で一般に用いられるパラメータが用いられる。例えば、分割は図５に示される構造への熱処理や衝撃処理により行われてよい。
図示しない更なるステップでは、ＧｅＳｉ層２の部分７は、化学的機械的研磨により、また任意に、熱処理により仕上げられる。
図７は本発明の第１の実施の形態に係る方法の第４のステップを概略的に示す。第４のステップでは、分割部分３１の表面１７上に第２の結晶エピタキシャル層が成長する。第２の層９は、厚さ５０ナノメートル未満且つ炭素含有量１％未満の歪みシリコン層である。歪みシリコン層では歪みは非常に大きく欠陥密度は小さい。
図７に示される半導体構造は、本発明の第１の実施の形態に係る方法の最終製品に相当する発明の構造である。本構造は、基部ウェーハ６と、絶縁体層３と、ＧｅＳｉ層２の部分７と、第２の層９とから成り、ここで、絶縁体層３は基部ウェーハ６と部分７との間の中間層であり、部分７は絶縁体層３と第２の層９との間の中間層である。本発明の別の実施の形態では、図７に示される構造のそれぞれの層同士間に、シード層などの付加的な層があってもよい。
シリコン層９の歪みは、厚さ５０ｎｍ未満の結晶シリコン層がゲルマニウム約４０〜８０％のゲルマニウム含有率でＧｅＳｉ層上にエピタキシャル成長する際に生じる歪みであり、前記歪みは４０％未満のゲルマニウム含有率でＧｅＳｉ層上に成長する厚さ５０ｎｍ未満の先行技術のシリコン層の歪みより大きい。
図７に示される構造は、歪みシリコン層９の成長後に熱的にアニーリング処理されてもよい。
図８〜図１３は本発明の第２の実施の形態に係る方法のステップを概略的に示す。図８〜図１５に関しては、図１〜図７に関して用いられてきた同一の参照数字が用いられて図１〜図７の部分や構成要素と同一のものを示す。
図８は本発明の第２の実施の形態の第１のステップで用いられる半導体基板１を概略的に示す。半導体基板１は単結晶ゲルマニウムウェーハであり、上面１１を備える。
図９は本発明の第２の実施の形態の第１のステップを示す。第１のステップでは、第４の結晶エピタキシャル層がゲルマニウムウェーハ１の上面１１の上に成長する。図１〜図７に関して言及したように、別の実施の形態では、Ｇｅウェーハの代わりに、Ａ（III）‐Ｂ（V）半導体が用いられてもよいし、エピタキシャルＧｅやＡ（III）‐Ｂ（V）半導体層を上に備えた基板が用いられてもよい。
第１の結晶エピタキシャル層２は傾斜バッファＧｅＳｉ層２１と弛緩ＧｅＳｉ２２とから成るＧｅＳｉ層である。傾斜バッファＧｅＳｉ層２１は、シリコン含有量を徐々に増やしながらゲルマニウムウェーハ１の上面１１の上に成長する。
シリコン含有量は、表面１１でのパーセンテージ約０％に始まり第１の層２の面部分２３でのパーセンテージ約２０％〜６０％のシリコンへと増加する。面部分２３より上では、弛緩ＧｅＳｉ２２はシリコン対ゲルマニウムの比が殆ど一定の状態で成長し、前記の比は傾斜バッファＧｅＳｉ層２１のシリコン対ゲルマニウムの最大の比にほぼ一致する。それに対応して、傾斜バッファ層２１のゲルマニウム含有率は、表面１１でのゲルマニウム含有率約１００％から、面部分２３でのゲルマニウム含有率約４０％〜８０％のゲルマニウムへと減少する。ＧｅＳｉ層２はパーセンテージ１％未満の炭素をドープされる。第１の層２には上面１２がある。
図１０は本発明の第２の実施の形態に係る方法の第２のステップを概略的に示す。第２のステップでは、炭素含有量１％未満の第２の結晶エピタキシャル層９が第１の層２の上に成長する。第２の結晶エピタキシャル層９は厚さ５０ｎｍ未満の歪みシリコン層である。歪みシリコン層９では結晶欠陥密度は非常に小さく歪みは大きい。第２の層には上面１９がある。
図１１は本発明の第２の実施の形態に係る方法の第３のステップを概略的に示す。第３のステップでは、絶縁体層３が歪みシリコン層９の表面１９の上に堆積される。絶縁体層３は二酸化ケイ素及び／又は窒化ケイ素から成る。絶縁体層３の厚さは、基部ウェーハ上へと移されるＳｉＧｅ／歪みシリコン層のターゲット層信号に依存する。絶縁体層３には上面１３がある。
図１２は図１１に示された構造４０に適用される注入ステップを示す。注入ステップでは、水素種４が、上面１３と絶縁体層３とを通り、ＧｅＳｉ層２と歪みシリコン層９との間の界面を形成する元の表面１２の面部分近くまで注入される。注入により、界面１２は予め弱められ、その結果、前記界面１２に所定の分割帯をもたらす。
注入は５×１０１４ｃｍ−２より大きい水素ドーズで約１８０ｋｅＶ未満の適切なエネルギーによりなされる。
注入後、表面１３は標準シリコンＩＣで洗浄され注入後の処理が成される。必要ならば、絶縁体層３は除去され新規の絶縁体層が堆積されてもよい。このステップは図示されていない。
その次に図１２に示される構造への表面処理が、また同時に基部ウェーハへの表面処理が続き、前記基部ウェーハは、シリコンや、ゲルマニウムや、Ａ（III）‐Ｂ（V）半導体や、石英や、ガラスなどから成る。表面処理は、化学的機械的研磨や、表面洗浄や、酸素プラズマ処理や、同様な処理を用いて行われてもよい。
図１３は図１２に示された構造が基部ウェーハ６と貼り合わされる貼り合わせステップを示す。基部ウェーハ６は絶縁体層３の表面１３で貼り合わされる。本発明の別の実施の形態に従って、基部ウェーハ６にはその貼り合わせ面に絶縁体層３の表面１３と貼り合わされる絶縁体層が備えられてもよい。
図１４は本発明の第２の実施の形態に係る方法の第４のステップを示す。第４のステップでは、図１３に示された構造は２つの部分４１と４２とに分割される。分割ステップは、構造が所定の分割線に沿って２つの部分に分離されるＳｍａｒｔ Ｃｕｔ（商標）処理の分割ステップと同様に行われ、例えば熱処理や衝撃処理により行われる。
図１４では、部分４１と４２との間の分割線は第１の層２と第２の歪みシリコン層９との間の界面１２の所定の分割帯に一致する。第１の分割部分４１は、絶縁体層３が上に形成された基部ウェーハ６から成り、且つ歪みシリコン層９を上部に備え、その結果絶縁体層３は基部ウェーハ６と歪み層９との間の中間層になる。本発明の別の実施の形態では、基部ウェーハ６と絶縁体層３との間及び／又は絶縁体層３と歪み層９との間に、付加的な層が配置されてもよい。分割部分４２は、ＧｅＳｉ層２が上に形成されるドナーゲルマニウムウェーハ１から成る。
図１５は、本発明の第２の実施の形態に従う方法の最終製品を概略的に示し、この最終製品は図１４に示される分割部分４１に一致する。当該構造４１は熱的にアニーリングされてもよく、歪みシリコン層９の上のＧｅＳｉ残留物は除去されてもよい。
図１５に示される構造４１の歪みシリコン層９では歪みは非常に大きく欠陥密度は１０４ｃｍ−２未満と非常に低い。シリコン層９の歪みは、厚さ５０ｎｍ未満の結晶シリコン層がゲルマニウム約４０〜７０％のゲルマニウム含有率でＧｅＳｉ層上にエピタキシャル成長する際に生じる歪みであり、前記歪みは４０％未満のゲルマニウム含有率でＧｅＳｉ層上に成長する厚さ５０ｎｍ未満の先行技術のシリコン層の歪みより大きい。
図１６は図２〜図９に示される半導体構造の濃度分布対厚さを概略的に示す。図２から図９で用いられた参照数字と同一の図１６の参照数字は図２から図９の同一の構成要素を示す。
図１６では、実線５１が図２〜図９に示される半導体構造のゲルマニウム含有率を示し、ゲルマニウム含有率はゲルマニウム基板１では約１００％である。破線５２が図２〜図９に示される半導体構造のシリコン含有量を示し、シリコン含有量はゲルマニウム基板１では約０％である。シリコン含有量５２は傾斜バッファＧｅＳｉ層２１では０％〜約３０％まで増加されているのに対し、ゲルマニウム含有率５１はバッファ層２１では約７０％の値まで減少されている。図１６では、シリコン５２の増加及びゲルマニウム５１の減少は連続的であるように示されている。連続的な変化の代わりに、シリコン及び／又はゲルマニウムの含有量の漸進的な即ち段階的な変化がバッファ層２１で働いてもよい。更に、バッファ層２１にはゲルマニウム及び／又はシリコン含有量の変化の無い領域が１つ以上あってもよい。
バッファ層２１の上にある弛緩ＧｅＳｉ層２２では、ゲルマニウム対シリコンの比率はほぼ一定であり、約３０〜６０％のシリコン対約４０〜７０％のゲルマニウムである。弛緩ＧｅＳｉ層２２には転位が殆ど無い。弛緩ＧｅＳｉ層２２の結晶欠陥密度は１０４ｃｍ−２未満である。
上述した好適な実施の形態は層の転移にＳｍａｒｔ Ｃｕｔ（商標）技術を用いたが、Ｂｏｎｄ‐ａｎｄ‐Ｅｔｃｈｂａｃｋ技術や多孔質層の形成を用いる他の脆弱化技術など他の任意の層転移技術が適用されてもよい。
本発明の第１の実施の形態に係る方法の第１のステップで用いられる半導体基板を概略的に示す。 本発明の第１の実施の形態の第１のステップを概略的に示す。 本発明の第３の実施の形態に係る半導体構造をもたらす本発明の第１の実施の形態の第２のステップを概略的に示す。 図３に示される構造に適用される注入ステップを概略的に示す。 図４に示される構造への貼り合わせるステップを概略的に示す。 本発明の第１の実施の形態の第３のステップに従う図５に示される構造についての分割ステップを概略的に示す。 図１〜図６に示される本発明の第１の実施の形態に係る方法により製造される発明の半導体構造を概略的に示す。 本発明の第２の実施の形態の第１のステップで用いられる半導体基板を概略的に示す。 本発明の第２の実施の形態の第１のステップを概略的に示す。 本発明の第２の実施の形態に従う第２のステップを概略的に示す。 本発明の第４の実施の形態に係る半導体構造をもたらす本発明の第２の実施の形態の第３のステップを概略的に示す。 図１１に示された構造に適用される注入ステップを示す。 図１２に示された構造に適用される貼り合わせステップを示す。 図１３に示された構造適用される本発明の第２の実施の形態に係る方法の第４のステップを示す。 図８〜図１４に概略的に示される本発明の第２の実施の形態に係る方法により製造される発明の構造を概略的に示す。 図２〜図９に示される半導体構造の濃度分布対厚さを概略的に示す。
符号の説明
１…半導体ドナー基板
２…第１の結晶エピタキシャル層
３…絶縁体層
６…半導体基部基板
７…ＧｅＳｉ層２の部分（分割の第１の層）
９…第２の結晶エピタキシャル層
２１…バッファ層

Claims (29)

  1. 絶縁体上に歪み結晶層を製造する方法であって、
    ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む半導体ドナー基板（１）を設けることと、
    第１のステップで、少なくとも１つの第１の結晶エピタキシャル層（２）を設け、第１のステップ中に前記第１の層（２）のバッファ層（２１）のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量を減少させることと、
    第２のステップで、少なくとも１つの絶縁体層（３）を設けることであり、前記第１の層（２）が前記基板（１）と前記絶縁体層（３）との間に設けられたものであることと、
    第３のステップで、前記第１の層（２）を分割することと、
    第４のステップで、少なくとも１つの第２の結晶エピタキシャル層（９）を前記分割された第１の層（７）上に設けることと
    を含む方法。
  2. 前記第１の層（２）が、前記第１のステップで、単結晶ゲルマニウムウェーハ（１）、単結晶Ａ（III）‐Ｂ（V）半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルＡ（III）‐Ｂ（V）半導体層の上に設けられることを特徴とする請求項１に記載の方法。
  3. 前記バッファ層（２１）のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量を、前記第１のステップで、比率約４０〜８０％、望ましくは約５０〜８０％又は約６０乃至８０％へと減少させることを特徴とする請求項１又は２に記載の方法。
  4. 前記バッファ層（２）のシリコン含有量を、前記第１のステップで、比率約２０〜６０％、望ましくは約２０〜５０％又は約２０〜４０％のシリコンへと増加させることを特徴とする請求項１〜３のいずれか１項に記載の方法。
  5. 前記第２の層（９）を厚さ５０ｎｍ未満まで成長させることを特徴とする請求項１〜４のいずれか１項に記載の方法。
  6. 絶縁体上に歪み結晶層を製造する半導体構造であって、
    ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む第１の材料の半導体ドナー基板（１）と、
    少なくとも１つの結晶エピタキシャル層（２）と、
    少なくとも１つの絶縁体層（３）と
    を備え、
    前記少なくとも１つの結晶エピタキシャル層（２）が前記ドナー基板（１）と前記絶縁体層（３）との間の中間層であり、前記少なくとも１つの結晶エピタキシャル層（２）がゲルマニウム及び／又は前記Ａ（III）‐Ｂ（V）半導体を含む組成のバッファ層（２１）を含み、前記ゲルマニウム及び／又は前記Ａ（III）‐Ｂ（V）半導体の含有量が前記基板（１）から前記絶縁体層（３）への方向に減少されている、構造。
  7. 前記ドナー基板が、単結晶ゲルマニウムウェーハ（１）、単結晶Ａ（III）‐Ｂ（V）半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルＡ（III）‐Ｂ（V）半導体層であることを特徴とする請求項６に記載の構造。
  8. 前記バッファ層（２１）のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量が、比率約４０〜８０％、望ましくは約５０〜８０％又は約６０〜８０％へと減少されていることを特徴とする請求項６又は７に記載の構造。
  9. 前記第１の層（２）のシリコン含有量が前記基板（１）から前記絶縁体層（３）への方向に増加されていることを特徴とする請求項６〜８のいずれか１項に記載の構造。
  10. 前記シリコン含有量が、比率約２０〜６０％、望ましくは約２０〜５０％又は約２０〜４０％のシリコンへと増加されていることを特徴とする請求項９に記載の構造。
  11. 前記第１の層（２）及び／又は前記第２の層（９）が炭素を含むことを特徴とする請求項６〜１０のいずれか１項に記載の構造。
  12. 半導体基部基板（６）と、
    少なくとも１つの絶縁体層（３）と、
    少なくとも１つの第１の結晶エピタキシャル層（２）と
    を備え、
    前記絶縁体層（３）が前記基部基板（６）と前記第１の層（２）との間の中間層であり、前記第１の層（２）がゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む組成のバッファ層（２１）を含み、前記ゲルマニウム及び／又は前記Ａ（III）‐Ｂ（V）半導体の含有量が前記絶縁体層（３）から前記第２の層（９）への方向に減少されている半導体構造。
  13. 少なくとも１つの歪んだ第２の結晶エピタキシャル層（９）を更に備え、
    前記第１の層（２）が前記絶縁体層（３）と前記第２の層（９）との間の中間層であることを特徴とする請求項１２に記載の構造。
  14. 前記バッファ層（２）のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量が、比率約４０〜８０％、望ましくは約５０〜８０％又は約６０〜８０％へと減少されていることを特徴とする請求項１２又は１３に記載の構造。
  15. 前記バッファ層（２）のシリコン含有量が前記絶縁体層（３）から前記第２の層（９）への方向に増加されていることを特徴とする請求項１２又は１４に記載の構造。
  16. 前記シリコン含有量が、比率約２０〜６０％、望ましくは約２０〜５０％又は約２０〜４０％のシリコンへと増加されていることを特徴とする請求項１５に記載の構造。
  17. 前記歪んだ第２の層（９）が厚さ５０ｎｍ未満であることを特徴とする請求項１２〜１６のいずれか１項に記載の構造。
  18. 前記第１の層（２）及び／又は前記第２の層（９）が炭素を含むことを特徴とする請求項１２〜１７のいずれか１項に記載の構造。
  19. 絶縁体上に歪み結晶層を製造する方法であって、
    ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む半導体ドナー基板（１）を設けることと、
    第１のステップで、少なくとも１つの第１の結晶エピタキシャル層（２）を設けると共に、前記第１の層（２）のバッファ層（２１）のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量を第１のステップ中に減少させることと、
    第２のステップで、少なくとも１つの第２の結晶エピタキシャル層（９）を設けることであり、前記第１の層（２）が前記ドナー基板（１）と前記第２の層（９）との間に設けられたものであることと、
    第３のステップで、少なくとも１つの絶縁体層（３）を設けることであり、前記第２の層（９）が前記第１の層（２）と前記絶縁体層（３）との間に設けられたものであることと、
    第４のステップで、前記構造を前記第１の層（２）と前記第２の層（９）との間で分割することと
    を含む方法。
  20. 前記第１の層（２）が、前記第１のステップで、単結晶ゲルマニウムウェーハ（１）、単結晶Ａ（III）‐Ｂ（V）半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルＡ（III）‐Ｂ（V）半導体層の上に設けられることを特徴とする請求項１９に記載の方法。
  21. 前記第２の層（９）を厚さ５０ｎｍ未満まで成長させることを特徴とする請求項１９又は２０に記載の方法。
  22. 前記バッファ層（２１）のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量を、前記第１のステップで、比率約４０〜８０％、望ましくは約５０〜８０％又は約６０〜８０％へと減少させることを特徴とする請求項１９〜２１のいずれか１項に記載の方法。
  23. 前記バッファ層（２１）のシリコン含有量を、前記第１のステップで、比率約２０〜６０％、望ましくは約２０〜５０％又は約２０〜４０％のシリコンへと増加させることを特徴とする請求項１９〜２２のいずれか１項に記載の方法。
  24. 絶縁体上に歪み結晶層を製造するための半導体構造であって、
    ゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む第１の材料の半導体ドナー基板（１）と、
    少なくとも１つの第１の結晶エピタキシャル層（２）と、
    少なくとも１つの第２の結晶エピタキシャル層（９）と、
    少なくとも１つの絶縁体層（３）と
    を備え、
    前記第１の層（２）が前記ドナー基板（１）と前記第２の層（９）との間の中間層であり、前記第２の層（９）が前記第１の層（２）と前記絶縁体層（３）との間の中間層であり、前記第１の層（２）がゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体を含む組成のバッファ層（２１）を含み、前記ゲルマニウム及び／又は前記Ａ（III）‐Ｂ（V）半導体の含有量が前記基板（１）から前記第２の層（９）への方向に減少されている構造。
  25. 前記ドナー基板が、単結晶ゲルマニウムウェーハ（１）、単結晶Ａ（III）‐Ｂ（V）半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルＡ（III）‐Ｂ（V）半導体層であることを特徴とする請求項２４に記載の構造。
  26. 前記バッファ層（２１）のゲルマニウム及び／又はＡ（III）‐Ｂ（V）半導体の含有量が、比率約４０〜８０％、望ましくは約５０〜８０％又は約６０〜８０％へと減少することを特徴とする請求項２４又は２５に記載の構造。
  27. 前記バッファ層（２１）のシリコン含有量が前記基板（１）から前記絶縁体層（３）への方向に増加されていることを特徴とする請求項２４〜２６のいずれか１項に記載の構造。
  28. 前記シリコン含有量が、比率約２０〜６０％、望ましくは約２０〜５０％又は約２０〜４０％のシリコンへと増加されていることを特徴とする請求項２７に記載の構造。
  29. 前記第１の層（２）及び／又は前記第２の層（９）が炭素を含むことを特徴とする請求項２４〜２８のいずれか１項に記載の構造。
JP2004018825A 2003-01-29 2004-01-27 絶縁体上に歪み結晶層を製造する方法、前記方法による半導体構造及び製造された半導体構造 Expired - Lifetime JP4853990B2 (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006522469A (ja) * 2003-03-10 2006-09-28 フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 格子整合されなかった基板上に応力緩和層構造を形成する方法及び電子素子及び／又は光導電素子内でのこのような層組織の使用
JP2008527752A (ja) * 2005-01-19 2008-07-24 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ ＳｉＧｅ構造の形成および処理
JP2009504392A (ja) * 2005-08-16 2009-02-05 コミサリヤ・ア・レネルジ・アトミク 支持体上に薄膜を転写する方法
JP2020113792A (ja) * 2014-11-18 2020-07-27 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 高抵抗率半導体・オン・インシュレータウエハおよび製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
GB2467935B (en) * 2009-02-19 2013-10-30 Iqe Silicon Compounds Ltd Formation of thin layers of GaAs and germanium materials
FR2972567B1 (fr) * 2011-03-09 2013-03-22 Soitec Silicon On Insulator Méthode de formation d'une structure de ge sur iii/v sur isolant
CN103165511B (zh) * 2011-12-14 2015-07-22 中国科学院上海微系统与信息技术研究所 一种制备goi的方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006522469A (ja) * 2003-03-10 2006-09-28 フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング 格子整合されなかった基板上に応力緩和層構造を形成する方法及び電子素子及び／又は光導電素子内でのこのような層組織の使用
JP2008527752A (ja) * 2005-01-19 2008-07-24 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ ＳｉＧｅ構造の形成および処理
JP2009504392A (ja) * 2005-08-16 2009-02-05 コミサリヤ・ア・レネルジ・アトミク 支持体上に薄膜を転写する方法
JP2020113792A (ja) * 2014-11-18 2020-07-27 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 高抵抗率半導体・オン・インシュレータウエハおよび製造方法
US11139198B2 (en) 2014-11-18 2021-10-05 Globalwafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
JP2022037175A (ja) * 2014-11-18 2022-03-08 グローバルウェーハズ カンパニー リミテッド 高抵抗率半導体・オン・インシュレータウエハおよび製造方法
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