KR20040070018A - 절연체 상의 변형 결정층 제조방법, 그 방법을 위한반도체 구조 및 그 방법으로 제조된 반도체 구조 - Google Patents

절연체 상의 변형 결정층 제조방법, 그 방법을 위한반도체 구조 및 그 방법으로 제조된 반도체 구조 Download PDF

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Abstract

본 발명은 절연체 상에 변형(strained) 결정층을 제조하는 방법, 절연체 상에 변형 결정층을 제조하기 위한 반도체 구조 및 그것으로 제조한 반도체 구조에 관한 것이다. 본 발명의 목적은 절연체 상에 크게 변형된 결정질 반도체층을 가지며 높은 결정 품질을 가진 반도체 구조를 쉽게 제조하는 방법과 그러한 구조를 제조하기 위한 반도체 구조를 제공하는 것이다. 상기 목적은 절연체 상에 변형 결정층을 제조하기 위한 반도체 구조와 제조방법에 의해 달성되며, 이 방법은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 반도체 도너 기판을 제공하는 단계; 적어도 하나의 제1 결정질 에피택셜층을 제공하는 제1 단계; 적어도 하나의 절연체층을 제공하는 제2 단계; 상기 제1 층을 쪼개는 제3 단계; 및 쪼개진 상기 제1 층 상에 적어도 하나의 제2 에피택셜층을 제공하는 제4 단계를 포함하고, 상기 제1 단계 동안에 상기 제1 층의 버퍼층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 감소되고, 상기 제2 단계에서는 상기 제1 층이 상기 기판과 상기 절연체층 사이에 제공된다.

Description

절연체 상의 변형 결정층 제조방법, 그 방법을 위한 반도체 구조 및 그 방법으로 제조된 반도체 구조{A method for fabricating a strained crystalline layer on an insulator, a semiconductor structure therefor, and a fabricated semiconductor structure}
본 발명은 절연체 상에 변형(strained) 결정층을 제조하는 방법, 절연체 상에 변형 결정층을 제조하기 위한 반도체 구조 및 그것으로 제조한 반도체 구조에 관한 것이다.
변형된, 실리콘층과 같은 얇은 반도체층은 전자 및 홀 이동도 특성에 있어서 장점을 가진다. 따라서, 이러한 층을 사용하면 고속·저소비전력을 가진 고성능 소자에 이를 수 있기 때문에 이러한 층은 마이크로전자의 거의 모든 분야에서 관심의 대상이다. 변형 반도체층이 절연체 상으로 전달되어 SOI(silicon-on-insulator)형 구조를 이룬다면 더욱 효과적으로 사용될 수 있으며, 그것의 이점은 마이크로전자 및 마이크로기계 분야에서 잘 알려져 있다.
Cheng 등은 2001 IEEE 국제 SOI 컨퍼런스에서 그들의 논문 "SiGe-on-Insulator(SGOI): Substrate Preparation and MOSFET Fabrication for Electron Mobility Evaluation"에 관해, SiGe-온-절연체(SiGe-on-Insulator) 구조의 제조방법을 발표하였다. 이 방법에서, 단결정 실리콘 도너 웨이퍼 상에 경사진(graded) SiGe층을 성장시켰다. SiGe 성장 동안에, SiGe의 저매늄 함량을 점진적으로 증가시켜 저매늄 퍼센티지가 약 25%에 이르렀다. 이 퍼센티지에서, 이완된(relaxed) SiGe층을 경사진 SiGe층 상에 성장시켰다. 나아가, 수소 이온을 이완된 SiGe층 안으로 주입하여 이완된 SiGe층 안에 미리 약화된 층을 형성하였다. 그런 다음, 이온주입된 구조를 산화된 실리콘 웨이퍼에 접착하였다. 어닐링 후, 접착된 구조를 미리 약화된 층을 따라 두 부분으로 쪼개어 SiGe-온-절연체 구조와 나머지 구조를 얻었다. 이후, 변형 실리콘층을 SiGe층 상에 성장시켜 Si-온-SiGe-온-절연체 구조를 제조하였다.
상기에서 설명된 방법의 구조는 SiGe층 상의 변형 실리콘층의 변형(strain)이 상업적으로 중요성을 가지는 값으로까지 증가될 수 없다는 단점을 가진다. 이것은 SiGe층의 제한된 저매늄 함량에 기인하는데, 저매늄 함량은 변형 실리콘층의 전자 특성에 상당한 영향을 미치는 SiGe층 안의 높은 전위(dislocation) 농도를 형성하는 위험 없이 25% 이상으로는 증가시킬 수 없다.
본 발명의 목적은 절연체 상에 크게 변형된 결정질 반도체층을 가지며 높은 결정 품질을 가진 반도체 구조를 쉽게 제조하는 방법과 그러한 구조를 제조하기 위한 반도체 구조를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 방법의 제1 단계에서 사용되는 반도체 기판을 개략적으로 도시한 것이다.
도 2는 본 발명의 제1 실시예의 제1 단계를 개략적으로 도시한 것이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 구조를 제조하는 본 발명의 제1 실시예의 제2 단계를 개략적으로 도시한 것이다.
도 4는 도 3에 도시한 구조에 실시하는 이온주입 단계를 개략적으로 도시한 것이다.
도 5는 도 4의 구조의 접착 단계를 개략적으로 도시한 것이다.
도 6은 본 발명의 제1 실시예의 제3 단계에 따라 도 5의 구조를 쪼개는 단계를 개략적으로 도시한 것이다.
도 7은 도 1 내지 도 6에 도시한 본 발명의 제1 실시예에 따른 방법으로 제조한 반도체 구조를 개략적으로 도시한 것이다.
도 8은 본 발명의 제2 실시예에 따른 방법의 제1 단계에서 사용되는 반도체기판을 개략적으로 도시한 것이다.
도 9는 본 발명의 제2 실시예의 제1 단계를 개략적으로 도시한 것이다.
도 10은 본 발명의 제2 실시예의 제2 단계를 개략적으로 도시한 것이다.
도 11은 본 발명의 제4 실시예에 따른 반도체 구조를 제조하는 본 발명의 제2 실시예의 제3 단계를 개략적으로 도시한 것이다.
도 12는 도 11에 도시한 구조에 실시하는 이온주입 단계를 개략적으로 도시한 것이다.
도 13은 도 12의 구조에 실시하는 접착 단계를 개략적으로 도시한 것이다.
도 14는 도 13에 도시한 구조에 실시하는 본 발명 제2 실시예의 제4 단계를 개략적으로 도시한 것이다.
도 15는 도 8 내지 도 14에 개략적으로 도시한 본 발명의 제2 실시예에 따른 방법으로 제조한 구조를 개략적으로 도시한 것이다.
도 16은 도 2와 도 9에 도시한 반도체 구조의 두께에 대한 농도 분포를 개략적으로 도시한 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 절연체 상의 변형 결정층 제조방법은, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 반도체 도너 기판을 제공하는 단계; 적어도 하나의 제1 결정질 에피택셜층을 제공하는 제1 단계; 적어도 하나의 절연체층을 제공하는 제2 단계; 상기 제1 층을 쪼개는 제3 단계; 및 쪼개진 상기 제1 층 상에 적어도 하나의 제2 에피택셜층을 제공하는 제4 단계를 포함하고, 상기 제1 단계 동안에 상기 제1 층의 버퍼층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 비례를 이루게 감소되고, 상기 제2 단계에서는 상기 제1 층이 상기 기판과 상기 절연체층 사이에 제공된다.
이러한 본 발명 방법에 의해, 상기 기판으로부터 상기 제2 층의 방향으로 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량이 감소하는 반도체 구조를 제조할 수 있다. 이러한 방식으로 상기 제1 층 안에 높은 함량의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 얻을 수 있어 상기 제2 층의 큰 변형을 초래할 수 있다. 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체의 증가는 낮은 결함 밀도를 가진 제1 층을 적어도 일부 성장시키도록 하는데, 이로써 상기 제2 층의 결정 품질이 높아진다. 크게 변형된 고품질 제2 층은 본 발명 방법에 따라 절연체층으로 쉽게 전달될 수 있어, 변형 결정층의 매우 양호한 전자 특성과 함께 SOI 구조의 이점을 결합시키는 반도체 구조를 초래한다.
본 발명의 실시예에 따르면, 상기 제1 층은 상기 제1 단계에서, 단결정 저매늄 웨이퍼, 단결정 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 저매늄층 또는 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층 상에 제공된다. 이러한 기판들 상에, 상기 제1 층은 높은 저매늄 함량과 높은 결정 품질로 성장될 수 있다. 상기 저매늄 웨이퍼 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼는 안정한 웨이퍼이므로 제조 단계에서 절연체 상의 변형 결정층 취급을 용이하게 한다.
본 발명의 유리한 실시예에서, 상기 버퍼층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 제1 단계에서 약 40% 내지 80% 저매늄의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소한다. 이렇게 많은 양의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체는 상기 제2 층의 큰 변형을 초래할 수 있다.
본 발명의 선호되는 실시예에서, 상기 버퍼층의 실리콘 함량은 상기 제1 단계에서 30% 내지 60%의 비율로, 바람직하게는 약 20% 내지 50% 또는 20% 내지 40%의 비율로 증가한다. 실리콘의 비례를 이룬 증가는 상기 제1 단계에서 상기 버퍼층, 특히 GeSi층의 이완을 양호하게 한다.
본 발명의 다른 바람직한 실시예에서, 상기 제2 층은 50nm 미만의 두께로 성장된다. 이러한 층 두께는 층의 열역학적 불안정성이 방지될 수 있도록 임계 두께 미만이다. 이러한 얇은 층 안에는 변형이 효과적으로 축적될 수 있다.
본 발명의 목적을 달성하기 위한 절연체 상의 변형 결정층 제조를 위한 반도체 구조는, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 제1 물질의 반도체 도너 기판; 적어도 하나의 결정질 에피택셜층; 및 적어도 하나의 절연체층을 포함하고, 상기 적어도 하나의 결정질 에피택셜층은 상기 도너 기판과 상기 절연체층 사이의 중간층이고, 상기 적어도 하나의 결정질 에피택셜층은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 성분인 버퍼층을 포함하며, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체의 함량은 상기 기판으로부터 상기 절연체층 방향으로 감소한다.
본 발명의 구조는 절연체층 상에 변형 결정층을 제조하기 위한 중간 구조물이다. 상기 기판으로부터 시작하는, 상기 결정질 에피택셜층 안의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체의 감소 때문에, 상기 결정질 에피택셜층은 낮은 결함 밀도로, 그러나 큰 변형과 높은 품질의 결정층을 양호하게 성장시킬 수 있는 기초가 되는 높은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량을 가지고, 예컨대 본 발명 구조의 결정질 에피택셜층 상에 성장될 수 있다.
본 발명의 선호되는 변형예에서, 상기 도너 기판은 단결정 저매늄 웨이퍼, 단결정 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 저매늄층 또는 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층이다. 상기 에피택셜층뿐만 아니라 상기 웨이퍼들도 높은 함량의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 결정질 에피택셜층이 기판 상에 양호하게 성장되는 것을 허용하는 많은 양의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 함유하며, 이 때 결정질 에피택셜층은 낮은 결함 밀도를 가진다.
본 발명의 선호되는 실시예에서, 상기 결정질 에피택셜층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 약 40% 내지 80%의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소한다. 약 40% 내지 80% 퍼센티지의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체는 결정질 에피택셜층 상에 변형 결정층의 양호한 성장을 허용하며, 약 50% 내지 80%의 퍼센티지는 최상층 결정층 안에 더 큰 변형을 얻는 데 유리하고, 약 60% 및 80% 부근의 저매늄은 결정질 에피택셜층의 상부에 매우 큰 변형을 발생시키는 데에 가장 선호되는 영역이다.
본 발명이 유리한 실시예에 따르면, 상기 결정질 에피택셜층의 실리콘 함량은 상기 기판으로부터 상기 절연체층 방향으로 증가한다. 실리콘의 비례를 이룬 증가는 격자의 양호한 수용(adaptation)을 초래하며 이것은 결정질 에피택셜층의 낮은 결함 밀도에 이르게 한다.
본 발명의 다른 바람직한 실시예에 따르면, 상기 실리콘 함량은 약 20% 내지 60%의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가한다. 약 20% 내지 60% 퍼센티지의 실리콘은 결정질 에피택셜층의 낮은 결함 밀도와 실리콘층과 같은 최상부 결정층의 양호한 수용을 얻을 수 있게 하며, 20% 내지 50% 퍼센티지의 실리콘은 실리콘층과 같은 최상부 결정층의 매우 양호한 특성을 초래하는 결정질 에피택셜층의 높은 결정성에 더욱 선호된다. 그리고 20% 내지 40% 퍼센티지의 실리콘은 결정질 에피택셜층 상의 고품질 변형 결정층의 양호한 근본을 형성하는 고품질 결정질 에피택셜층을 제공하는 가장 선호되는 영역이다.
본 발명의 또 다른 선호되는 실시예에서, 상기 제1 층 및/또는 제2 층은 카본을 포함한다. 바람직하기로는, 수 퍼센트 카본의 카본 농도, 그리고 심지어는 1% 미만 카본 농도가 상기 제1 층 및/또는 제2 층 안의 훌륭한 도펀트 안정성과 큰 변형 정도에 이르게 한다.
본 발명의 목적을 달성하기 위한 반도체 구조는, 반도체 베이스 기판; 적어도 하나의 절연체층; 및 적어도 하나의 제1 결정질 에피택셜층을 포함하고, 상기 절연체층은 상기 베이스 기판과 상기 제1 층 사이의 중간층이고, 상기 제1 층은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 성분을 가진 버퍼층을 포함하며, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 절연체층으로부터 상기 제2 층 방향으로 감소한다.
상기 버퍼층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체의 감소에 기인해, 적어도 상기 제1 층의 일부는 매우 낮은 결함 밀도를 가지며 이것은 상기 제1 층 상에 형성되는 그 이상의 층의 고품질 결정성을 초래한다.
본 발명의 다른 바람직한 실시예에서, 상기 구조는 적어도 하나의 변형 제2 결정질 에피택셜층을 더 포함하고, 상기 제1 층은 상기 절연체층과 상기 제2 층 사이의 중간층이다. 본 발명 구조는 SOI 구조의 이점과 변형 결정층의 양호한 전도성 특성을 결합시킨다. 상기 제1 층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량이 매우 많은 양으로 조정될 수 있기 때문에, 상기 변형층은 매우 크게 변형될 수 있다.
본 발명의 선호되는 다른 변형예에 있어서, 상기 버퍼층의 저매늄 및/또는A(Ⅲ)-B(Ⅴ) 반도체 함량은 약 40% 내지 80% 저매늄의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소한다. 40% 내지 80% 함량의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체는 비교적 높은 함량이어서 상기 제1 층 상에 실리콘층과 같은 결정질 에피택셜층의 큰 변형을 초래할 수 있으며, 50% 내지 80%의 퍼센티지는 상기 제1 층 상의 최상층 결정질 에피택셜층 안의 더 큰 변형을 초래하도록 하는 데 더욱 선호되고, 60% 내지 80% 퍼센티지는 상기 제1 층 상에 실리콘층과 같은 결정질 에피택셜층의 매우 큰 변형을 초래하기 위해 가장 선호되는 영역이다.
본 발명의 다른 실시예에 있어서, 상기 버퍼층의 실리콘 함량은 상기 절연체층으로부터 상기 제2 층 방향으로 증가한다. 실리콘의 증가는 상기 제2 층의 방향으로 상기 버퍼층 격자의 양호한 수용을 초래하여 상기 제1 층의 적어도 일부의 높은 결정 품질을 초래하며 이것은 상기 제2층의 높은 결정 품질의 양호한 기초가 된다.
본 발명의 또 다른 바람직한 실시예에 있어서, 상기 실리콘 함량은 약 20% 내지 60% 실리콘의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가한다. 약 20% 내지 60% 퍼센티지의 실리콘은 상기 제1 층 상에 변형 실리콘층의 양호한 성장을 허용하며, 20% 내지 50% 퍼센티지의 실리콘은 상기 제1 층 상에 더욱 변형된 실리콘층을 얻는 데에 보다 선호된다. 그리고 20% 내지 40% 퍼센티지의 실리콘은 상기 제1 층 상에 크게 변형된 실리콘층을 얻는 데에 가장 선호되는 영역이다.
본 발명의 다른 유리한 실시예에서, 상기 변형층은 50nm 미만의 두께를 가진다. 이러한 층 두께는 이러한 얇은 층 안에 변형을 쉽게 축적할 수 있도록, 제2 층의 열역학적 안정성을 초래한다.
본 발명의 또 다른 유리한 실시예에서, 상기 제1 층 및/또는 제2 층은 카본을 포함한다. 카본 함량은 훌륭한 도펀트 안정성과 상기 제1 층 및/또는 제2 층 안의 큰 변형 정도에 이르게 한다.
본 발명의 목적은 나아가 절연체 상에 변형 결정층을 제조하는 방법에 의해 달성되며, 이 방법은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 반도체 도너 기판을 제공하는 단계; 적어도 하나의 제1 결정질 에피택셜층을 제공하는 제1 단계; 상기 제1 층 상에 적어도 하나의 제2 결정질 에피택셜층을 제공하는 제2 단계; 적어도 하나의 절연체층을 제공하는 제3 단계; 및 상기 제1 층과 제2 층 사이의 상기 구조를 쪼개는 제4 단계를 포함하고, 상기 제1 단계 동안에 상기 버퍼층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 감소되고, 상기 제2 단계에서는 상기 제1 층이 상기 도너 기판과 상기 제2 층 사이에 제공되며, 상기 제3 단계에서는 상기 제2 층이 상기 제1 층과 상기 절연체층 사이에 제공된다.
상기 버퍼층 안의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체의 감소 때문에, 낮은 결함 밀도와 매우 양호한 결정성을 가진 제1 층을 적어도 일부 제공할 수 있어 상기 제1 층 상에 제공될 수 있는 상기 제2 결정층의 높은 품질을 초래할 수 있다. 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 상기 반도체 도너 기판으로 시작하면, 상기 버퍼층의 상기 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 비교적 많은 양의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체로 감소될 수 있으며, 이로써 상기 제1 층 상에 실리콘층과 같은 상기 제2 결정층의 큰 변형을 초래한다. 본 발명 방법은 상기 제2 변형층이 절연체층 상으로 전달될 수 있기 때문에 변형 제2 층의 양호한 전자 특성이 SOI 층의 이점을 결합될 수 있다는 장점을 더 가진다. 본 발명 방법은 본 발명 반도체 구조의 용이한 제조를 위한 단순한 순서의 단계들을 포함한다.
본 발명의 다른 실시예에 따르면, 상기 제1 층은 상기 제1 단계에서, 단결정 저매늄 웨이퍼, 단결정 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 저매늄층 또는 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층 상에 제공된다. 이러한 기판들은, GaAs와 같은 높은 함량의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 제공하여, 각각의 기판 상에 높은 함량의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 제1 층의 양호한 성장을 초래한다.
본 발명의 유리한 실시예에서, 상기 제2 층은 50nm 미만의 두께로 성장된다. 이러한 층 두께에서, 상기 제2 층은 열역학적으로 안정하고 상기 제2 층은 큰 변형을 일으키며 성장될 수 있다.
본 발명의 다른 바람직한 실시예에서, 상기 버퍼층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 제1 단계에서 약 40% 내지 80% 저매늄의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소한다. 상기 버퍼층의 약 40% 내지 80% 퍼센티지의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체는 크게 변형된 결정층의 양호한 성장을 허용하며, 상기 제1 층의 50% 내지 80% 저매늄은 상기 제2 층 안에 더 큰 변형을 얻는 데 유리하며, 약 60% 및 80% 퍼센티지의 저매늄은 상기 제2 층 안에 매우 큰 변형을 달성하는 데에 가장 선호되는 영역이다.
본 발명의 또 다른 유리한 실시예에서, 상기 버퍼층의 실리콘 함량은 상기 제1 단계에서 약 20% 내지 60%의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가한다. 약 20% 내지 60% 실리콘 퍼센티지에서 상기 제1 층 상에 크게 변형된 실리콘층이 양호하게 성장될 수 있고, 20% 내지 50% 실리콘 퍼센티지는 상기 제1 층 상에 실리콘층과 같은 상기 제2 층 안에 큰 변형을 달성하는 데 더욱 선호된다. 그리고 약 20% 내지 40% 실리콘 퍼센티지는 실리콘층과 같은 상기 제2 층 안에 매우 큰 변형을 얻는 데에 가장 선호되는 영역이다.
본 발명의 목적은 절연체 상에 변형 결정층을 제조하기 위한 반도체 구조에 의해 추가적으로 달성된다. 이 구조는, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 제1 물질의 반도체 도너 기판; 적어도 하나의 제1 결정질 에피택셜층; 적어도 하나의 제2 결정질 에피택셜층; 및 적어도 하나의 절연체층을 포함하고, 상기 제1 층은 상기 도너 기판과 상기 제2 층 사이의 중간층이고, 상기 제2 층은 상기 제1 층과 상기 절연체층 사이의 중간층이며, 상기 제1 층은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 성분을 가진 버퍼층을 포함하며, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 기판으로부터 상기 제2 층 방향으로 감소한다.
본 발명의 구조는 절연체층 상에 변형 결정층을 제조하기 위한 중간 구조물이다. 상기 기판으로부터 상기 제2 층으로의, 상기 버퍼층 안의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체의 감소 때문에, 상기 버퍼층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 비교적 높은 양의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체로 감소될 수 있어 상기 제1 층 상에 성장될 수 있는 상기 제2 층의 큰 변형을 초래한다. 비례를이룬 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체의 감소는 나아가 적어도 일부의 상기 제1 층의 낮은 결함 밀도를 초래하여 상기 제2 층의 높은 품질에 이르게 한다. 본 발명 구조는 뿐만 아니라 본 발명 구조로부터 SOI 구조가 쉽게 만들어질 수 있도록, 상기 절연체 상에 상기 제2 변형층을 성장시킬 수 있다는 장점을 가진다.
본 발명의 다른 선호되는 실시예에서, 상기 도너 기판은 단결정 저매늄 웨이퍼, 단결정 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 저매늄층 또는 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층이다. 이러한 기판들은 높은 함량의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는데, 이것은 상기 제1 층을 포함하는 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체의 고품질 성장을 위해 유리하다.
본 발명의 다른 유리한 실시예에서, 상기 제1 층의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 약 40% 내지 80%의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소한다. 40% 내지 80% 퍼센티지의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체는 제1 층 상에 크게 변형된 제2 층의 양호한 성장을 허용하며, 약 50% 내지 80%의 퍼센티지는 제2 층 안에 더 큰 변형을 얻는 데 유리하며 약 60% 및 80% 부근의 저매늄은 제1 층의 상부에 매우 큰 변형을 일으키는 데에 가장 선호되는 영역이다.
본 발명의 다른 선호되는 실시예에 따르면, 상기 버퍼층의 실리콘 함량은 상기 기판으로부터 상기 절연체층 방향으로 증가한다. 상기 실리콘의 증가는 상기 제1 층의 격자가 상기 기판으로 잘 수용되도록 하여 상기 제1 층의 적어도 일부의 낮은 결함 밀도를 가져온다.
본 발명의 다른 유리한 실시예에 따르면, 상기 실리콘 함량은 약 20% 내지 60% 실리콘의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가한다. 약 20% 내지 60% 퍼센티지의 실리콘은 실리콘층과 같이 크게 변형된 제2 층의 양호한 성장을 허용하며, 약 20% 내지 50% 퍼센티지의 실리콘은 실리콘층과 같은 제2 층의 매우 큰 변형 결과를 얻는 데에 더욱 선호된다. 그리고 약 20% 내지 40% 퍼센티지의 실리콘은 실리콘층과 같은 제2 층 안의 매우 큰 변형 결과를 달성하는 데에 가장 선호되는 영역이다.
본 발명의 또 다른 유리한 실시예에서, 상기 제1 층 및/또는 제2 층은 카본을 포함한다. 바람직하기로는, 수 퍼센트 이하 그리고 심지어는 1% 미만 카본처럼 낮은 함량의 카본이, 높은 도펀트 안정성과 상기 제1 층 및/또는 제2 층 안의 큰 변형 정도에 이르게 한다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 방법의 제1 단계에서 사용되는 반도체 기판(1)을 개략적으로 도시한 것이다. 반도체 기판(1)은 바람직하기로는 범용 사이즈와 전자 특성을 가진 단결정 저매늄 웨이퍼이다. 저매늄 웨이퍼 또는 도너 웨이퍼(1)는 연마 및 세정된 상면(11)을 가진다.
본 발명의 다른 실시예에서, 반도체 도너 기판은 GaAs 웨이퍼와 같은 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 Ge층 또는 GaAs층과 같은 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층을 상부에 가진 기판일 수 있다. 예를 들어, 기판은 GaAs 웨이퍼 혹은 Ge층으로 덮힌 GaAs층을 포함할 수 있다.
도 2는 본 발명의 제1 실시예의 제1 단계를 개략적으로 도시한 것이다. 제1 단계에서, 도 1에 도시한 반도체 도너 기판(1) 상에 제1 결정질 에피택셜층(2)을 성장시킨다. 제1 결정질 에피택셜층(2)은 저매늄과 실리콘의 조성으로 이루어져 GeSi층을 형성한다. GeSi층(2)은 저매늄 웨이퍼(1)의 상면(11) 상에 직접 형성된다.
본 발명의 또 다른 실시예에서는, GeSi층(2)을 성장시키기 전에 상면(11) 상에 Ge 씨드층을 형성할 수 있다.
GeSi층(2)은 경사진(graded) 버퍼 GeSi층(21)과 이완된 GeSi층(22)의 두 층으로 이루어져 있다. 경사진 버퍼 GeSi층(21)은 저매늄 웨이퍼(1)의 표면(11) 부근에 약 0%의 실리콘 농도를 가지는 반면, 실리콘 함량은 저매늄 웨이퍼(1)의 표면(11)으로부터 시작하여 레벨(23)까지 점진적으로 증가하며, 이 곳에서 GeSi층의 실리콘 함량은 약 20% 내지 60%이다. 따라서, 버퍼 GeSi층(21)의 저매늄 함량은 표면(11)에서 약 100%로부터 시작하여 레벨(23)의 약 40% 내지 80% 퍼센티지까지 감소한다.
GeSi층(2)은 1% 미만의 퍼센티지로 카본이 도핑된다.
이완된 GeSi층은 레벨(23) 상부에 있고 버퍼층(21)의 최대 실리콘 대 저매늄 비 정도에 해당하는 실리콘 대 저매늄 비를 가지고 있다. 특히, 이완된 GeSi층(22)은 약 104cm-2정도의 매우 낮은 결함 밀도를 가진다.
도 3은 본 발명의 제1 실시예의 제2 단계를 개략적으로 도시한 것이다. 제2 단계에서, 절연체층(3)을 제1 층(2) 상에 증착하여 제1 층(2)이 기판(1)과 절연체층(3) 사이의 중간층이 되게 한다. 절연체층(3)은 실리콘 산화막 및/또는 실리콘 질화막으로 이루어진다. 도시한 실시예에서, 절연체층(3)은 900℃ 미만의 온도에서 증착된다. 본 발명의 다른 실시예에서, 절연체층(3)은 열산화막일 수 있다. 절연체층의 두께는 베이스 웨이퍼 상으로 전달될 SiGe/변형 실리콘층의 목표 층 두께로 조절한다. 절연체층(3)은 상면(13)을 가진다.
도 3에 도시한 반도체 구조는 본 발명의 제3 실시예에 따른 반도체 구조이며, 절연체 상에 변형 결정층을 제조하기 위한 중간 단계 구조물이다.
도 4는 도 3에 도시한 구조에 실시하는 이온주입 단계를 도시한 것이다. 이온주입 단계에서, 도 3의 구조는 약 180KeV 미만의 적정한 에너지에서 5×1016cm-2보다 큰 주입 도즈를 사용해 수소종(4)으로 주입된다. 수소종(4)은 상면(13)을 뚫고 절연체층(3)을 지나 제1 층(2) 안의 레벨(24)로 주입된다. 바람직하기로는, 레벨(24)은 버퍼 GeSi층(21)과 이완된 GeSi층(22) 사이에 있는, 제1 층(2) 안의 레벨(23)에 대응된다. 이온주입 때문에, 레벨(24)은 미리 약화되어 소정의 분리 지대(splitting zone)를 형성한다.
도면에 도시하지 않은 다음 단계에서, 절연체층(3)의 표면(13)은 스탠더드 실리콘 IC 제조를 위한 이온주입후 처리 공정에 의해 세정된다. 필요하다면, 절연체층(3)을 제거한 다음 새로운 절연체층을 증착할 수 있다.
도 5는 도 4에 도시한 구조에 실시되는 접착 단계를 도시한 것이다. 접착 단계에서, 실리콘, 저매늄, A(Ⅲ)-B(Ⅴ) 반도체, 쿼츠, 글래스 등으로 이루어진 베이스 기판(6)이 표면 처리된 후, 도 4 구조의 표면 처리된 절연체층(3)과 접착된다. 접착 전의 표면 처리는 화학적 기계적 연마, 표면 문지름(scrubbing), 산소 플라즈마 처리 및 다른 가능한 표면 처리 기술을 사용해 수행할 수 있다. 베이스 기판(6)은 절연체층(3)의 표면(13) 상에 직접 접착될 수 있다. 본 발명의 다른 실시예에 따르면, 베이스 기판(6)은 절연체층(3)의 표면(13)과 접착될 접착 표면 상에 유전체층을 가질 수 있다.
도 6은 본 발명의 제1 실시예의 제3 단계를 도시한 것이다. 제3 단계는 도 5에 도시한 구조를 두 개의 반도체 구조 부분(31, 32)으로 쪼개는 분리 단계이다. 부분(31, 32)은 도 4에 도시한 이온주입 단계 동안에 형성된 소정 분리 라인(24)을 따라 분리된다. 그 결과, 부분(31)은 절연체층(3)이 상부에 형성된 베이스 기판(6)을 포함하고, 부분(31)의 최상부는 GeSi층(2)의 일부분(7)이다. 일부분(7)은 바람직하게는 이완된 GeSi 물질로 이루어진다.
분리 단계에 의해 형성된 다른 부분(32)은 GeSi층(2)의 나머지 부분(8)이 상부에 형성된 도너 저매늄 웨이퍼(1)를 포함한다. 나머지 부분(8)은 바람직하게는 경사진 버퍼 GeSi층(21)과 상기 이완된 GeSi층(22)의 나머지를 포함한다.
도 6에 도시한 분리 단계에서, 예컨대 여기에 원용되어 통합되는 WO00/24059에 개시된 이른바 스마트-컷(Smart Cut®) 공정에서 사용되는 변수들이 실질적으로사용된다. 예를 들어, 도 5에 도시한 구조를 열 또는 충격 처리하면 분리가 일어날 수 있다.
도시하지 않은 후속 단계에서, GeSi층(2)의 일부분(7)을 화학적 기계적 연마로 연마하고, 선택적으로 열 처리한다.
도 7은 본 발명의 제1 실시예에 따른 방법의 제4 단계를 개략적으로 도시한 것이다. 제4 단계에서, 제2 결정질 에피택셜층을 쪼개진 부분(31)의 표면(17) 상에 성장시킨다. 제2 층(9)은 50nm 미만의 두께와 1% 미만의 카본 함량을 가진 변형 실리콘층이다. 이 변형 실리콘층은 매우 큰 변형과 낮은 결함 밀도를 가진다.
도 7에 도시한 반도체 구조는 본 발명의 제1 실시예에 따른 방법의 최종 결과물에 해당하는 구조이다. 이 구조는 베이스 웨이퍼(6), 절연체층(3), GeSi층(2)의 일부분(7) 및 제2 층(9)을 포함하고, 절연체층(3)은 베이스 웨이퍼(6)와 일부분(7) 사이의 중간층이고, 일부분(7)은 절연체층(3)과 제2 층(9) 사이의 중간층이다. 본 발명의 다른 실시예에서, 도 7에 도시한 구조의 각 층 사이에 씨드층과 같은 추가적인 층이 위치할 수 있다.
실리콘층(9)의 변형은 50nm 미만 두께의 결정질 실리콘층이 약 40 내지 80% 저매늄 함량을 가진 GeSi 층 상에 에피택셜하게 성장될 때의 변형이고, 이것은 저매늄 함량이 40% 미만인 GeSi층 상에 성장된 50nm 미만 두께의 기존 실리콘층의 변형보다 큰 변형이다.
도 7에 도시한 구조는 변형 실리콘층(9)의 성장 이후에 열적으로 어닐링될 수 있다.
도 8 내지 도 15는 본 발명의 제2 실시예에 따른 방법의 단계들을 개략적으로 도시한 것이다. 도 8 내지 도 15에서, 도 1 내지 도 7에서와 동일한 부분 및 구성요소를 가리키는 것은 도 1 내지 도 7에 사용된 것과 동일한 참조부호를 사용한다.
도 8은 본 발명의 제2 실시예의 제1 단계에서 사용되는 반도체 기판(1)을 개략적으로 도시한 것이다. 반도체 기판(1)은 단결정 저매늄 웨이퍼이고 상면(11)을 가진다.
도 9는 본 발명의 제2 실시예의 제1 단계를 도시한 것이다. 제1 단계에서, 저매늄 웨이퍼(1)의 상면(11) 상에 제4 결정질 에피택셜층을 성장시킨다. 도 1을 참조하여 설명한 바와 같이, 다른 실시예에서는, Ge 웨이퍼 대신에 A(Ⅲ)-B(Ⅴ) 반도체층 또는 상부에 에피택셜 Ge 혹은 A(Ⅲ)-B(Ⅴ) 반도체층을 가진 기판이 사용될 수 있다.
제1 결정질 에피택셜층(2)은 경사진 버퍼 GeSi층(21)과 이완된 GeSi층(22)으로 이루어진 GeSi층이다. 경사진 버퍼 GeSi층(21)은 점진적으로 증가하는 실리콘 함량을 가지고 저매늄 웨이퍼(1)의 상면(11) 상에 성장된다.
실리콘 함량은 표면(11)에서 약 0%의 실리콘 농도로부터 제1 층(2) 안의 레벨(23)에서의 약 20% 내지 60%까지 증가한다. 레벨(23) 위로는 경사진 버퍼 GeSi층(21)의 최대 실리콘 대 저매늄 비 정도에 해당하는 실리콘 대 저매늄 비를 가지고 이완된 GeSi층(22)이 성장된다. 따라서, 경사진 버퍼층(21)의 저매늄 함량은 저매늄이 약 100%인 표면(11)으로부터 저매늄 함량이 약 40% 내지 80%인 레벨(23)까지 감소한다. GeSi층(2)은 1% 미만의 카본으로 도핑된다. 제1 층(2)은 상면(12)을 가진다.
도 10은 본 발명의 제2 실시예에 따른 방법의 제2 단계를 개략적으로 도시한 것이다. 제2 단계에서, 1% 미만의 카본 함량을 가진 제2 결정질 에피택셜층(9)을 제1 층(2) 상에 성장시킨다. 제2 결정질 에피택셜층(9)은 두께 50nm 미만의 변형 실리콘층이다. 변형 실리콘층(9)은 매우 낮은 결정 결함 밀도와 큰 변형을 가진다. 제2 층은 상면(19)을 가진다.
도 11은 본 발명의 제2 실시예에 따른 방법의 제3 단계를 개략적으로 도시한 것이다. 제3 단계에서, 절연체층(3)을 변형 실리콘층(9)의 표면(19) 상에 증착한다. 절연체층(3)은 실리콘 산화막 및/또는 실리콘 질화막으로 이루어진다. 절연체층(3)의 두께는 베이스 웨이퍼로 전달될 SiGe/변형 실리콘층의 목표층 신호에 의존한다. 절연체층(3)은 상면(13)을 가진다.
도 12는 도 11에 도시한 구조(40)에 실시하는 이온주입 단계를 도시한 것이다. 이온주입 단계에서, 수소종(4)은 상면(13)을 뚫고 절연체층(3)을 지나 대략 GeSi층(2)과 변형 실리콘층(9) 사이의 계면을 형성하는 앞서의 표면(12) 레벨로 주입된다. 이온주입 때문에, 계면(12)은 미리 약화되어 이러한 계면(12)에 소정의 분리 지대가 형성된다.
이온주입은 약 180KeV 미만의 적정한 에너지에서 5×1014cm-2보다 큰 주입 도즈의 수소를 이용한다.
이온주입 후에, 표면(13)은 스탠더드 실리콘 IC 제조를 위한 이온주입후 처리 공정에 의해 세정된다. 필요하다면, 절연체층(3)을 제거한 다음 새로운 절연체층을 증착할 수 있다. 이러한 단계들은 도면에 도시되어 있지 않다.
그런 다음, 도 12에 도시된 구조를 실리콘, 저매늄, A(Ⅲ)-B(Ⅴ) 반도체, 쿼츠, 글래스 등으로 이루어진 베이스 기판과 평행하게 표면 처리를 실시한다. 표면 처리는 화학적 기계적 연마, 표면 문지름, 산소 플라즈마 처리 및 다른 유사 처리 기술을 사용해 수행할 수 있다.
도 13은 도 12에 도시한 구조를 베이스 웨이퍼(6)에 접착하는 접착 단계를 보여준다. 베이스 웨이퍼(6)는 절연체층(3)의 표면(13) 상에 접착된다. 본 발명의 다른 실시예에 따르면, 베이스 웨이퍼(6)는 그 접착 표면에 절연체층(3)의 표면(13)과 접착되는 절연체층을 가질 수 있다.
도 14는 본 발명의 제2 실시예에 따른 방법의 제4 단계를 도시한 것이다. 제4 단계에서, 도 13에 도시한 구조는 두 개의 부분(41, 42)으로 쪼개진다. 이러한 분리 단계는 Smart Cut®공정에서의 분리와 동일하게 수행되는데, 이 공정에서 구조는 소정 분리 라인을 따라, 예컨대 열 또는 충격 처리에 의해 두 부분으로 쪼개진다.
도 14에서, 부분(41, 42) 사이의 분리 라인은 제1 층(2)과 제2 변형 실리콘층(9) 사이의 계면(12)에 있는 소정 분리 지대에 대응된다. 첫 번째 분리 부분(41)은 절연체층(3)이 상부에 형성된 베이스 웨이퍼(6)를 포함하고, 그 상면에는 실리콘층(9)을 가져 절연체층(3)이 베이스 웨이퍼(6)와 변형층(9) 사이의 중간층이 된다. 본 발명의 다른 실시예에서, 베이스 웨이퍼(6)와 절연체층(3) 사이 및/또는 절연체층(3)과 변형층(9) 사이에 추가적인 층이 위치할 수 있다. 분리 부분(42)은 GeSi층(2)이 상부에 형성된 도너 저매늄 웨이퍼(1)를 포함한다.
도 15는 본 발명의 제2 실시예에 따른 방법의 최종 결과물을 개략적으로 도시한 것으로, 도 14에 도시한 분리 부분(41)에 해당된다. 구조(41)는 열적으로 어닐될 수 있고 변형 실리콘층(9) 상의 GeSi 잔류물은 제거될 수 있다.
도 15에 도시한 구조(41)의 변형 실리콘층(9)은 104cm-2미만의 매우 낮은 결함 밀도와 결합된 매우 큰 변형을 가진다. 실리콘층(9)의 변형은 50nm 미만 두께의 결정질 실리콘층이 약 40 내지 70% 저매늄 함량을 가진 GeSi 층 상에 에피택셜하게 성장될 때의 변형이고, 이것은 저매늄 함량이 40% 미만인 GeSi층 상에 성장된 50nm 미만 두께의 기존 실리콘층의 변형보다 큰 변형이다.
도 16은 도 2와 도 9에 도시한 반도체 구조의 두께에 대한 농도 분포를 개략적으로 도시한 것이다. 도 16의 참조부호 중 도 2 및 도 9에 사용된 참조부호와 동일한 것은 도 2 및 도 9에서와 동일한 요소를 가리킨다.
도 16에서, 실선(51)은 도 2 및 도 9에 도시한 반도체 구조의 저매늄 함량을 나타내는 것으로, 저매늄 기판(1) 안에서는 거의 100%이다. 점선(52)은 도 2 및 도 9의 반도체 구조의 실리콘 함량을 나타내며 저매늄 기판(1) 안에서는 거의 0%이다. 실리콘 함량(52)은 경사진 버퍼 GeSi층(21) 안에서 0%로부터 약 30%로 증가하는 반면, 버퍼층(21) 안의 저매늄 함량은 약 70%로까지 감소한다. 도 16에서, 실리콘(52)의 증가와 저매늄(51)의 감소는 연속적인 것으로 도시되어 있다. 연속적인 변화 대신에, 버퍼층(21) 안에 점진적(gradual) 또는 단계적인(step-by-step) 실리콘 및/또는 저매늄 함량의 변화가 이용될 수 있다. 뿐만 아니라, 버퍼층(21) 안에 저매늄 및/또는 실리콘 함량의 변화가 없는 하나 이상의 영역이 있을 수 있다.
버퍼층(21) 상에 있는 이완된 GeSi층(22)은 저매늄과 실리콘 사이에 약 30 내지 60% 실리콘 대 약 40 내지 70% 저매늄인 거의 일정한 비율을 가진다. 이완된 층(22)은 전위가 거의 없다. 이완층(22)의 결정 결함 밀도는 104cm-2미만이다.
이상 바람직한 실시예들에서는 층 전달을 위한 Smart Cut®기술을 사용하지만, 접착-및-에치백(Bond-and-Etchback) 기술과 같은 다른 층 전달 기술 또는 다공성층 형성을 이용하는 다른 약화(fragilization) 기술이 사용될 수 있다.
상술한 본 발명에 의하면, SiGe층 안의 높은 전위 농도를 형성하는 위험 없이 저매늄 함량을 증가시켜 SiGe층 상에 큰 변형과 낮은 결함 밀도를 가진 변형 실리콘층을 성장시킬 수 있다. 변형 실리콘층을 절연체 상에 용이하게 성장시킬 수 있어 SOI형 구조를 쉽게 제조할 수 있다.

Claims (29)

  1. 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 반도체 도너 기판(1)을 제공하는 단계;
    적어도 하나의 제1 결정질 에피택셜층(2)을 제공하는 제1 단계;
    적어도 하나의 절연체층(3)을 제공하는 제2 단계;
    상기 제1 층(2)을 쪼개는 제3 단계; 및
    쪼개진 상기 제1 층(7) 상에 적어도 하나의 제2 에피택셜층(9)을 제공하는 제4 단계를 포함하고,
    상기 제1 단계 동안에 상기 제1 층(2)의 버퍼층(21)의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 감소되고, 상기 제2 단계에서는 상기 제1 층(2)이 상기 기판(1)과 상기 절연체층(3) 사이에 제공되는, 절연체 상의 변형 결정층 제조방법.
  2. 제1항에 있어서, 상기 제1 단계에서 상기 제1 층(2)은 단결정 저매늄 웨이퍼(1), 단결정 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 저매늄층 또는 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층 상에 제공되는 것을 특징으로 하는 방법.
  3. 선행하는 항 중 적어도 어느 하나의 항에 있어서, 상기 버퍼층(21)의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 제1 단계에서 약 40% 내지 80%의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소시키는 것을 특징으로 하는 방법.
  4. 선행하는 항 중 적어도 어느 하나의 항에 있어서, 상기 버퍼층(21)의 실리콘 함량은 상기 제1 단계에서 약 20% 내지 60%의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가시키는 것을 특징으로 하는 방법.
  5. 선행하는 항 중 적어도 어느 하나의 항에 있어서, 상기 제2 층(9)은 50nm 미만의 두께로 성장시키는 것을 특징으로 하는 방법.
  6. 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 제1 물질의 반도체 도너 기판(1);
    적어도 하나의 결정질 에피택셜층(2); 및
    적어도 하나의 절연체층(3)을 포함하고,
    상기 적어도 하나의 결정질 에피택셜층(2)은 상기 도너 기판(1)과 상기 절연체층(3) 사이의 중간층이고, 상기 적어도 하나의 결정질 에피택셜층(2)은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 성분의 버퍼층(21)을 포함하며, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 기판(1)으로부터 상기 절연체층(3) 방향으로 감소하는, 절연체 상의 변형 결정층 제조를 위한 반도체 구조.
  7. 제6항에 있어서, 상기 도너 기판은 단결정 저매늄 웨이퍼(1), 단결정 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 저매늄층 또는 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층인 것을 특징으로 하는 구조.
  8. 제6항 또는 제7항에 있어서, 상기 버퍼층(21)의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 약 40% 내지 80%의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소하는 것을 특징으로 하는 구조.
  9. 제6항 내지 제8항 중 어느 하나의 항에 있어서, 상기 제1 층(2)의 실리콘 함량은 상기 기판(1)으로부터 상기 절연체층(3) 방향으로 증가하는 것을 특징으로 하는 구조.
  10. 제9항에 있어서, 상기 실리콘 함량은 약 20% 내지 60% 실리콘의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가하는 것을 특징으로 하는 구조.
  11. 선행하는 항 중 적어도 어느 하나의 항에 있어서, 상기 제1 층(2) 및/또는 제2 층(9)은 카본을 포함하는 것을 특징으로 하는 구조.
  12. 반도체 베이스 기판(6);
    적어도 하나의 절연체층(3); 및
    적어도 하나의 제1 결정질 에피택셜층(2)을 포함하고,
    상기 절연체층(3)은 상기 베이스 기판(6)과 상기 제1 층(2) 사이의 중간층이고, 상기 제1 층(2)은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 성분을 가진 버퍼층(21)을 포함하며, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 절연체층(3)으로부터 상기 제2 층(9) 방향으로 감소하는, 반도체 구조.
  13. 제12항에 있어서, 적어도 하나의 변형 제2 결정질 에피택셜층(9)을 더 포함하고 상기 제1 층(2)은 상기 절연체층(3)과 상기 제2 층(9) 사이의 중간층인 것을 특징으로 하는 구조.
  14. 제12항 또는 제13항에 있어서, 상기 버퍼층(21)의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 약 40% 내지 80%의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소하는 것을 특징으로 하는 구조.
  15. 제12항 또는 제14항 중 적어도 어느 하나의 항에 있어서, 상기 버퍼층(21)의 실리콘 함량은 상기 절연체층(3)으로부터 상기 제2 층(9) 방향으로 증가하는 것을 특징으로 하는 구조.
  16. 제15항에 있어서, 상기 실리콘 함량은 약 20% 내지 60% 실리콘의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가하는 것을 특징으로 하는 구조.
  17. 제12항 내지 제16항 중 어느 하나의 항에 있어서, 상기 변형 제2 층(9)은 50nm 미만의 두께를 가지는 것을 특징으로 하는 구조.
  18. 제12항 내지 제17항 중 어느 하나의 항에 있어서, 상기 제1 층(2) 및/또는 제2 층(9)은 카본을 포함하는 것을 특징으로 하는 구조.
  19. 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 반도체 도너 기판(1)을 제공하는 단계;
    적어도 하나의 제1 결정질 에피택셜층(2)을 제공하는 제1 단계;
    적어도 하나의 제2 결정질 에피택셜층(9)을 제공하는 제2 단계;
    적어도 하나의 절연체층(3)을 제공하는 제3 단계; 및
    상기 제1 층(2)과 제2 층(9) 사이의 상기 구조를 쪼개는 제4 단계를 포함하고,
    상기 제1 단계 동안에 상기 제1층(2)의 버퍼층(21)의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 감소되고, 상기 제2 단계에서는 상기 제1 층(2)이 상기 도너 기판(1)과 상기 제2 층(9) 사이에 제공되며, 상기 제3 단계에서는 상기 제2 층(9)이 상기 제1 층(2)과 상기 절연체층(3) 사이에 제공되는, 절연체 상의 변형 결정층 제조방법.
  20. 제19항에 있어서, 상기 제1 단계에서 상기 제1 층(2)은 단결정 저매늄 웨이퍼(1), 단결정 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 저매늄층 또는 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층 상에 제공되는 것을 특징으로 하는 방법.
  21. 제19항 또는 제20항에 있어서, 상기 제2 층(9)은 50nm 미만의 두께로 성장시키는 것을 특징으로 하는 방법.
  22. 제19항 내지 제21항 중 어느 하나의 항에 있어서, 상기 버퍼층(21)의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 제1 단계에서 약 40% 내지 80%의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소시키는 것을 특징으로 하는 방법.
  23. 제19항 내지 제22항 중 어느 하나의 항에 있어서, 상기 버퍼층(21)의 실리콘 함량은 상기 제1 단계에서 약 20% 내지 60% 실리콘의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가시키는 것을 특징으로 하는 방법.
  24. 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 제1 물질의 반도체 도너 기판(1);
    적어도 하나의 제1 결정질 에피택셜층(2);
    적어도 하나의 제2 결정질 에피택셜층(9); 및
    적어도 하나의 절연체층(3)을 포함하고,
    상기 제1 층(2)은 상기 도너 기판(1)과 상기 제2 층(9) 사이의 중간층이고, 상기 제2 층(9)은 상기 제1 층(2)과 상기 절연체층(3) 사이의 중간층이며, 상기 제1 층(2)은 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체를 포함하는 성분을 가진 버퍼층(21)을 포함하며, 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 상기 기판(1)으로부터 상기 제2 층(9) 방향으로 감소하는, 절연체 상의 변형 결정층 제조를 위한 반도체 구조.
  25. 제24항에 있어서, 상기 도너 기판은 단결정 저매늄 웨이퍼(1), 단결정 A(Ⅲ)-B(Ⅴ) 반도체 웨이퍼, 에피택셜 저매늄층 또는 에피택셜 A(Ⅲ)-B(Ⅴ) 반도체층인 것을 특징으로 하는 구조.
  26. 제24항 또는 제25항에 있어서, 상기 버퍼층(21)의 저매늄 및/또는 A(Ⅲ)-B(Ⅴ) 반도체 함량은 약 40% 내지 80% 저매늄의 비율로, 바람직하게는 약 50% 내지 80% 또는 약 60% 내지 80%의 비율로 감소하는 것을 특징으로 하는 구조.
  27. 제24항 내지 제26항 중 어느 하나의 항에 있어서, 상기 버퍼층(21)의 실리콘 함량은 상기 기판(1)으로부터 상기 절연체층(3) 방향으로 증가하는 것을 특징으로 하는 구조.
  28. 제27항에 있어서, 상기 실리콘 함량은 약 20% 내지 60% 실리콘의 비율로, 바람직하게는 약 20% 내지 50% 또는 약 20% 내지 40%의 비율로 증가하는 것을 특징으로 하는 구조.
  29. 제24항 내지 제28항 중 어느 하나의 항에 있어서, 상기 제1 층(2) 및/또는 제2 층(9)은 카본을 포함하는 것을 특징으로 하는 구조.
KR1020040005279A 2003-01-29 2004-01-28 절연체 상의 변형 결정층 제조방법, 그 방법을 위한반도체 구조 및 그 방법으로 제조된 반도체 구조 KR100576684B1 (ko)

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