JP2005516420A - 電子装置 - Google Patents

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Abstract

本発明は、半導体基板と、能動部品と、キャパシタ及び抵抗のような受動部品と、を含む集積回路配置を有する電子部品が設けられた電子装置に関する。これらの抵抗は、高抵抗率の材料を含み、狭い許容差範囲内に収まる抵抗値の状態で製造可能である。抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む。本発明は、さらに、送信機、受信機、電子部品、周辺回路、電流供給回路、フィルタモジュール、および、集積回路配置に関する。

Description

本発明は、少なくとも一つの能動部品を備えた半導体基板と、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗と、を含む集積回路を有する電子部品が設けられた電子装置に関する。本発明は、さらに、送信機、受信機、周辺回路、電流供給回路、フィルタモジュール、電子部品、および、集積回路配置に関する。
キャパシタ−抵抗回路網は、現在では、電子データ処理または移動通信用の多数のアプリケーションで使用される。これらの回路網は、しばしば、薄膜技術を用いてセラミック基板上に製造される。この技術の欠点は、キャパシタの容量値および抵抗の抵抗値の少なくとも一方が、広い許容差範囲でしか製造できないことである。その上、例えば、ダイオードのような能動部品をこれらの回路網に集積化できない。
欧州特許第０１９２９８９号は、例えば、トランジスタ、キャパシタおよび抵抗を含む集積回路を開示する。キャパシタおよび抵抗の二つの電極は、ポリシリコンの層により形成される。
ポリシリコンは、半導体用の標準的な製造プロセスに適合するので、半導体部品の電極または抵抗材料として広く使用されている。電極または抵抗材料としてのポリシリコンの使用は、ポリシリコンの粒子サイズがポリシリコンの層の製造の際に制御することが難しいという欠点がある。更なる欠点は、ドープされたポリシリコン層の製造の際にドーピングの量の制御が難しいことである。
これらの二つの影響によって、キャパシタンスの容量値および抵抗の抵抗値の少なくとも一方が広い許容差範囲でしか設定できないという結果が生じる。
さらに、ポリシリコンは低抵抗率であるため、高い抵抗値を回路に生成するためには、多量のスペースを占めるミアンダ状の抵抗を用いなければならない。
したがって、本発明の目的は、半導体基板と、少なくとも一つの能動部品と、少なくとも一つのキャパシタと、少なくとも一つの抵抗と、を含む改良型集積回路が設けられた電子部品を有する電子装置を提供することである。
上記目的は、少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた集積回路を含む電子部品が設けられた電子装置であって、抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、電子装置によって達成される。
これらの材料の層は、高度の一様性を与えることができるので、狭い許容差範囲内に収まる抵抗値を有する抵抗を製造することが可能である。
更なる利点は、これらの材料の抵抗率の値が高いことである。抵抗値がより高くなるので、抵抗の外形寸法を縮小することが可能である。これにより高価な半導体材料を節約し、プロセスコストを低く保つことができる。更なる利点は、これらの材料が０から１００ｐｐｍ／Ｋの低いＴＣＲ（抵抗温度係数）を持つことである。この結果として、抵抗の抵抗値は電子装置の動作中に僅かしか変化しない。
キャパシタがＭＯＳ（金属−酸化膜半導体）キャパシタとして構成されるならば、得られるキャパシタの容量値は、半導体材料、例えば、ポリシリコンの二つの電極を有するキャパシタの容量値よりも狭い許容差範囲に収まり有利である。
請求項３に記載された回路配置の有利な実施形態によれば、電子部品の、したがって、電子装置のアプリケーション範囲を拡大することが可能である。
本発明は、さらに、それぞれが集積回路を備えた電子部品を含む送信機および受信機に関係し、それぞれが集積回路を含む電子部品、周辺回路、電流供給回路、および、フィルタモジュールに関係し、また、少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられ、抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、集積回路それ自体に関係する。
以下、５つの図面を参照して本発明をより詳細に説明する。
電子装置は、例えば、コンピュータ、ラップトップ、またはＰＤＡ（携帯情報端末）のような電子データ処理用装置である。或いは、電子装置は、携帯電話機のような移動データ伝送装置でもよい。
携帯電話装置は、例えば、電源ユニット、表示装置、スピーカ、マイクロホン、入力装置、記憶装置、アンテナ、送信機、受信機、周辺回路、フィルタモジュール、および、電流供給回路を含む。送信機、受信機、周辺回路、フィルタモジュール、および、電流供給回路は、それぞれ、少なくとも一つの能動部品を備えた半導体基板を有し、半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた集積回路を含む電子部品を有し、抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む。
能動部品は、例えば、ダイオードまたはトランジスタである。ダイオードは、例えば、回路配置内で過電圧保護装置として機能する。ダイオードは、例えば、ＰＮダイオード、ツェナーダイオード、バック・ツー・バック型ダイオード（逆直列に接続されたダイオード）、フロント・ツー・バック型ダイオード（直列に接続されたダイオード）、または、フローティングダイオードである。
トランジスタは、例えば、バイポーラトランジスタ、または、接合電界効果トランジスタ（ＪＦＥＴ）、Ｐチャネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳ−ＦＥＴ）、Ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳ−ＦＥＴ）、若しくは、相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳ−ＦＥＴ）のような電界効果トランジスタ（ＦＥＴ）である。
図１は、ＰＮダイオード、ＭＯＳキャパシタ、および、抵抗を具備した半導体基板１の略断面図である。半導体基板１は、例えば、第１のドーピング濃度ｎ１を有する第１のドーピング型のドーパントを添加されたＳｉ、または、例えば、第１のドーピング濃度ｎ１を有する第１のドーピング型のドーパントが添加されたＧａＡｓのようなＩＩＩ／Ｖ半導体、または、第１のドーピング濃度ｎ１を有する第１のドーピング型のドーパントが添加されたＳｉＣ半導体、または、第１のドーピング濃度ｎ１を有する第１のドーピング型のドーパントが添加されたＳｉＧｅ半導体を含む。半導体基板１には、第２のドーピング濃度ｎ２を有する第１のドーピング型のドーパントを添加されたＳｉ、または、例えば、第２のドーピング濃度ｎ２を有する第１のドーピング型のドーパントが添加されたＧａＡｓのようなＩＩＩ／Ｖ半導体、または、第２のドーピング濃度ｎ２を有する第１のドーピング型のドーパントが添加されたＳｉＣ半導体を含む第１の半導体領域２が存在する。第１の半導体領域２におけるドーピング濃度ｎ２は半導体基板１におけるドーピング濃度ｎ１よりも低い。次に、第３のドーピング濃度ｎ３を有する第２のドーピング型のドーパントが添加されたＳｉ、または、例えば、第３のドーピング濃度ｎ３を有する第２のドーピング型のドーパントが添加されたＧａＡｓのようなＩＩＩ／Ｖ半導体、または、第３のドーピング濃度ｎ３を有する第２のドーピング型のドーパントが添加されたＳｉＣを含むより小さい半導体領域３が第１の半導体領域２に存在する。使用される第１のドーパント型のドーパントは、例えば、Ｂ、Ａｌ、または、Ｇａであり、使用される第２のドーパント型のドーパントは、Ｐ、Ａｓ、または、Ｓｂである。第１の半導体領域２および第２の半導体領域３はＰＮダイオードを形成する。
絶縁層４が半導体基板１に設けられ、この層は、例えば、ＳｉＯ２、例えば、酸化ホウ素若しくは酸化リンのようなドーピング酸化物がドープされたＳｉＯ２、または、ＳｉＮ（Ｈ）を含む。絶縁層４は、一部の領域で遮られる。これらの領域において、好ましくは、ＳｉＯ２を含む第１の酸化膜５が半導体基板１上にある。酸化膜５の上には、例えば、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、Ｔａ２Ｏ５、（Ｔａ２Ｏ５）ｘ−（Ａｌ２Ｏ３）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（ＴｉＯ２）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（Ｎｂ２Ｏ５）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（ＳｉＯ２）１−ｘ（０≦ｘ≦１）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２またはＮｂ２Ｏ５を含む第１の誘電層６がある。例えば、ポリＳｉ、ＴａまたはＡｌを含む第１の導電層７は、第１の誘電層６上にある。好ましくは、ＳｉＯ２を含む第２の酸化膜８は、第１の導電層７の上に設けられる。第２の酸化膜８上には、例えば、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、Ｔａ２Ｏ５、（Ｔａ２Ｏ５）ｘ−（Ａｌ２Ｏ３）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（ＴｉＯ２）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（Ｎｂ２Ｏ５）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（ＳｉＯ２）１−ｘ（０≦ｘ≦１）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２またはＮｂ２Ｏ５を含む第２の誘電層９がある。
ある抵抗値を持つ第１の層１０は、第２の誘電層９に設けられ、この層１０は、例えば、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）またはＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含む。
第３の誘電層１１は絶縁層４の上に位置し、この層１１は、例えば、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、Ｔａ２Ｏ５、（Ｔａ２Ｏ５）ｘ−（Ａｌ２Ｏ３）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（ＴｉＯ２）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（Ｎｂ２Ｏ５）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（ＳｉＯ２）１−ｘ（０≦ｘ≦１）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２またはＮｂ２Ｏ５を含む。前記第３の誘電層１１上のある領域に、ある抵抗値を有する第２の層１２が位置し、この層１２は、例えば、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）またはＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含む。好ましくは、ある抵抗値を持つ第２の層１２は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）またはＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）を含む。例えば、有機若しくは無機材料、無機材料の組み合わせ、または、有機材料と無機材料の組み合わせを含む保護膜１３が組立品の全体に設けられる。使用される有機材料は、例えば、ポリベンゾシクロブテンまたはポリイミドであり、使用される無機材料は、例えば、ＳｉＮ（Ｈ）、ＳｉＯ２またはＳｉｘＯｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）である。
ＰＮダイオードの第２の半導体領域３は、第１の電流供給リード１４を用いて、回路配置の入力１５および第１の導電層７に電気的に接続される。ある抵抗値のある第１の層１０は、第２の電流供給リードによって接地される。第１の導電層７は、ある抵抗値を持つ第２の層１２と物理的かつ電気的に接触するように構成される。この目的のため、第１の導電層７およびある抵抗値を持つ第２の層１２は、部分的に重なり合って、または、相互に隣り合って配置されるように構成される。ある抵抗値のある第２の層１２は、第３の電流供給リード１７によって回路配置の出力１８へ電気的に接続される。半導体基板１は、第４の電流供給リード線１９を介して接地される。電流供給リード１４、１６、１７、１９は、導電材料で一杯にされたコンタクトホールによって形成される。電流供給リードは、本例では、例えば、一連の層の形をした一つまたは数個の導電材料を含む。かくして、例えば、第１の電流供給リード１４は、ある抵抗値を持つ第３の層２０の形として設けられたある抵抗値を持つ材料と、例えば、Ａｌ、ＣｕがドープされたＡｌ、または、ＳｉがドープされたＡｌのような良導電性の材料２１と、で構成されている。第４の電流供給リード１９は、また、例えば、ある抵抗値を持つ第４の層２２の形で設けられたある抵抗値の材料と、例えば、Ａｌ、ＣｕがドープされたＡｌ、または、ＳｉがドープされたＡｌのような良導電性の材料２１と、から構成される。
本発明のこの実施形態では、ＭＯＳキャパシタは、以下の層、すなわち、半導体基板１、酸化膜５、第１の誘電層６、第１の導電層７、第２の酸化膜８、第２の誘電層９、および、第１の抵抗層１０により形成される。本実施形態のＭＯＳキャパシタは、ダブルスタック構造を有する。ここで、半導体基板１は、第１の電極として機能し、第１の抵抗層１０は第２の電極として機能し、第１の導電層７はＭＯＳキャパシタの中間電極として機能する。
或いは、第１の抵抗層１０は、この構造から省いてもよく、その場合、電流供給リード１６はＭＯＳキャパシタの第２の電極として機能する。
第１の導電層７のために使用される材料に依存して、例えば、第２の酸化膜８を省くことができる。第２の酸化膜８は、例えば、ＴａまたはＡｌが第１の導電層７のための材料として使用される場合に省かれる。また、第１の酸化膜５も省くことができる。
或いは、ＭＯＳキャパシタはシングルスタック構造を有する。この実施形態では、ＭＯＳキャパシタは、例えば、半導体基板１、第１の酸化膜５、第１の誘電層６、および、第１の抵抗層１０から形成される。或いは、このＭＯＳキャパシタの実施形態においても、第１の抵抗層１０を省いてもよく、そのとき、ＭＯＳキャパシタの第２の電極は第２の電流供給リード１６によって形成される。
ＭＯＳキャパシタは、もう一つの代案として、マルチスタック構造を有する。ＭＯＳキャパシタが有するスタックの数に依存して、対応した個数の酸化膜、誘電層、および、導電層が、ＭＯＳキャパシタの第１の電極と第２の電極との間に設けられる。或いは、マルチスタック構造において酸化膜を省いてもよく、対応した個数の誘電層および導電層がＭＯＳキャパシタの第１の電極と第２の電極との間に配置される。
図２は、ＰＮダイオード、ＭＯＳキャパシタ、および、抵抗を備えた半導体基板１の略断面図であり、ここで、ＭＯＳキャパシタはシングルスタック構造を有する。第２の電流供給リード１６は本実施形態では接地されない。
第１の半導体領域２および第２の半導体領域３によって形成されたＰＮダイオードは、半導体基板１に存在する。絶縁層４は半導体基板１に設けられ、少数の領域によって遮られる。これらの領域において、第１の誘電層６は半導体基板１の上に位置する。第３の誘電層１１は絶縁層４の上に位置する。第２の抵抗層１２は、少数の領域の第３の誘電層１１の上に位置する。保護膜１３は、誘電層１１と第２の抵抗層１２の上に存在する。第２の半導体領域３は、第１の電流供給リード１４を介して回路配置の入力１５へ電気的に接続される。第２の電流供給リード１６は、ＭＯＳキャパシタの第２の電極を形成する。その上、第２の電流供給リード１６は、ＭＯＳキャパシタを第２の抵抗層１２に接続する。ＭＯＳキャパシタは、電気的に接触した第１の電流供給リード１４および第２の電流供給リード１６を介して第２の半導体領域３および回路配置の入力１５へ電気的に接続される。第２の抵抗層１２は、第３の電流供給リード１７を介して回路配置の出力１８へ接続される。半導体基板１は、第４の電流供給ロード２３によって接地される。
図３は、ＰＮダイオード、ＭＯＳキャパシタ、抵抗、および、更なるキャパシタを備えた半導体基板１の略断面図である。本発明による回路配置のこの実施形態では、第２の電流供給リード１６は第２の抵抗層１２へ直接電気的に接続されないが、その代わりに、第２の電流供給リード１６は、更なるキャパシタの第２の電極としてさらに機能するように構成される。第２の抵抗層１２は、一方で抵抗として機能し、他方で更なるキャパシタの第１の電極として機能するように構成される。第２の抵抗層１２と、更なるキャパシタの第２の電極として機能する第２の電流供給リード１６の領域との間に存在する第４の誘電層２４は、更なるキャパシタの誘電体を形成する。第４の誘電層２４は、例えば、Ｓｉ３Ｎ４、ＳｉｘＯｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、Ｔａ２Ｏ５、（Ｔａ２Ｏ５）ｘ−（Ａｌ２Ｏ３）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（ＴｉＯ２）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（Ｎｂ２Ｏ５）１−ｘ（０≦ｘ≦１）、（Ｔａ２Ｏ５）ｘ−（ＳｉＯ２）１−ｘ（０≦ｘ≦１）、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２またはＮｂ２Ｏ５を含む。保護膜１３は、組立品の全体に設けられる。第２の電流供給リードは、本実施形態では接地されない。
別の案として、一つまたは数個の電流供給リード１４、１６、１７若しくは１９は、インダクタンス素子として機能するように構成してもよいので、回路配置は、ダイオード、ＭＯＳキャパシタ、および、抵抗の他にインダクタンスを含む。或いは、２次元、例えば、スパイラル状、または、３次元、例えば、螺旋構造を持つＭＥＭＳ（微小電子機械システム）インダクタンスを保護膜１３に設けてよく、第１の電流供給リード１４および第２の電流供給リード１６の少なくとも一方によって回路配置と一体化させてもよい。
完成した電子部品には、例えば、標準的な半導体ハウジング、フリップチップハウジング、プラスチックハウジング、チップスケールパッケージ、または、セラミックハウジングが与えられる。電子部品の電気的接触は、ワイヤボンディングまたはバンプによって行われる。バンプは、例えば、ＮｉＶ／Ｃｕ（Ｐｂ０．３５Ｓｎ０．６５）、ＮｉＶ／Ｃｕ（Ｐｂ０．４Ｓｎ０．６）、ＮｉＣｒ／Ｃｕ／Ｎｉ／Ａｕ、または、鉛を含まない他の材料若しくは材料の組み合わせを含む。
図４は、少なくとも一つのダイオードＤ、抵抗Ｒ、および、ＭＯＳキャパシタＣＭＯＳを具備した可能性のある回路配置を示す図である。抵抗Ｒは、入力１５と出力１８の間に存在する。ダイオードＤは入力１５とグランドとの間に位置する。ＭＯＳキャパシタＣＭＯＳの第１の接続端子は、入力１５と抵抗Ｒとの間に位置する。ＭＯＳキャパシタＣＭＯＳの第２の接続端子は、接地される。ｎについては、ｎ＝１，２，３，４，．．．∞が成り立つ。ｍについては、ＭＯＳキャパシタの構造に依存して、ｍ＝１，２，３，４，．．．∞が成り立つ。例えば、図２に示されたキャパシタのようなシングルスタック構造のＭＯＳキャパシタの場合、ｍ＝１が成り立つ。例えば、図１に示されたキャパシタのようなダブルスタック構造のＭＯＳキャパシタの場合、ｍ＝２が成り立つ。マルチスタック構造のＭＯＳキャパシタの場合、ｍ＝３，４，．．．∞である。
ダイオードＤ、抵抗ＲおよびＭＯＳキャパシタＣＭＯＳは、異なる別の配置を示してもよい。
図５は、、少なくとも一つのダイオードＤ、抵抗Ｒ、ＭＯＳキャパシタＣＭＯＳ、および、更なるキャパシタＣＡを具備した可能性のある回路配置を示す図である。抵抗Ｒは入力１５と出力１８の間に存在する。更なるキャパシタＣＡは、入力１５と抵抗Ｒとの間にある。ダイオードＤは、入力１５とグランドとの間に接続される。キャパシタＣＭＯＳの第１の接続端子は、入力１５と更なるキャパシタＣＡとの間に位置する。キャパシタＣＭＯＳの第２の接続端子は、接地される。ｎについては、ｎ＝１，２，３，４，．．．∞が成り立つ。ｍについては、ＭＯＳキャパシタの構造に依存して、ｍ＝１，２，３，４，．．．∞が成り立つ。
ダイオードＤ、抵抗Ｒ、ＭＯＳキャパシタＣＭＯＳ、および、更なるキャパシタＣＡは、異なる別の配置を示してもよい。
（実施形態）
回路配置の入力１５と出力１８との間に設けられた抵抗Ｒ、入力１５とグランドとの間に配置されたＭＯＳキャパシタＣＭＯＳ、および、入力１５とグランドとの間に配置されたＰＮダイオードＤを含む図４に示されたような回路配置を具備した、図１に示されたような電子部品は、第１のドーピング濃度ｎ１を有する第１のドーピング型のドーパントとしてＢが添加されたＳｉの半導体基板１を含む。半導体基板１は、第２のドーピング濃度ｎ２を持つ第１のドーピング型のドーパントとしてＢが添加されたＳｉを含む第１の半導体領域２を有する。ドーピング濃度ｎ１は、ドーピング濃度ｎ２よりも高い。次に、第３のドーピング濃度ｎ３を持つ第２のドーピング型のドーパントとしてＰが添加されたＳｉを含むより小さい半導体領域３が、第１の半導体領域２のそれぞれに存在する。ＳｉＯ２の絶縁層４は、半導体基板１の上に設けられる。
絶縁層４は、一部の領域で遮られる。これらの領域において、ＳｉＯ２の第１の酸化膜５が、半導体基板１の上に存在する。Ｓｉ３Ｎ４の第１の誘電層６は、酸化膜５の上に位置する。ポリシリコンの第１の導電層７は、第１の誘電層６の上に位置し、ＳｉＯ２の第２の酸化膜８は、第１の導電層７の上に設けられる。Ｓｉ３Ｎ４の第２の誘電層９は、第２の酸化膜８の上に設けられる。ある抵抗値を持ちβ−タンタルから作られた第１の層１０は、第２の誘電層９の上に設けられる。
Ｓｉ３Ｎ４の第３の誘電層１１は絶縁層４の上に存在し、ある抵抗値を持ちβ−タンタルから作られた第２の層１２は、ある領域で第３の誘電層１１の上に存在する。Ｓｉ３Ｎ４の保護膜１３は、組立品の全体に設けられる
ＰＮダイオードの第２の半導体領域３は、第１の電流供給リード１４を用いて、回路配置の入力１５と第１の導電層７へ電気的に接続される。第１の電流供給リード１４は、β−タンタル製の第３の抵抗層２０と良伝導性材料２１としてのＳｉがドープされたＡｌの層の一連の層で構成されている。ある抵抗を持つ第１の層１０は、第２の電流供給リード１６を介して接地される。ある抵抗値を持つ第１の導電層７は、ある抵抗値を持つ第２の層１２と部分的に重なり合うように構成される。ある抵抗値を持つ第２の層１２は、ＳｉがドープされたＡｌ製の第３の電流供給リード１７を用いて回路配置の出力１８へ電気的に接続される。半導体基板１は、第４の電流供給リード１９を用いて接地され、第４の電流供給リード１９は、ある抵抗値を持ちβ−タンタルから作られた第４の層２２と、良導電性材料２３としてのＳｉがドープされたＡｌとにより構成される。
このような回路配置は、携帯電話装置においてローパスフィルタとして使用されていた。
ダイオード、ＭＯＳキャパシタおよび抵抗を備えた半導体基板の略断面図である。 ダイオード、ＭＯＳキャパシタおよび抵抗を備えた半導体基板の略断面図である。 ダイオード、ＭＯＳキャパシタ、抵抗および更なるキャパシタを備えた半導体基板の略断面図である。 可能性のある回路配置を示す図である。 可能性のある回路配置を示す図である。

Claims (10)

  1. 少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた、集積回路を含む電子部品を具備し、
    前記抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、
    電子装置。
  2. 請求項１に記載の電子装置において、
    前記キャパシタは、ＭＯＳ（金属酸化膜半導体）キャパシタであることを特徴とする、電子装置。
  3. 請求項１に記載の電子装置において、
    前記回路配置は、抵抗、キャパシタ、および、インダクタを含んだ群より選択された少なくとも一つの更なる受動部品を含むことを特徴とする、電子装置。
  4. 少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた、集積回路を含む電子部品を具備し、
    前記抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、
    受信機。
  5. 少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた、集積回路を含む電子部品を具備し、
    前記抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、
    送信機。
  6. 少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた、集積回路を含み、
    前記抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、
    周辺回路。
  7. 少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた、集積回路を含み、
    前記抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、
    電流供給回路。
  8. 少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた、集積回路を含み、
    前記抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、
    フィルタモジュール。
  9. 少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられた、集積回路を含み、
    前記抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、
    電子部品。
  10. 少なくとも一つの能動部品を備えた半導体基板を有し、前記半導体基板上に能動部品に電気的に結合された少なくとも一つのキャパシタおよび少なくとも一つの抵抗が設けられ、
    前記抵抗は、β−タンタル、ＴａｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＳｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、Ｔａ１−ｘ−ｙＡｌｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙ（０≦ｘ≦１，０≦ｙ≦１）、ＮｉｘＣｒｙＡｌｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＯｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＳｉｘＣｒｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＷｙ（０≦ｘ≦１，０≦ｙ≦１）、ＴｉｘＷｙＮｚ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１）、ＴｉｘＮｙ（０≦ｘ≦１，０≦ｙ≦１）およびＣｕｘＮｉｙ（０≦ｘ≦１，０≦ｙ≦１）を含んだ群より選択された材料を含む、
    集積回路。
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