JP2827661B2 - 容量素子及びその製造方法 - Google Patents
容量素子及びその製造方法Info
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- JP2827661B2 JP2827661B2 JP4031171A JP3117192A JP2827661B2 JP 2827661 B2 JP2827661 B2 JP 2827661B2 JP 4031171 A JP4031171 A JP 4031171A JP 3117192 A JP3117192 A JP 3117192A JP 2827661 B2 JP2827661 B2 JP 2827661B2
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Description
【０００１】
【産業上の利用分野】本発明は占有面積が小さく、高集
積化に適した容量素子の製造方法に関する。
積化に適した容量素子の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路において容量素子（コン
デンサ）はＤＣカット、ピーキング用、或はＤＲＡＭ
（Ｄｙｎａｍｉｃ ＲＡＭ）におけるデータ蓄積用容量
等、重要な位置を占めてきた。従来、容量素子としては
ＰＮ接合の拡散容量やＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＭＩＳ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が
用いられてきた。
デンサ）はＤＣカット、ピーキング用、或はＤＲＡＭ
（Ｄｙｎａｍｉｃ ＲＡＭ）におけるデータ蓄積用容量
等、重要な位置を占めてきた。従来、容量素子としては
ＰＮ接合の拡散容量やＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＭＩＳ（Ｍｅｔａｌ
Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が
用いられてきた。
【０００３】特に図４に示すようなＰ型半導体基板１４
上で分離変膜２で囲まれたＮ型高濃度層１６を一方の電
圧としたＭＩＳ容量素子のＭＩＳ容量はＩｎｓｕｌａｔ
ｏｒ（絶縁物）１５として半導体製造プロセス中で頻用
されるシリコン酸化膜（ＳｉＯ2 ）や窒化膜、あるいは
その多層膜が多用されてきた。
上で分離変膜２で囲まれたＮ型高濃度層１６を一方の電
圧としたＭＩＳ容量素子のＭＩＳ容量はＩｎｓｕｌａｔ
ｏｒ（絶縁物）１５として半導体製造プロセス中で頻用
されるシリコン酸化膜（ＳｉＯ2 ）や窒化膜、あるいは
その多層膜が多用されてきた。
【０００４】これら絶縁膜１５として使用される酸化膜
や窒化膜は例えば、ＭＯＳＦＥＴやバイポーラトランジ
スタといった半導体素子そのもののゲート酸化膜やベー
ス保護用としても用いられることから、ほとんど工程数
を増やすことなくしかも数１０オングストローム（Ａ）
の単位で膜厚のコントロールでき、精度のよい容量素子
として重宝されてきた。尚、図４で容量素子の他方の電
極は絶縁膜１５上の広い電極１７である。
や窒化膜は例えば、ＭＯＳＦＥＴやバイポーラトランジ
スタといった半導体素子そのもののゲート酸化膜やベー
ス保護用としても用いられることから、ほとんど工程数
を増やすことなくしかも数１０オングストローム（Ａ）
の単位で膜厚のコントロールでき、精度のよい容量素子
として重宝されてきた。尚、図４で容量素子の他方の電
極は絶縁膜１５上の広い電極１７である。
【０００５】
【発明が解決しようとする課題】容量素子の容量Ｃは周
知のように次の（１）式で表わされる。
知のように次の（１）式で表わされる。
【０００６】
【０００７】従って、容量値Ｃを左右するパラメータと
してεr 、Ｓ，ｄがある。
してεr 、Ｓ，ｄがある。
【０００８】しかしながら、従来の容量素子では容量膜
として比較的比誘電率の低い窒化膜（比誘電率＝７）ま
たは酸化膜（比誘電率＝４）或はそれらの多層膜を使用
しているため、一定以上の容量値Ｃをえるには面積Ｓを
大きくするか、膜厚ｄを極端に薄くするかのどちらかし
かなく前者の方法では高集積化の障害となり、後者の方
法では膜厚の制御性やリーク電流の増加等膜の信頼度に
問題を生じる可能性が高く、いずれの方法も妥当とは言
えず、今後ますます進展する高集積化、高信頼度化の課
題に充分応えることができない。
として比較的比誘電率の低い窒化膜（比誘電率＝７）ま
たは酸化膜（比誘電率＝４）或はそれらの多層膜を使用
しているため、一定以上の容量値Ｃをえるには面積Ｓを
大きくするか、膜厚ｄを極端に薄くするかのどちらかし
かなく前者の方法では高集積化の障害となり、後者の方
法では膜厚の制御性やリーク電流の増加等膜の信頼度に
問題を生じる可能性が高く、いずれの方法も妥当とは言
えず、今後ますます進展する高集積化、高信頼度化の課
題に充分応えることができない。
【０００９】一方、これらの課題解決のために近年、比
誘電率の大きなＴａ2 Ｏ5 やＰＺＴ，ＳｒＴｉＯ3 とい
った材料の薄膜が注目を浴びている。これらの薄膜は大
きな非誘電率を有するため、従来の容量素子と同一面積
でも数倍〜数十倍の容量値を実現できるが、その反面、
上部或は下部電極と容量膜との間に介在するごく薄い酸
化膜等の反応物により全体としての容量値が著しく低下
するという問題がある。これらの反応物は例えば、スパ
ッタ法等で薄膜を成長する時に容易に形成されてしまう
ことが多い。図５にその例を示す。図５では例えばＴａ
2 Ｏ5 を容量膜に使用した時に、Ｔａ2 Ｏ5 と下部電極
との間に例えば酸化膜が介在することを示す。
誘電率の大きなＴａ2 Ｏ5 やＰＺＴ，ＳｒＴｉＯ3 とい
った材料の薄膜が注目を浴びている。これらの薄膜は大
きな非誘電率を有するため、従来の容量素子と同一面積
でも数倍〜数十倍の容量値を実現できるが、その反面、
上部或は下部電極と容量膜との間に介在するごく薄い酸
化膜等の反応物により全体としての容量値が著しく低下
するという問題がある。これらの反応物は例えば、スパ
ッタ法等で薄膜を成長する時に容易に形成されてしまう
ことが多い。図５にその例を示す。図５では例えばＴａ
2 Ｏ5 を容量膜に使用した時に、Ｔａ2 Ｏ5 と下部電極
との間に例えば酸化膜が介在することを示す。
【００１０】この時の容量素子全体の容量値Ｃは次の
（２）式のようになる。
（２）式のようになる。
【００１１】
【００１２】従って、（２）式から明らかなようにはる
かに比誘電率の小さい酸化膜が介在することにより全体
として容量値Ｃは大幅に低下してしまう。また、この時
の反応物は薄いことが多く、薄ければ薄いほど容量値へ
およぼす影響も小さいが、これらの生成をコントロール
することはほとんど不可能であるから反応物の出来具合
いによって全体の容量値Ｃが大きくバラつく原因にもな
り、安定な回路動作を不可能にするものである。
かに比誘電率の小さい酸化膜が介在することにより全体
として容量値Ｃは大幅に低下してしまう。また、この時
の反応物は薄いことが多く、薄ければ薄いほど容量値へ
およぼす影響も小さいが、これらの生成をコントロール
することはほとんど不可能であるから反応物の出来具合
いによって全体の容量値Ｃが大きくバラつく原因にもな
り、安定な回路動作を不可能にするものである。
【００１３】
【課題を解決するための手段】本発明の特徴は、分離用
酸化膜によって区画された半導体基板の主面上に前記分
離用酸化膜よりも薄い絶縁膜が形成され、前記薄い絶縁
膜の中央に開口が形成され、前記開口を通して前記半導
体基板に接続する第１の電極（下部電極）が前記薄い絶
縁膜上に形成され、前記第１の電極上に容量膜が形成さ
れ、前記容量膜上に第２の電極（上部電極）が形成され
て、前記第１の電極と前記容量膜と前記第２の電極とを
具備した容量素子であって、前記第１の電極はＰｔ又は
Ｐｄからなる最上層とその下のアルミニウム又はその合
金の金属膜から構成され、かつその外側面が前記分離用
酸化膜と前記薄い絶縁膜との境界部に位置しており、前
記第１の電極の外側面および上面の周辺部分は層間膜に
より被覆されており、前記容量膜はＴａ 2 Ｏ 5 ，ＰＺ
Ｔ，ＳｒＴｉＯ 3 又はＢａＳｒＴｉＯ 3 から構成され、
かつ前記第１の電極の上面の周辺部分を除く中央部分に
被着して前記層間膜上を延在し、その外側面が前記第１
の電極の外側面上より内側に位置しており、前記第２の
電極はＰｔ又はＰｄからなる最下層とその上のアルミニ
ウム又はその合金の金属膜から構成され、かつその外側
面が前記容量膜の外側面上より内側に位置して該容量膜
に被着している容量素子及びその製造方法にある。本発
明の他の特徴は、絶縁膜上に形成された第１の電極（下
部電極）と、前記第１の電極上に形成された容量膜と、
前記容量膜上に形成された第２の電極（上部電極）とを
具備した容量素子において、第１の電極はＰｔ又はＰｄ
からなる最上層とその下のアルミニウム又はその合金の
金属膜から構成され、前記第１の電極上に選択的に層間
膜が形成され、前記容量膜はＴａ 2 Ｏ 5 ，ＰＺＴ，Ｓｒ
ＴｉＯ 3 又はＢａＳｒＴｉＯ 3 から構成され、かつその
中央部分が前記第１の電極の上面に被着してその外側面
を前記層間膜上に位置しており、前記第２の電極はＰｔ
又はＰｄからなる最下層とその上のアルミニウム又はそ
の合金の金属膜から構成され、かつその外側面が前記容
量膜の外側面上より内側に位置して該容量膜に被着して
いる容量素子にある。
酸化膜によって区画された半導体基板の主面上に前記分
離用酸化膜よりも薄い絶縁膜が形成され、前記薄い絶縁
膜の中央に開口が形成され、前記開口を通して前記半導
体基板に接続する第１の電極（下部電極）が前記薄い絶
縁膜上に形成され、前記第１の電極上に容量膜が形成さ
れ、前記容量膜上に第２の電極（上部電極）が形成され
て、前記第１の電極と前記容量膜と前記第２の電極とを
具備した容量素子であって、前記第１の電極はＰｔ又は
Ｐｄからなる最上層とその下のアルミニウム又はその合
金の金属膜から構成され、かつその外側面が前記分離用
酸化膜と前記薄い絶縁膜との境界部に位置しており、前
記第１の電極の外側面および上面の周辺部分は層間膜に
より被覆されており、前記容量膜はＴａ 2 Ｏ 5 ，ＰＺ
Ｔ，ＳｒＴｉＯ 3 又はＢａＳｒＴｉＯ 3 から構成され、
かつ前記第１の電極の上面の周辺部分を除く中央部分に
被着して前記層間膜上を延在し、その外側面が前記第１
の電極の外側面上より内側に位置しており、前記第２の
電極はＰｔ又はＰｄからなる最下層とその上のアルミニ
ウム又はその合金の金属膜から構成され、かつその外側
面が前記容量膜の外側面上より内側に位置して該容量膜
に被着している容量素子及びその製造方法にある。本発
明の他の特徴は、絶縁膜上に形成された第１の電極（下
部電極）と、前記第１の電極上に形成された容量膜と、
前記容量膜上に形成された第２の電極（上部電極）とを
具備した容量素子において、第１の電極はＰｔ又はＰｄ
からなる最上層とその下のアルミニウム又はその合金の
金属膜から構成され、前記第１の電極上に選択的に層間
膜が形成され、前記容量膜はＴａ 2 Ｏ 5 ，ＰＺＴ，Ｓｒ
ＴｉＯ 3 又はＢａＳｒＴｉＯ 3 から構成され、かつその
中央部分が前記第１の電極の上面に被着してその外側面
を前記層間膜上に位置しており、前記第２の電極はＰｔ
又はＰｄからなる最下層とその上のアルミニウム又はそ
の合金の金属膜から構成され、かつその外側面が前記容
量膜の外側面上より内側に位置して該容量膜に被着して
いる容量素子にある。
【００１４】
【実施例】図１に本発明をＭＩＳ容量に適用した第１の
実施例を示す。まず、半導体基板１に分離用酸化膜２を
形成した後、サブコンタクト３を開口し高濃度不純物層
４を形成する。ここで高濃度層はオーミックコンタクト
をとるためのものであり本例ではＮ型の不純物を用いて
いるが、これは基板の導電型に応じて変えればよくＰ型
基板ではＰ型不純物を使用すれば良い。（図１
（ａ））。
実施例を示す。まず、半導体基板１に分離用酸化膜２を
形成した後、サブコンタクト３を開口し高濃度不純物層
４を形成する。ここで高濃度層はオーミックコンタクト
をとるためのものであり本例ではＮ型の不純物を用いて
いるが、これは基板の導電型に応じて変えればよくＰ型
基板ではＰ型不純物を使用すれば良い。（図１
（ａ））。
【００１５】次に下部電極となるべき第１の電極５をス
パッタ法等により積層し、フォトリソグラフィー技術を
用いて選択的にフォトレジスト６を残置する。このと
き、第１の電極５は単層でも２つ以上の層を用いても良
いが、少なくともその最上層膜は後工程で容量膜を成膜
するにあたって容量膜と電極との界面に反応物が生成す
るのを防止できるもの（バリアメタル）であれば良い。
例えば、Ｐｔ（白金）やＴｉＮ（窒化チタン）、Ｐｄ
（パラジウム）等がある（図１（ｂ））。当然ながらこ
れらバリアメタルの複合膜でもよい。また、これらのバ
リアとなるメタルの下の金属層は通常、用いられるＡｌ
（アルミニウム）及びその合金（Ａｌ／Ｓｉ／Ｃｕ、Ａ
ｌ／Ｓｉ等）、ポリシリコン、高融点金属及びそのシリ
サイド、Ａｕ（金）等でよい。
パッタ法等により積層し、フォトリソグラフィー技術を
用いて選択的にフォトレジスト６を残置する。このと
き、第１の電極５は単層でも２つ以上の層を用いても良
いが、少なくともその最上層膜は後工程で容量膜を成膜
するにあたって容量膜と電極との界面に反応物が生成す
るのを防止できるもの（バリアメタル）であれば良い。
例えば、Ｐｔ（白金）やＴｉＮ（窒化チタン）、Ｐｄ
（パラジウム）等がある（図１（ｂ））。当然ながらこ
れらバリアメタルの複合膜でもよい。また、これらのバ
リアとなるメタルの下の金属層は通常、用いられるＡｌ
（アルミニウム）及びその合金（Ａｌ／Ｓｉ／Ｃｕ、Ａ
ｌ／Ｓｉ等）、ポリシリコン、高融点金属及びそのシリ
サイド、Ａｕ（金）等でよい。
【００１６】更に第１電極をＲＩＥ等により選択的にエ
ッチングした後、絶縁膜である層間膜７を例えば、プラ
ズマ窒化膜等を用いて成膜した後、例えばドライエッチ
ング等により容量膜を形成する部分を選択的に開口す
る。ここで層間膜としては前述したプラズマ窒化膜の他
に、常圧ＣＶＤ酸化膜、或はプラズマ酸化膜・ＳＬＯＮ
膜等、またそれらの膜の複合膜が挙げられる（図１
（ｃ））。
ッチングした後、絶縁膜である層間膜７を例えば、プラ
ズマ窒化膜等を用いて成膜した後、例えばドライエッチ
ング等により容量膜を形成する部分を選択的に開口す
る。ここで層間膜としては前述したプラズマ窒化膜の他
に、常圧ＣＶＤ酸化膜、或はプラズマ酸化膜・ＳＬＯＮ
膜等、またそれらの膜の複合膜が挙げられる（図１
（ｃ））。
【００１７】しかるのち、容量膜を積層し選択的にエッ
チングした後、第２の電極９をスパッタ法等で成膜して
選択的にエッチングして、容量素子は完成する。ここで
第２の電極９は第１の電極について述べたことと同様
に、容量膜と接する側の層がバリアメタルとなっていれ
ば、単層でも２つ以上の層でも良い。更に容量膜８とし
てはＴａ2 Ｏ5 、ＰＺＴ、ＳｒＴｉＯ3 、ＢａＳｒＴｉ
Ｏ３等が挙げられる。また、当然ながらこの第２の電極
ではバリアメタルの上層の金属が、通常用いられるＡ
ｌ、及びその合金、高融点金属及びシリサイド、Ａｕ等
の金属となる（図１（ｄ））。
チングした後、第２の電極９をスパッタ法等で成膜して
選択的にエッチングして、容量素子は完成する。ここで
第２の電極９は第１の電極について述べたことと同様
に、容量膜と接する側の層がバリアメタルとなっていれ
ば、単層でも２つ以上の層でも良い。更に容量膜８とし
てはＴａ2 Ｏ5 、ＰＺＴ、ＳｒＴｉＯ3 、ＢａＳｒＴｉ
Ｏ３等が挙げられる。また、当然ながらこの第２の電極
ではバリアメタルの上層の金属が、通常用いられるＡ
ｌ、及びその合金、高融点金属及びシリサイド、Ａｕ等
の金属となる（図１（ｄ））。
【００１８】これらの一連の工程で容量膜や各バリアメ
タル、および上下の電極の厚さは必要とする容量値やバ
リア性の大小で決定できる。例えば、容量膜として厚さ
１５０ｎｍのＳｒＲ：Ｏ3 （εr ＝２００）を採用した
場合、単位面積当りの容量値として約１２ｆＦ／μｍ2
が得られることになる。これは厚さ５０ｎｍの窒化膜
（εr ＝７）に比べて１０倍近い値となる。
タル、および上下の電極の厚さは必要とする容量値やバ
リア性の大小で決定できる。例えば、容量膜として厚さ
１５０ｎｍのＳｒＲ：Ｏ3 （εr ＝２００）を採用した
場合、単位面積当りの容量値として約１２ｆＦ／μｍ2
が得られることになる。これは厚さ５０ｎｍの窒化膜
（εr ＝７）に比べて１０倍近い値となる。
【００１９】図２に本発明の第２実施例を示す。本例は
ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａ
ｌ）容量に適用した例である。まず、半導体基板１上に
分離用酸化膜２を生長し、第１の電極を形成する。この
第１の電極層に要求される特性は第１の実施例で示した
ことと同様である（図２（ａ））。次に写真食刻法を用
いて層間膜７を選択的に形成する（図２（ｂ））。更に
誘電体膜８を形成した後、第２の電極９および第１の電
極引出し用配線１０を形成して容量素子は完成する（図
２（ｃ））。
ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａ
ｌ）容量に適用した例である。まず、半導体基板１上に
分離用酸化膜２を生長し、第１の電極を形成する。この
第１の電極層に要求される特性は第１の実施例で示した
ことと同様である（図２（ａ））。次に写真食刻法を用
いて層間膜７を選択的に形成する（図２（ｂ））。更に
誘電体膜８を形成した後、第２の電極９および第１の電
極引出し用配線１０を形成して容量素子は完成する（図
２（ｃ））。
【００２０】図３は本発明の多層配線プロセスに応用し
た第３の実施例であり、第３の電極１２、第２の層間膜
１１上にスルーホールを介して本発明の容量素子が形成
された場合を示している。本例では容量素子の第１電極
５がスルーホール１３と電気的に接触している場合であ
るが、第２電極９が第３の電極１２とスルーホール１３
で接触している場合も全く同様にできることは言うまで
もない。
た第３の実施例であり、第３の電極１２、第２の層間膜
１１上にスルーホールを介して本発明の容量素子が形成
された場合を示している。本例では容量素子の第１電極
５がスルーホール１３と電気的に接触している場合であ
るが、第２電極９が第３の電極１２とスルーホール１３
で接触している場合も全く同様にできることは言うまで
もない。
【００２１】
【発明の効果】以上、述べたように本発明では比誘電率
が大きい誘電体膜を容量膜に使用する上で、障害となる
誘電体と上下電極層との酸化膜等の反応物が生成しない
ため、従来の容量素子に比してはるかに小さい占有面積
で同等以上の容量値を実現でき、高集積化に大きく貢献
できると共に常に安定した容量値を得ることができる。
が大きい誘電体膜を容量膜に使用する上で、障害となる
誘電体と上下電極層との酸化膜等の反応物が生成しない
ため、従来の容量素子に比してはるかに小さい占有面積
で同等以上の容量値を実現でき、高集積化に大きく貢献
できると共に常に安定した容量値を得ることができる。
【００２２】また、本発明ではＭＩＳ容量は言うまでも
なく、ＭＩＭ容量も容易に実現できるため従来の容量素
子に比べ、はるかに寄生的な容量を低減でき高周波、高
速の回路動作が可能となる。
なく、ＭＩＭ容量も容易に実現できるため従来の容量素
子に比べ、はるかに寄生的な容量を低減でき高周波、高
速の回路動作が可能となる。
【図１】第１の実施例の説明図。
【図２】第２の実施例の説明図。
【図３】第３の実施例の説明図。
【図４】従来技術を示す説明図。
【図５】従来技術を示す説明図。
１ 半導体基板 ２ 分離用酸化膜 ３ サブコンタクト ４ 高濃度不純物層 ５ 第１の電極 ６ フォトレジスト ７ 層間膜 ８ 容量膜 ９ 第２の電極 １０ 第１の電極引出し用配線 １１ 第２の層間膜 １２ 第３の電極 １３ スルーホール １４ Ｐ型半導体基板 １５ 絶縁膜 １６ Ｎ型高濃度層 １７ 電極 １８ 反応物
Claims (3)
- 【請求項１】 分離用酸化膜によって区画された半導体
基板の主面上に前記分離用酸化膜よりも薄い絶縁膜が形
成され、前記薄い絶縁膜の中央に開口が形成され、前記
開口を通して前記半導体基板に接続する第１の電極が前
記薄い絶縁膜上に形成され、前記第１の電極上に容量膜
が形成され、前記容量膜上に第２の電極が形成されて、
前記第１の電極と前記容量膜と前記第２の電極とを具備
した容量素子であって、前記第１の電極はＰｔ又はＰｄ
からなる最上層とその下のアルミニウム又はその合金の
金属膜から構成され、かつその外側面が前記分離用酸化
膜と前記薄い絶縁膜との境界部に位置しており、前記第
１の電極の外側面および上面の周辺部分は層間膜により
被覆されており、前記容量膜はＴａ 2 Ｏ 5 ，ＰＺＴ，Ｓ
ｒＴｉＯ 3 又はＢａＳｒＴｉＯ 3 から構成され、かつ前
記第１の電極の上面の周辺部分を除く中央部分に被着し
て前記層間膜上を延在し、その外側面が前記第１の電極
の外側面上より内側に位置しており、前記第２の電極は
Ｐｔ又はＰｄからなる最下層とその上のアルミニウム又
はその合金の金属膜から構成され、かつその外側面が前
記容量膜の外側面上より内側に位置して該容量膜に被着
していることを特徴とする容量素子。 - 【請求項２】 絶縁膜上に形成された第１の電極と、前
記第１の電極上に形成された容量膜と、前記容量膜上に
形成された第２の電極とを具備した容量素子において、
第１の電極はＰｔ又はＰｄからなる最上層とその下のア
ルミニウム又はその合金の金属膜から構成され、前記第
１の電極上に選択的に層間膜が形成され、前記容量膜は
Ｔａ 2 Ｏ 5 ，ＰＺＴ，ＳｒＴｉＯ 3 又はＢａＳｒＴｉＯ
3 から構成され、かつその中央部分が前記第１の電極の
上面に被着してその外側面を前記層間膜上に位置してお
り、前記第２の電極はＰｔ又はＰｄからなる最下層とそ
の上のアルミニウム又はその合金の金属膜から構成さ
れ、かつその外側面が前記容量膜の外側面上より内側に
位置して該容量膜に被着していることを特徴とする容量
素子。 - 【請求項３】 分離用酸化膜によって区画された半導体
基板の主面上に形成された前記分離用酸化膜よりも薄い
絶縁膜にコンタクトを形成する工程と、前記コンタクト
を通して前記半導体基板の不純物領域に接続し、Ｐｔ又
はＰｄからな る最上層とその下のアルミニウム又はその
合金の金属膜から構成された第１の電極をその外側面が
前記分離用酸化膜と前記薄い絶縁膜との境界部に位置す
るように選択的に形成する工程と、層間膜を前記第１の
電極上に形成し、容量膜を被着する部分を選択的に開口
する工程と、Ｔａ 2 Ｏ 5 ，ＰＺＴ，ＳｒＴｉＯ 3 又はＢ
ａＳｒＴｉＯ 3 から構成され、かつ前記開口を通して前
記第１の電極に被着して前記層間膜上を延在し、その外
側面が前記第１の電極の外側面上より内側に位置してい
る容量膜を形成する工程と、Ｐｔ又はＰｄからなる最下
層とその上のアルミニウム又はその合金の金属膜から構
成され、かつその外側面が前記容量膜の外側面より内側
に位置して該容量膜に被着している第２の電極を形成す
る工程とを有することを特徴とする容量素子の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031171A JP2827661B2 (ja) | 1992-02-19 | 1992-02-19 | 容量素子及びその製造方法 |
| US07/998,038 US5406447A (en) | 1992-01-06 | 1992-12-29 | Capacitor used in an integrated circuit and comprising opposing electrodes having barrier metal films in contact with a dielectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031171A JP2827661B2 (ja) | 1992-02-19 | 1992-02-19 | 容量素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243486A JPH05243486A (ja) | 1993-09-21 |
| JP2827661B2 true JP2827661B2 (ja) | 1998-11-25 |
Family
ID=12323996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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