JPH0558266B2 - - Google Patents
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- JPH0558266B2 JPH0558266B2 JP58044179A JP4417983A JPH0558266B2 JP H0558266 B2 JPH0558266 B2 JP H0558266B2 JP 58044179 A JP58044179 A JP 58044179A JP 4417983 A JP4417983 A JP 4417983A JP H0558266 B2 JPH0558266 B2 JP H0558266B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ダイオードとキヤパシタを有する半
導体装置に関する。
導体装置に関する。
従来の半導体装置としては、特開昭53−43485
号において、第１図に示す回路構造の高速バイポ
ーラメモリセルが提案されている。このメモリセ
ルは、図示のように負荷抵抗R1，R2に並列にダ
イオードD1，D2が形成され、かつ該ダイオード
がキヤパシタC1，C2の代用をすることを特徴と
している。このような構成により、このメモリセ
ルは次の点が改良されている。すなわち、１高速
のスイツチングが可能で、２動作余裕度が増大
し、3α線によるソフトエラーが防止できる点で
ある。
号において、第１図に示す回路構造の高速バイポ
ーラメモリセルが提案されている。このメモリセ
ルは、図示のように負荷抵抗R1，R2に並列にダ
イオードD1，D2が形成され、かつ該ダイオード
がキヤパシタC1，C2の代用をすることを特徴と
している。このような構成により、このメモリセ
ルは次の点が改良されている。すなわち、１高速
のスイツチングが可能で、２動作余裕度が増大
し、3α線によるソフトエラーが防止できる点で
ある。
なお、これらの３つの利点を生かすためには、
キヤパシタC1，C2にはそれぞれ約500fFの静電容
量が必要とされる。従来の半導体装置において
は、この静電容量を得るために、上述のごとくキ
ヤパシタの静電容量の代用としてシヨツトキバリ
アダイオードの静電容量を用いている。一方、従
来の半導体装置におけるシヨツトキバリアダイオ
ードとしては、白金シリサイド層−シリコン層の
界面や、パラジウムシリサイド層−シリコン層の
界面を用いている。しかし、このようなダイオー
ドによつて得られる静電容量は単位面積当り最大
３，4fF／μm2程度に過ぎないので、上記の必要
な静電容量を得るためには該ダイオードの面積は
150μm2にもなり、メモリセルの面積の約30％を
占めてしまう。このことは、バイポーラメモリセ
ルを高集積化するのに重大な障害となつている。
キヤパシタC1，C2にはそれぞれ約500fFの静電容
量が必要とされる。従来の半導体装置において
は、この静電容量を得るために、上述のごとくキ
ヤパシタの静電容量の代用としてシヨツトキバリ
アダイオードの静電容量を用いている。一方、従
来の半導体装置におけるシヨツトキバリアダイオ
ードとしては、白金シリサイド層−シリコン層の
界面や、パラジウムシリサイド層−シリコン層の
界面を用いている。しかし、このようなダイオー
ドによつて得られる静電容量は単位面積当り最大
３，4fF／μm2程度に過ぎないので、上記の必要
な静電容量を得るためには該ダイオードの面積は
150μm2にもなり、メモリセルの面積の約30％を
占めてしまう。このことは、バイポーラメモリセ
ルを高集積化するのに重大な障害となつている。
本考案は上記従来技術の欠点に鑑みてなされた
もので、その目的は、小面積すなわち単位面積当
り大容量のキヤパシタおよび小面積のダイオード
を有する半導体装置を提供することにある。
もので、その目的は、小面積すなわち単位面積当
り大容量のキヤパシタおよび小面積のダイオード
を有する半導体装置を提供することにある。
上記の目的を構成するために本発明は、少なく
とも第１の電極−絶縁膜−第２の電極−半導体層
がそれぞれ積層されている半導体装置において、
前記第２の電極と前記半導体層とが絶縁された状
態で、前記第１の電極と前記半導体層とが実効的
にオーミツクに電気的に接続され、もつて前記第
１の電極と前記第２の電極との間に形成されるキ
ヤパシタと、該第２の電極と前記半導体層により
形成されるダイオードとが積層状に形成されるこ
とを特徴としている。さらに前記半導体層の下に
前記第３の電極が積層されていることが望まし
い。
とも第１の電極−絶縁膜−第２の電極−半導体層
がそれぞれ積層されている半導体装置において、
前記第２の電極と前記半導体層とが絶縁された状
態で、前記第１の電極と前記半導体層とが実効的
にオーミツクに電気的に接続され、もつて前記第
１の電極と前記第２の電極との間に形成されるキ
ヤパシタと、該第２の電極と前記半導体層により
形成されるダイオードとが積層状に形成されるこ
とを特徴としている。さらに前記半導体層の下に
前記第３の電極が積層されていることが望まし
い。
本発明の要旨は、第１導電形を有する半導体基
板の表面に形成された上記第１導電形とは逆の第
２導電形を有する半導体領域と、上記半導体領域
上に形成された第２の電極と、上記第２の電極上
に積層して形成された絶縁膜および第１の電極を
そなえ、上記半導体領域と上記第２の電極によつ
てシヨツトキバリヤダイオードが、上記第１およ
び第２の電極と上記絶縁膜によつて容量がそれぞ
れ形成され、かつ、上記シヨツトキバリヤダイオ
ードが形成されている領域の上部の領域に上記容
量が形成されるように構成され、上記第１の電極
は上記半導体基板内に形成された低抵抗の第２導
電形埋込み領域と電気的に接続されていることを
特徴とする半導体装置にある。
板の表面に形成された上記第１導電形とは逆の第
２導電形を有する半導体領域と、上記半導体領域
上に形成された第２の電極と、上記第２の電極上
に積層して形成された絶縁膜および第１の電極を
そなえ、上記半導体領域と上記第２の電極によつ
てシヨツトキバリヤダイオードが、上記第１およ
び第２の電極と上記絶縁膜によつて容量がそれぞ
れ形成され、かつ、上記シヨツトキバリヤダイオ
ードが形成されている領域の上部の領域に上記容
量が形成されるように構成され、上記第１の電極
は上記半導体基板内に形成された低抵抗の第２導
電形埋込み領域と電気的に接続されていることを
特徴とする半導体装置にある。
以下、本発明の半導体装置を、高速バイポーラ
メモリセルを例にとつた実施例により詳細に説明
する。
メモリセルを例にとつた実施例により詳細に説明
する。
第２図ａは、本発明の一実施例のバイポーラメ
モリセルの部分断面図、第２図ｂは第２図ａの平
面図、第２図ｃは第２図ａ，ｂに示した部分（第
１図の回路のＡ部分に相当する）の等価回路図で
ある。
モリセルの部分断面図、第２図ｂは第２図ａの平
面図、第２図ｃは第２図ａ，ｂに示した部分（第
１図の回路のＡ部分に相当する）の等価回路図で
ある。
図において、１はｐ型シリコン基板、２は第３
の電極すなわちn+埋込層、３は素子間分離絶縁
膜、４は半導体層すなわちｎ型エピタキシヤルシ
リコン層、５はn+エピタキシヤルシリコン層、
６は第２の電極すなわちパラジウムシリサイド層
（または白金シリサイド層）、７は絶縁膜すなわち
酸化タンタル層、８は第１の電極すなわちAl電
極、９はパラジウムシリサイドから取り出した
Al電極である。なお、Al電極８は、図示のよう
に、酸化タンタル層７とn+エピタキシヤルシリ
コン層５の双方を覆つている。
の電極すなわちn+埋込層、３は素子間分離絶縁
膜、４は半導体層すなわちｎ型エピタキシヤルシ
リコン層、５はn+エピタキシヤルシリコン層、
６は第２の電極すなわちパラジウムシリサイド層
（または白金シリサイド層）、７は絶縁膜すなわち
酸化タンタル層、８は第１の電極すなわちAl電
極、９はパラジウムシリサイドから取り出した
Al電極である。なお、Al電極８は、図示のよう
に、酸化タンタル層７とn+エピタキシヤルシリ
コン層５の双方を覆つている。
このような構成のメモリセルにあつては、ダイ
オードすなわちこの場合シヨツトキバリヤダイオ
ードは、第２の電極であるパラジウムシリサイド
層６と半導体層であるｎ型エピタキシヤルシリコ
ン層４との間に形成され、キヤパシタは、第１の
電極であるAl電極８と第２の電極であるパラジ
ウムシリサイド層６との間に形成される。したが
つて、パラジウムシリサイド層６から取り出され
たAl電極９とn+埋込層２、n+エピタキシヤルシ
リコン層５またはAl電極８との間には、第２図
ｃに等価的に示した回路構造のキヤパシタC3お
よびシヨツトキバリアダイオードD3が形成され
る。なお、キヤパシタC4はシヨツトキバリアダ
イオードD3自身によつて形成されるキヤパシタ
を意味する。
オードすなわちこの場合シヨツトキバリヤダイオ
ードは、第２の電極であるパラジウムシリサイド
層６と半導体層であるｎ型エピタキシヤルシリコ
ン層４との間に形成され、キヤパシタは、第１の
電極であるAl電極８と第２の電極であるパラジ
ウムシリサイド層６との間に形成される。したが
つて、パラジウムシリサイド層６から取り出され
たAl電極９とn+埋込層２、n+エピタキシヤルシ
リコン層５またはAl電極８との間には、第２図
ｃに等価的に示した回路構造のキヤパシタC3お
よびシヨツトキバリアダイオードD3が形成され
る。なお、キヤパシタC4はシヨツトキバリアダ
イオードD3自身によつて形成されるキヤパシタ
を意味する。
また、キヤパシタC3の誘電体である酸化タン
タル層７の比誘電率は、従来用いられたSiO2，
Si3N4の比誘電率の数倍あるので（酸化タンタ
ル：28、SiO2：3.8、Si3N4：7.0）、100Å程度の
膜厚で単位面積当り20fF／μm2もの静電容量を
得ることができ、かつメモリ動作時の該キヤパシ
タC3のリーク電流は、負荷抵抗を流れるベース
電流よりも圧倒的に小さく、メモリ動作上はまつ
たく悪影響を及ぼさないことがわかつた。
タル層７の比誘電率は、従来用いられたSiO2，
Si3N4の比誘電率の数倍あるので（酸化タンタ
ル：28、SiO2：3.8、Si3N4：7.0）、100Å程度の
膜厚で単位面積当り20fF／μm2もの静電容量を
得ることができ、かつメモリ動作時の該キヤパシ
タC3のリーク電流は、負荷抵抗を流れるベース
電流よりも圧倒的に小さく、メモリ動作上はまつ
たく悪影響を及ぼさないことがわかつた。
さらに、本発明の構造では、キヤパシタC3と
ダイオードD3が積層上に形成されるいるので、
単位面積当りの静電容量は、キヤパシタC3の上
記容量20fF／μm2とシヨツトキバリアダイオー
ドD3の容量3.4F／μm2の和、つまり23.4fF／μm2
となる。したがつて、従来技術のところで述べた
メモリセル用キヤパシタに要求される500fFを得
るためには、該メモリセル面積はわずか21μm2で
よいことになり、前述したシヨツトキバリヤダイ
オードをキヤパシタの代わりに用いる従来の場合
の該ダイオードの面積150μm2の実に７分の１に
縮小することができる。
ダイオードD3が積層上に形成されるいるので、
単位面積当りの静電容量は、キヤパシタC3の上
記容量20fF／μm2とシヨツトキバリアダイオー
ドD3の容量3.4F／μm2の和、つまり23.4fF／μm2
となる。したがつて、従来技術のところで述べた
メモリセル用キヤパシタに要求される500fFを得
るためには、該メモリセル面積はわずか21μm2で
よいことになり、前述したシヨツトキバリヤダイ
オードをキヤパシタの代わりに用いる従来の場合
の該ダイオードの面積150μm2の実に７分の１に
縮小することができる。
なお、本発明の主たる概念は、ダイオードとキ
ヤパシタとを積層状に、かつ一層の電極（実施例
ではパラジウムシリサイド層６）を共有して形成
し、半導体装置の総面積を縮小することにある。
したがつて、本実施例において、n+埋込層２が
なくても、当該半導体装置は、第２図ｃの等価回
路をパラジウムシリサイド層６とn+エピタキシ
ヤルシリコン層５またはAl電極８との間に形成
できるため、本発明の上記概念は適用される。
ヤパシタとを積層状に、かつ一層の電極（実施例
ではパラジウムシリサイド層６）を共有して形成
し、半導体装置の総面積を縮小することにある。
したがつて、本実施例において、n+埋込層２が
なくても、当該半導体装置は、第２図ｃの等価回
路をパラジウムシリサイド層６とn+エピタキシ
ヤルシリコン層５またはAl電極８との間に形成
できるため、本発明の上記概念は適用される。
一方、近年バイポーラメモリに対する高速化の
要求は高まつているが、その際、大きな障害の一
つとなるのが、半導体層すなわち本実施例におけ
るｎ型エピタキシヤルシリコン層４の電気抵抗の
大きさであり、この電気抵抗を減らすことによ
り、バイポーラメモリの高速化がはかれる。した
がつて、本実施例のように、ｎ型エピタキシヤル
シリコン層４の膜厚をきわめて薄く形成し（例え
ば1μm以下）、その下部電極としてn+埋込層２を
形成すれば、ｎ型エピタキシヤルシリコン層４と
他の電極、例えばAl電極８、n+エピタキシヤル
シリコン層５、n+埋込層２との間の電気抵抗を
きわめて小さくすることができる。すなわち、本
実施例のようにｎ型エピタキシヤルシリコン層４
の下に第３の電極であるn+埋込層２を設けるこ
とが望ましい。
要求は高まつているが、その際、大きな障害の一
つとなるのが、半導体層すなわち本実施例におけ
るｎ型エピタキシヤルシリコン層４の電気抵抗の
大きさであり、この電気抵抗を減らすことによ
り、バイポーラメモリの高速化がはかれる。した
がつて、本実施例のように、ｎ型エピタキシヤル
シリコン層４の膜厚をきわめて薄く形成し（例え
ば1μm以下）、その下部電極としてn+埋込層２を
形成すれば、ｎ型エピタキシヤルシリコン層４と
他の電極、例えばAl電極８、n+エピタキシヤル
シリコン層５、n+埋込層２との間の電気抵抗を
きわめて小さくすることができる。すなわち、本
実施例のようにｎ型エピタキシヤルシリコン層４
の下に第３の電極であるn+埋込層２を設けるこ
とが望ましい。
また、上記の下部電極（第３の電極）として、
n+埋込層２の代わりに、金属、金属シリサイド
その他の電極材料の層を形成してもよい。その
際、該第３の電極ｎ型エピタキシヤルシリコン層
４の界面とのエネルギー障壁は、パラジウムシリ
サイド層６とｎ型エピタキシヤルシリコン層４と
の界面のエネルギー障壁よりも低いか、または、
該第３の電極とｎ型エピタキシヤルシリコン層４
との界面はオーミツクに接続されていることが望
ましい。なお、上記においては本実施例を例にと
つて説明したが、本発明は、少なくとも第１の電
極−絶縁膜−第２の電極−半導体層が形成されて
いる半導体装置、およびこのような半導体装置に
おいてさらに該半導体層の下に第３の電極が形成
されている半導体装置に適用できることはいうま
でもない。
n+埋込層２の代わりに、金属、金属シリサイド
その他の電極材料の層を形成してもよい。その
際、該第３の電極ｎ型エピタキシヤルシリコン層
４の界面とのエネルギー障壁は、パラジウムシリ
サイド層６とｎ型エピタキシヤルシリコン層４と
の界面のエネルギー障壁よりも低いか、または、
該第３の電極とｎ型エピタキシヤルシリコン層４
との界面はオーミツクに接続されていることが望
ましい。なお、上記においては本実施例を例にと
つて説明したが、本発明は、少なくとも第１の電
極−絶縁膜−第２の電極−半導体層が形成されて
いる半導体装置、およびこのような半導体装置に
おいてさらに該半導体層の下に第３の電極が形成
されている半導体装置に適用できることはいうま
でもない。
また、本実施例では前述のようにキヤパシタ用
の誘電体（酸化タンタル層７）の材料に酸化タン
タルを用いたが、これに限定されず、ニオビウ
ム、チタン、ハフニウム、アルミニウムの酸化物
でもよく、酸化タンタルと同様な特性を示す。
の誘電体（酸化タンタル層７）の材料に酸化タン
タルを用いたが、これに限定されず、ニオビウ
ム、チタン、ハフニウム、アルミニウムの酸化物
でもよく、酸化タンタルと同様な特性を示す。
さらに、本実施例では、第２の電極であるパラ
ジウムシリサイド層（または白金シリサイド層）
６上に酸化タンタル層７を形成し、結果として
20fF／μm2もの静電容量を得たが、第２の電極
に貴金属シリサイド以下のもの、例えばSi表面や
Al膜上にスパツタ法やCVD法により酸化タンタ
ル層を形成した場合は、該Si表面やAl膜の表面
に比誘電率の低い自然酸化膜（SiO2またはAl2
O3）が成形される。これにより、該酸化タンタ
ル層の膜厚を40Å程度に薄く形成しても、静電容
量が13fF／μm2以上のキヤパシタを得ることが
できなかつた。したがつて、本発明においては、
比誘電率の低い自然酸化物が発生しないキヤパシ
タ用誘電体が形成できるといえる。
ジウムシリサイド層（または白金シリサイド層）
６上に酸化タンタル層７を形成し、結果として
20fF／μm2もの静電容量を得たが、第２の電極
に貴金属シリサイド以下のもの、例えばSi表面や
Al膜上にスパツタ法やCVD法により酸化タンタ
ル層を形成した場合は、該Si表面やAl膜の表面
に比誘電率の低い自然酸化膜（SiO2またはAl2
O3）が成形される。これにより、該酸化タンタ
ル層の膜厚を40Å程度に薄く形成しても、静電容
量が13fF／μm2以上のキヤパシタを得ることが
できなかつた。したがつて、本発明においては、
比誘電率の低い自然酸化物が発生しないキヤパシ
タ用誘電体が形成できるといえる。
一方、パラジウムシリサイド層（または白金シ
リサイド層）６上に絶縁体として酸化タンタル層
７等の遷移金属酸化膜を形成する際、該絶縁膜の
形成条件によつては上記金属シリサイド層と該絶
縁膜の接着性が良好でなく、該絶縁膜の剥離が起
ることがある。その際、該金属シリサイド層と該
絶縁膜との間に、タンタル、ニオビウム、チタ
ン、ハフニウム、ジルコニウム等の金属膜を介在
させると、該絶縁膜の剥離を防止する効果が大き
い。また、該金属膜としてはチタン−タングステ
ン等の合金も良好な材料の一つである。さらに、
上記キヤパシタ用の絶縁膜７としては、上記金属
シリサイド６を酸化して形成すれば、製造工程が
簡略化され、かつ該絶縁膜の剥離による半導体装
置の歩留りの低下を防ぐことができる。
リサイド層）６上に絶縁体として酸化タンタル層
７等の遷移金属酸化膜を形成する際、該絶縁膜の
形成条件によつては上記金属シリサイド層と該絶
縁膜の接着性が良好でなく、該絶縁膜の剥離が起
ることがある。その際、該金属シリサイド層と該
絶縁膜との間に、タンタル、ニオビウム、チタ
ン、ハフニウム、ジルコニウム等の金属膜を介在
させると、該絶縁膜の剥離を防止する効果が大き
い。また、該金属膜としてはチタン−タングステ
ン等の合金も良好な材料の一つである。さらに、
上記キヤパシタ用の絶縁膜７としては、上記金属
シリサイド６を酸化して形成すれば、製造工程が
簡略化され、かつ該絶縁膜の剥離による半導体装
置の歩留りの低下を防ぐことができる。
また、前記金属シリサイドとして、本実施例に
おいては、パラジウムシリサイドまたは白金シリ
サイドを用いたが６、これに限定されず、タンタ
ルシリサイド、チタンシリサイド、ハフニウムシ
リサイドなども良好な材料である。なお、これら
の金属シリサイド層の表面に酸化タンタル等の酸
化物を形成する際、該金属シリサイド層６と該絶
縁膜７との界面に該金属シリサイドの酸化物を生
じるが、それらの酸化物は酸化タンタルと同程度
の比誘電率を有するため、ほとんど静電容量の減
少を招くことはない。
おいては、パラジウムシリサイドまたは白金シリ
サイドを用いたが６、これに限定されず、タンタ
ルシリサイド、チタンシリサイド、ハフニウムシ
リサイドなども良好な材料である。なお、これら
の金属シリサイド層の表面に酸化タンタル等の酸
化物を形成する際、該金属シリサイド層６と該絶
縁膜７との界面に該金属シリサイドの酸化物を生
じるが、それらの酸化物は酸化タンタルと同程度
の比誘電率を有するため、ほとんど静電容量の減
少を招くことはない。
一方、前記実施例では第１の電極８、及び配線
９にAlを用いたが、これらの電極形成後に高温
処理のプロセスを必要とする装置においては、
Alと、絶縁膜７の酸化タンタルが高温で反応を
起し、キヤパシタが短絡するおそれがある。また
電極９と電極６の接続部においてはAlと金属シ
リサイドとが反応し、ダイオードの特性が変動す
る場合がある。このような事態を避けるには、こ
れらの電極にチタン、タングステン、モリブデン
等の高融点金属を用いれば良い。ただし、これら
の高融点金属のみでは容易に電気抵抗の低い電極
が得られないので、電極９及び８の全部、あるい
は少なくとも絶縁膜７、n+領域５、及び電極６
に積層する部分を、上記の高融点金属の下部層
と、Alの上部層との多層構造にするのが好まし
く、このような構造により耐熱性の良好な半導体
装置が得られる。
９にAlを用いたが、これらの電極形成後に高温
処理のプロセスを必要とする装置においては、
Alと、絶縁膜７の酸化タンタルが高温で反応を
起し、キヤパシタが短絡するおそれがある。また
電極９と電極６の接続部においてはAlと金属シ
リサイドとが反応し、ダイオードの特性が変動す
る場合がある。このような事態を避けるには、こ
れらの電極にチタン、タングステン、モリブデン
等の高融点金属を用いれば良い。ただし、これら
の高融点金属のみでは容易に電気抵抗の低い電極
が得られないので、電極９及び８の全部、あるい
は少なくとも絶縁膜７、n+領域５、及び電極６
に積層する部分を、上記の高融点金属の下部層
と、Alの上部層との多層構造にするのが好まし
く、このような構造により耐熱性の良好な半導体
装置が得られる。
本発明によれば、キヤパシタとダイオードとを
積層状に形成することにより、単位面積当りの静
電容量を増大させることができ、したがつて、ダ
イオードの面積を縮小させることができるので、
半導体装置の高集積化にきわめて大きい効果があ
る。
積層状に形成することにより、単位面積当りの静
電容量を増大させることができ、したがつて、ダ
イオードの面積を縮小させることができるので、
半導体装置の高集積化にきわめて大きい効果があ
る。
第１図は高速バイポーラメモリセルの等価回路
図、第２図ａは本発明の一実施例の高速バイポー
ラメモリセルの部分断面図、第２図ｂは第２図ａ
の平面図、第２図ｃは第２図ａの高速バイポーラ
メモリセルの主要部の等価回路図である。 １……ｐ型シリコン基板、２……n+埋込層
（第３の電極）、３……素子間分離絶縁膜、４……
ｎ型エピタキシヤルシリコン層（半導体層）、５
……n+エピタキシヤルシリコン層、６……パラ
ジウムシリサイド層（第２の電極）、７……酸化
タンタル層（絶縁膜）、８……Al電極（第１の電
極）、９……Al電極。
図、第２図ａは本発明の一実施例の高速バイポー
ラメモリセルの部分断面図、第２図ｂは第２図ａ
の平面図、第２図ｃは第２図ａの高速バイポーラ
メモリセルの主要部の等価回路図である。 １……ｐ型シリコン基板、２……n+埋込層
（第３の電極）、３……素子間分離絶縁膜、４……
ｎ型エピタキシヤルシリコン層（半導体層）、５
……n+エピタキシヤルシリコン層、６……パラ
ジウムシリサイド層（第２の電極）、７……酸化
タンタル層（絶縁膜）、８……Al電極（第１の電
極）、９……Al電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形を有する半導体基板の表面に形成
された上記第１導電形とは逆の第２導電形を有す
る半導体領域と、上記半導体領域上に形成された
第２の電極と、上記第２の電極上に積層して形成
された絶縁膜および第１の電極をそなえ、上記半
導体領域と上記第２の電極によつてシヨツトキバ
リヤダイオードが、上記第１および第２の電極と
上記絶縁膜によつて容量がそれぞれ形成され、か
つ、上記シヨツトキバリヤダイオードが形成され
ている領域の上部の領域に上記容量が形成される
ように構成され、上記第１の電極は上記半導体基
板内に形成された低抵抗の第２導電形埋込み領域
と電気的に接続されていることを特徴とする半導
体装置。 ２ 上記絶縁膜はTa2O5膜からなることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ３上記第２の電極は高融点金属のシリサイト膜で
あることを特徴とする特許請求の範囲第１項記載
または第２項記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58044179A JPS59171157A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置 |
| KR1019840001232A KR910002813B1 (ko) | 1983-03-18 | 1984-03-12 | 반도체 장치 |
| EP84102739A EP0122459A3 (en) | 1983-03-18 | 1984-03-13 | Semiconductor device comprising a diode and a capacitor |
| US06/590,870 US4636833A (en) | 1983-03-18 | 1984-03-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58044179A JPS59171157A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171157A JPS59171157A (ja) | 1984-09-27 |
| JPH0558266B2 true JPH0558266B2 (ja) | 1993-08-26 |
Family
ID=12684348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58044179A Granted JPS59171157A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4636833A (ja) |
| EP (1) | EP0122459A3 (ja) |
| JP (1) | JPS59171157A (ja) |
| KR (1) | KR910002813B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809052A (en) * | 1985-05-10 | 1989-02-28 | Hitachi, Ltd. | Semiconductor memory device |
| JP2617457B2 (ja) * | 1985-11-29 | 1997-06-04 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JPS6379373A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4803363A (en) * | 1987-04-27 | 1989-02-07 | Hughes Aircraft Company | Infrared detector with integral feedback capacitance |
| US5189503A (en) * | 1988-03-04 | 1993-02-23 | Kabushiki Kaisha Toshiba | High dielectric capacitor having low current leakage |
| JPH0817229B2 (ja) * | 1988-03-31 | 1996-02-21 | サンケン電気株式会社 | 半導体装置 |
| US5168078A (en) * | 1988-11-29 | 1992-12-01 | Mcnc | Method of making high density semiconductor structure |
| US5025304A (en) * | 1988-11-29 | 1991-06-18 | Mcnc | High density semiconductor structure and method of making the same |
| JPH0677402A (ja) * | 1992-07-02 | 1994-03-18 | Natl Semiconductor Corp <Ns> | 半導体デバイス用誘電体構造及びその製造方法 |
| US5569487A (en) * | 1995-01-23 | 1996-10-29 | General Electric Company | Capacitor dielectrics of silicon-doped amorphous hydrogenated carbon |
| JP2630292B2 (ja) * | 1995-02-27 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
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| JPH1154706A (ja) * | 1997-08-06 | 1999-02-26 | Nec Corp | Ｍｉｍキャパシタ及びその製造方法 |
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| KR100317042B1 (ko) | 1999-03-18 | 2001-12-22 | 윤종용 | 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법 |
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Citations (1)
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Family Cites Families (12)
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| JPS5823470A (ja) * | 1981-08-06 | 1983-02-12 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPS58127359A (ja) * | 1982-01-25 | 1983-07-29 | Hitachi Ltd | 半導体接合容量装置 |
-
1983
- 1983-03-18 JP JP58044179A patent/JPS59171157A/ja active Granted
-
1984
- 1984-03-12 KR KR1019840001232A patent/KR910002813B1/ko not_active IP Right Cessation
- 1984-03-13 EP EP84102739A patent/EP0122459A3/en not_active Withdrawn
- 1984-03-19 US US06/590,870 patent/US4636833A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864062A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0122459A3 (en) | 1986-02-05 |
| JPS59171157A (ja) | 1984-09-27 |
| KR910002813B1 (ko) | 1991-05-04 |
| EP0122459A2 (en) | 1984-10-24 |
| US4636833A (en) | 1987-01-13 |
| KR840008217A (ko) | 1984-12-13 |
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