JPH05211286A - 容量素子の製造方法 - Google Patents
容量素子の製造方法Info
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- JPH05211286A JPH05211286A JP4392A JP4392A JPH05211286A JP H05211286 A JPH05211286 A JP H05211286A JP 4392 A JP4392 A JP 4392A JP 4392 A JP4392 A JP 4392A JP H05211286 A JPH05211286 A JP H05211286A
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Abstract
(57)【要約】
【目的】占有面積が小さく、高集積化に適用した容量素
子の製造方法を提供する。 【構成】半導体基板１に、最上層にバリアメタルを有す
る第１の電極５を形成する。次でプロブスカイト系酸化
膜誘電体又はＴａ2 Ｏ3 より成る誘電体膜７を形成す
る。次にこの誘電体膜上に層間膜８を成長し誘電体膜７
の上部を開口する。次に最下層にバリアメタルを有する
第２の電極９を形成する。
子の製造方法を提供する。 【構成】半導体基板１に、最上層にバリアメタルを有す
る第１の電極５を形成する。次でプロブスカイト系酸化
膜誘電体又はＴａ2 Ｏ3 より成る誘電体膜７を形成す
る。次にこの誘電体膜上に層間膜８を成長し誘電体膜７
の上部を開口する。次に最下層にバリアメタルを有する
第２の電極９を形成する。
Description
【０００１】
【産業上の利用分野】本発は占有面積が小さく、高集積
化に適した容量素子の製造方法に関する。
化に適した容量素子の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路において容量素子（キャ
パシタ）はＤＣカット、ピーキング用、或はＤＲＡＭ
（Ｄｙｎａｍｉｃ ＲＡＭ）におけるデータ蓄積用に用
いられ、重要な位置を占めてきた。従来、容量素子とし
てはＰＮ接合の拡散容量やＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量素子、ＭＩＳ
（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）容量素子が用いられてきた。
パシタ）はＤＣカット、ピーキング用、或はＤＲＡＭ
（Ｄｙｎａｍｉｃ ＲＡＭ）におけるデータ蓄積用に用
いられ、重要な位置を占めてきた。従来、容量素子とし
てはＰＮ接合の拡散容量やＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）容量素子、ＭＩＳ
（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）容量素子が用いられてきた。
【０００３】特に図４に示すようなＭＩＲ容量素子にお
いては、分離用酸化膜２間の下部電極としてのＮ型高濃
度層１６上に形成される誘電体膜１５として、半導体製
造プロセス中で頻用されるシリコン酸化膜（ＳｉＯ2 ）
や窒化膜、あるいはその多層膜が多用されてきた。尚、
図４において１４はＰ型半導体基板、１７Ａ，１７Ｂは
電極である。
いては、分離用酸化膜２間の下部電極としてのＮ型高濃
度層１６上に形成される誘電体膜１５として、半導体製
造プロセス中で頻用されるシリコン酸化膜（ＳｉＯ2 ）
や窒化膜、あるいはその多層膜が多用されてきた。尚、
図４において１４はＰ型半導体基板、１７Ａ，１７Ｂは
電極である。
【０００４】これら誘電体膜１５として使用される酸化
膜や窒化膜は例えば、ＭＯＳＦＥＴやバイポーラトラン
ジスタといった半導体素子そのもののゲート酸化膜やベ
ース保護用としても用いられることから、ほとんど工程
数を増やすことなくしかも数ｎｍの単位で膜厚をコント
ロールできるため、精度のよい容量素子の製造に用いら
れてきた。
膜や窒化膜は例えば、ＭＯＳＦＥＴやバイポーラトラン
ジスタといった半導体素子そのもののゲート酸化膜やベ
ース保護用としても用いられることから、ほとんど工程
数を増やすことなくしかも数ｎｍの単位で膜厚をコント
ロールできるため、精度のよい容量素子の製造に用いら
れてきた。
【０００５】
【発明が解決しようとする課題】容量素子の容量値Ｃは
周知のように次の（１）式で表わされる。
周知のように次の（１）式で表わされる。
【０００６】Ｃ＝εr ・ε0 ・Ｓ／ｄ…（１） ここで、εr ；誘電体膜の比誘電率、ε0 ；真空中の誘
電率（８．８５×１０-4Ｆ／ｃｍ）、Ｓ；誘電体膜の面
積、ｄ；誘電体膜厚である。従って、容量値Ｃを左右す
るパラメータとしてεr 、Ｓ，ｄがある。
電率（８．８５×１０-4Ｆ／ｃｍ）、Ｓ；誘電体膜の面
積、ｄ；誘電体膜厚である。従って、容量値Ｃを左右す
るパラメータとしてεr 、Ｓ，ｄがある。
【０００７】しかしながら、従来の容量素子では誘電体
膜として比較的比誘電率の低い窒化膜（比誘電率＝７）
または酸化膜（比誘電率＝４）或はそれらの多層膜が使
用されている。このため、一定以上の容量値Ｃをえるに
は面積Ｓを大きくするか、誘電体膜厚ｄを極端に薄くす
るこのどちらしかなく、前者の方法では高集積化の障害
となり、後者の方法では膜厚の制御性やリーク電流の増
加等膜の信頼度に問題を生じる可能性が高い。従ってい
ずれの方法も妥当とは言えず、今後ますます進展する高
集積化、高信頼度化の課題に充分応えることができな
い。
膜として比較的比誘電率の低い窒化膜（比誘電率＝７）
または酸化膜（比誘電率＝４）或はそれらの多層膜が使
用されている。このため、一定以上の容量値Ｃをえるに
は面積Ｓを大きくするか、誘電体膜厚ｄを極端に薄くす
るこのどちらしかなく、前者の方法では高集積化の障害
となり、後者の方法では膜厚の制御性やリーク電流の増
加等膜の信頼度に問題を生じる可能性が高い。従ってい
ずれの方法も妥当とは言えず、今後ますます進展する高
集積化、高信頼度化の課題に充分応えることができな
い。
【０００８】一方、これらの課題解決のために近年、比
誘電率の大きなＴｉ2 Ｏ5 やペロブスカイト系酸化膜で
あるＰＺＴ，ＳｒＴｉＯ3 といった材料の薄膜が注目を
浴びている。これらの薄膜は大きな比誘電率を有するた
め、従来の容量素子と同一面積でも数倍〜数十倍の容量
値を実現できるが、その反面、上部或は下部電極と誘電
体膜との間に介在するごく薄い酸化膜等の反応物により
全体としての容量値が著しく低下するという問題があ
る。これらの反応物は例えば、スパッタ法等で薄膜を成
長する時に容易に形成されてしまうことが多い。
誘電率の大きなＴｉ2 Ｏ5 やペロブスカイト系酸化膜で
あるＰＺＴ，ＳｒＴｉＯ3 といった材料の薄膜が注目を
浴びている。これらの薄膜は大きな比誘電率を有するた
め、従来の容量素子と同一面積でも数倍〜数十倍の容量
値を実現できるが、その反面、上部或は下部電極と誘電
体膜との間に介在するごく薄い酸化膜等の反応物により
全体としての容量値が著しく低下するという問題があ
る。これらの反応物は例えば、スパッタ法等で薄膜を成
長する時に容易に形成されてしまうことが多い。
【０００９】例えば図５にその例を示すように、誘電体
膜７ＡとしてＳｒＴｉＯ3 を使用した時に、誘電体膜７
Ａと下部電極であるＮ型高濃度層１６との間に、例えば
酸化膜１８が形成される。
膜７ＡとしてＳｒＴｉＯ3 を使用した時に、誘電体膜７
Ａと下部電極であるＮ型高濃度層１６との間に、例えば
酸化膜１８が形成される。
【００１０】この時の容量素子全体の容量値Ｃは時の
（２）式のようになる。
（２）式のようになる。
【００１１】 １／Ｃ＝１／Ｃ1 ＋１／Ｃ2 ＝（εr1・ε0 ・Ｓ／ｄ1 ）＋（εr2・ε0 ・Ｓ／ｄ2 ）…（２） ここで、Ｃ1 ；ＳｒＴｉＯ3 による容量値、Ｃ2 ；酸化
膜による容量値、εr1；ＳｒＴｉＯ3 膜の比誘電率、ｄ
1 ；ＳｒＴｉＯ3 膜の膜厚、εr2；酸化膜の比誘電率、
ｄ2 ；酸化膜の膜厚である。
膜による容量値、εr1；ＳｒＴｉＯ3 膜の比誘電率、ｄ
1 ；ＳｒＴｉＯ3 膜の膜厚、εr2；酸化膜の比誘電率、
ｄ2 ；酸化膜の膜厚である。
【００１２】従って、（２）式から明らかなように、は
るかに比誘電率の小さい酸化膜１８が介在することによ
り全体として容量値Ｃは大幅に低下してしまう。また、
この時の反応物である酸化膜はきわめて薄いことが多
く、また薄ければ薄いほど容量値へおよぼす影響が大き
いが、これらの生成をコントロールすることはほどんど
不可能である。このため反応物の出来具合いによって全
体の容量値Ｃが大きくばらつき、半導体装置の安定な回
路動作を困難にするという問題点がある。
るかに比誘電率の小さい酸化膜１８が介在することによ
り全体として容量値Ｃは大幅に低下してしまう。また、
この時の反応物である酸化膜はきわめて薄いことが多
く、また薄ければ薄いほど容量値へおよぼす影響が大き
いが、これらの生成をコントロールすることはほどんど
不可能である。このため反応物の出来具合いによって全
体の容量値Ｃが大きくばらつき、半導体装置の安定な回
路動作を困難にするという問題点がある。
【００１３】本発明の目的はかかる従来技術の有する欠
点を克服するために、Ｔａ2 Ｏ5 やＰＺＴ，ＳｒＴｉＯ
3 等の比誘電率の大きな誘電体膜を使用する容量素子を
形成するための製法を提供するものである。
点を克服するために、Ｔａ2 Ｏ5 やＰＺＴ，ＳｒＴｉＯ
3 等の比誘電率の大きな誘電体膜を使用する容量素子を
形成するための製法を提供するものである。
【００１４】
【課題を解決するための手段】本発明の容量素子の製造
方法は、半導体基板上に少なくとも１種類の配線材料よ
り成り最上層がバリアメタル膜である第１の電極を形成
する工程と、この第１の電極上に誘電体膜を選択的に形
成する工程と、この誘電体膜を含む全面に絶縁膜を成長
したのちパターニングし前記誘電体膜の上部を開口する
工程と、露出した前記誘電体膜上に少なくとも１種類の
配線材料から成り最下層がバリアメタル膜である第２の
電極を形成する工程とを含むものである。
方法は、半導体基板上に少なくとも１種類の配線材料よ
り成り最上層がバリアメタル膜である第１の電極を形成
する工程と、この第１の電極上に誘電体膜を選択的に形
成する工程と、この誘電体膜を含む全面に絶縁膜を成長
したのちパターニングし前記誘電体膜の上部を開口する
工程と、露出した前記誘電体膜上に少なくとも１種類の
配線材料から成り最下層がバリアメタル膜である第２の
電極を形成する工程とを含むものである。
【００１５】
【実施例】次に本発明について図面を用いて説明する。
図１（ａ）〜（ｄ）は本発明の第１の実施例を説明する
ための半導体チップの断面図であり、本発明をＭＩＳ容
量素子に適用した場合である。
図１（ａ）〜（ｄ）は本発明の第１の実施例を説明する
ための半導体チップの断面図であり、本発明をＭＩＳ容
量素子に適用した場合である。
【００１６】まず、図１（ａ）に示すように、Ｎ型の半
導体基板１に分離用酸化膜２を形成した後、サブコンタ
クト孔３を形成する。次にイオン注入法等によりＮ型不
純物を導入し半導体基板１表面に高濃度不純物層４を形
成する。ここで高濃度不純物層４はオーミックコンタク
トをとるためのものであり、本例ではＮ型の不純物を用
いているが、これは半導体基板の導電型に応じて変えれ
ばよくＰ型基板ではＰ型不純物を使用する。
導体基板１に分離用酸化膜２を形成した後、サブコンタ
クト孔３を形成する。次にイオン注入法等によりＮ型不
純物を導入し半導体基板１表面に高濃度不純物層４を形
成する。ここで高濃度不純物層４はオーミックコンタク
トをとるためのものであり、本例ではＮ型の不純物を用
いているが、これは半導体基板の導電型に応じて変えれ
ばよくＰ型基板ではＰ型不純物を使用する。
【００１７】次に図１（ｂ）に示すように、下部電極と
なるべき第１の電極用の金属膜５Ａをスパッタ法等によ
り積層し、フォトリソグラフィー技術を用いて選択的に
フォトレジスト膜６を残置する。このとき、金属膜５Ａ
は単層でも２つ以上の層を用いても良いが、少なくとも
その最上層膜は後工程で誘電体膜を成膜するにあたって
誘電体膜と電極との界面に反応物が生成するのを防止で
きるバリアメタル膜であるば良い。バリアメタルとして
は例えば、Ｐｔ（白金）やＴｉＮ（窒化チタン）、Ｐｄ
（パラジウム）等がある。当然ながらこれらバリアメタ
ル膜の複合膜でもよい。また、これらのバリアメタル膜
の下の金属膜は通常用いられるＡｌ（アルミニウム）及
びその合金（Ａｌ／Ｓｉ／Ｃｕ、Ａｌ／Ｓｉ等）、ポリ
シリコン、高融点金属及びそのシリサイド、Ａｕ（金）
等でよい。
なるべき第１の電極用の金属膜５Ａをスパッタ法等によ
り積層し、フォトリソグラフィー技術を用いて選択的に
フォトレジスト膜６を残置する。このとき、金属膜５Ａ
は単層でも２つ以上の層を用いても良いが、少なくとも
その最上層膜は後工程で誘電体膜を成膜するにあたって
誘電体膜と電極との界面に反応物が生成するのを防止で
きるバリアメタル膜であるば良い。バリアメタルとして
は例えば、Ｐｔ（白金）やＴｉＮ（窒化チタン）、Ｐｄ
（パラジウム）等がある。当然ながらこれらバリアメタ
ル膜の複合膜でもよい。また、これらのバリアメタル膜
の下の金属膜は通常用いられるＡｌ（アルミニウム）及
びその合金（Ａｌ／Ｓｉ／Ｃｕ、Ａｌ／Ｓｉ等）、ポリ
シリコン、高融点金属及びそのシリサイド、Ａｕ（金）
等でよい。
【００１８】次に図１（ｃ）に示すように、この金属膜
５ＡをＲＩＥ等により選択的にエッチングし第１の電極
５を形成したのちフォトレジスト膜６を除去する。次で
誘電体膜７を例えば、スパッタ法等により成膜した後、
ドライエッチング法等により選択的にエッチングする。
ここで誘電体膜としては例えばＴａ2 Ｏ5 やペロブスカ
イト系酸化膜であるＰＺＴ，ＳｒＴｉＯ3 等が挙げられ
る。
５ＡをＲＩＥ等により選択的にエッチングし第１の電極
５を形成したのちフォトレジスト膜６を除去する。次で
誘電体膜７を例えば、スパッタ法等により成膜した後、
ドライエッチング法等により選択的にエッチングする。
ここで誘電体膜としては例えばＴａ2 Ｏ5 やペロブスカ
イト系酸化膜であるＰＺＴ，ＳｒＴｉＯ3 等が挙げられ
る。
【００１９】次に図１（ｄ）に示すように、保護用の層
間膜８を積層したのち誘電体膜７の上部のみ開口し、第
２の電極用の金属膜をスパッタ法等で成膜したのち選択
的にエッチングし、第２の電極９を形成して容量素子を
完成させる。ここで第２の電極は第１の電極について述
べたことと同様に、誘電体膜と接する層がバリアメタル
膜となっていれば、単層でも２つ以上の層でも良い。ま
たこの時の層間膜８は窒化膜や酸化膜、またはそれらの
複合膜等を用いることができる。これらの一連の工程で
誘電体膜や各バリアメタル膜、および上下の電極の厚さ
は必要とする容量値やバリア性の大小で決定できる。
間膜８を積層したのち誘電体膜７の上部のみ開口し、第
２の電極用の金属膜をスパッタ法等で成膜したのち選択
的にエッチングし、第２の電極９を形成して容量素子を
完成させる。ここで第２の電極は第１の電極について述
べたことと同様に、誘電体膜と接する層がバリアメタル
膜となっていれば、単層でも２つ以上の層でも良い。ま
たこの時の層間膜８は窒化膜や酸化膜、またはそれらの
複合膜等を用いることができる。これらの一連の工程で
誘電体膜や各バリアメタル膜、および上下の電極の厚さ
は必要とする容量値やバリア性の大小で決定できる。
【００２０】次に誘電体膜として１００ｎｍの膜厚ｄを
有するＳｒＴｉＯ3 膜を用い、面積Ｓ＝１０μｍ×１０
μｍの容量素子を形成した場合の実施例及び従来例にお
ける容量値について説明する。
有するＳｒＴｉＯ3 膜を用い、面積Ｓ＝１０μｍ×１０
μｍの容量素子を形成した場合の実施例及び従来例にお
ける容量値について説明する。
【００２１】まず実施例における容量値Ｃa は（１）式
にεr ＝２００，ｄ＝１００Ｘ１０-7ｃｍ，Ｓ＝１００
×１０-8ｃｍ2 を代入することにより次のように求める
ことができる。
にεr ＝２００，ｄ＝１００Ｘ１０-7ｃｍ，Ｓ＝１００
×１０-8ｃｍ2 を代入することにより次のように求める
ことができる。
【００２２】 Ｃa ＝（２００×８．８５×１０-4×１００×１０-8）Ｆ／（１００×１０-7 ） ＝１．７７×１０-12 Ｆ＝１．７７ｐＦ 次に従来例においてＳｒＴｉＯ3 膜の下に膜厚５ｎｍの
ＳｉＯ2 膜が形成される場合の容量値Ｃb は次のように
して求めることができる。
ＳｉＯ2 膜が形成される場合の容量値Ｃb は次のように
して求めることができる。
【００２３】まず（２）式を変形すると次の（３）式と
なる。
なる。
【００２４】 Ｃb ＝（ε0 ・Ｓ）／（ｄ1 ／εr1＋ｄ2 ／εr2）…（３） この（３）式にε0 ＝８．８５×１０-14 Ｆ／ｃｍ，Ｓ
＝１００×１０-8ｃｍ，ｄ1 ＝１００×１０-7ｃｍ，ｄ
2 ＝５×１０-7ｃｍ，εr1＝２００，εr2＝４を代入す
ると、 Ｃb ＝（８．８５×１０-4×１００×１０-8）Ｆ／（１００×１０-7／２００ ＋５×１０-7／４） ＝５．０６×１０-13 Ｆ＝０．５０６ｐＦ このように５ｎｍのＳｉＯ2 膜が形成される従来の容量
素子に比べ、ＳｉＯ2膜の形成をなくすことができる本
実施例においては容量値を３倍以上に増大させることが
できる。又従来例におけるＳｉＯ2 膜の厚さが１ｎｍと
薄い場合であっても、その容量値は１．１８ｐＦと実施
例の約６０％である。
＝１００×１０-8ｃｍ，ｄ1 ＝１００×１０-7ｃｍ，ｄ
2 ＝５×１０-7ｃｍ，εr1＝２００，εr2＝４を代入す
ると、 Ｃb ＝（８．８５×１０-4×１００×１０-8）Ｆ／（１００×１０-7／２００ ＋５×１０-7／４） ＝５．０６×１０-13 Ｆ＝０．５０６ｐＦ このように５ｎｍのＳｉＯ2 膜が形成される従来の容量
素子に比べ、ＳｉＯ2膜の形成をなくすことができる本
実施例においては容量値を３倍以上に増大させることが
できる。又従来例におけるＳｉＯ2 膜の厚さが１ｎｍと
薄い場合であっても、その容量値は１．１８ｐＦと実施
例の約６０％である。
【００２５】図２（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための半導体チップの断面図であり、本発
明をＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔ
ａｌ）容量素子に適用した場合である。
例を説明するための半導体チップの断面図であり、本発
明をＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔ
ａｌ）容量素子に適用した場合である。
【００２６】まず、図２（ａ）に示すように、半導体基
板１Ａ上に分離用酸化膜２Ａを成長させたのち第１の電
極５Ａを形成する。この第１の電極層に要求される特性
は第１の実施例で示したことと同様である。
板１Ａ上に分離用酸化膜２Ａを成長させたのち第１の電
極５Ａを形成する。この第１の電極層に要求される特性
は第１の実施例で示したことと同様である。
【００２７】次に図２（ｂ）に示すように、Ｔａ2 Ｏ5
膜を形成したのちパターニングし、第１の電極５Ａ上に
誘電体膜７Ａを選択的に形成する。
膜を形成したのちパターニングし、第１の電極５Ａ上に
誘電体膜７Ａを選択的に形成する。
【００２８】次に図２（ｃ）に示すように、全面に層間
膜８Ａを形成した後、誘電体膜７Ａ及び第１の電極５Ａ
上に開口部を形成する。次で誘電体膜７Ａ上に第２の電
極９Ａをそして第１の電極５Ａ上に引出し用配線１０を
形成して容量素子を完成させる。
膜８Ａを形成した後、誘電体膜７Ａ及び第１の電極５Ａ
上に開口部を形成する。次で誘電体膜７Ａ上に第２の電
極９Ａをそして第１の電極５Ａ上に引出し用配線１０を
形成して容量素子を完成させる。
【００２９】図３は本発明を多層配線プロセスのＭＩＭ
容量素子に適用した例であり、下層配線１２、層間膜１
１上にスルーホール１３を介して容量素子を形成した場
合を示している。本適用例では容量素子の第１の電極５
Ａがスルーホールを介して下層配線１２と電気的に接触
している場合であるが、第２の電極９Ａが下層配線１２
とスルーホールを介して接触している構造の容量素子も
全く同様にできることは言うまでもない。
容量素子に適用した例であり、下層配線１２、層間膜１
１上にスルーホール１３を介して容量素子を形成した場
合を示している。本適用例では容量素子の第１の電極５
Ａがスルーホールを介して下層配線１２と電気的に接触
している場合であるが、第２の電極９Ａが下層配線１２
とスルーホールを介して接触している構造の容量素子も
全く同様にできることは言うまでもない。
【００３０】
【発明の効果】以上説明したように本発明では、比誘電
率が大きい誘電体膜を使用する上で障害となる、誘電体
膜と上下の電極層との間の酸化膜等の反応物が生成しな
いため、従来の容量素子に比してはるかに小さい占有面
積で同等以上の容量値を有する容量素子を実現できるた
め、半導体装置の高集積化に大きく貢献できると共に常
に安定した容量値を得ることができる。
率が大きい誘電体膜を使用する上で障害となる、誘電体
膜と上下の電極層との間の酸化膜等の反応物が生成しな
いため、従来の容量素子に比してはるかに小さい占有面
積で同等以上の容量値を有する容量素子を実現できるた
め、半導体装置の高集積化に大きく貢献できると共に常
に安定した容量値を得ることができる。
【００３１】また、本発明ではＭＩＳ容量素子は言うま
でもなく、ＭＩＭ容量素子も容易に実現できるため、従
来の容量素子に比べ、はるかに寄生的な容量を低減で
き、高周波，高速の回路動作が可能となる効果もある。
でもなく、ＭＩＭ容量素子も容易に実現できるため、従
来の容量素子に比べ、はるかに寄生的な容量を低減で
き、高周波，高速の回路動作が可能となる効果もある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】第２の実施例の適用例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】従来の容量素子を説明するための半導体チップ
の断面図。
の断面図。
【図５】従来の容量素子を説明するための半導体チップ
の断面図。
の断面図。
１，１Ａ 半導体基板 ２，２Ａ 分離用酸化膜 ３ サブコンタクト孔 ４ 高濃度不純物層 ５，５Ａ 第１の電極 ６ フォトレジスト膜 ７，７Ａ 誘電体膜 ８，８Ａ 層間膜 ９，９Ａ 第２の電極 １０ 引出し用配線 １１ 層間膜 １２ 下層配線 １３ スルーホール １４ Ｐ型半導体基板 １５ 誘電体膜 １６ Ｎ型高濃度層 １７Ａ，１７Ｂ 電極 １８ 酸化膜
Claims (4)
- 【請求項１】 半導体基板上に少なくとも１種類の配線
材料より成り最上層がバリアメタル膜である第１の電極
を形成する工程と、この第１の電極上に誘電体膜を選択
的に形成する工程と、この誘電体膜を含む全面に絶縁膜
を成長したのちパターニングし前記誘電体膜の上部を開
口する工程と、露出した前記誘電体膜上に少なくとも１
種類の配線材料から成り最下層がバリアメタル膜である
第２の電極を形成する工程とを含むことを特徴とする容
量素子の製造方法。 - 【請求項２】 バリアメタル膜はＰｔ，Ｐｄ，Ｔａ，Ｔ
ｉＮのいずれかまたはその複合膜より成る請求項１記載
の容量素子の製造方法。 - 【請求項３】 誘電体膜はペロブスカイト系酸化膜であ
る請求項１記載の容量素子の製造方法。 - 【請求項４】 誘電体膜はＴａ2 Ｏ5 膜である請求項１
記載の容量素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4392A JPH05211286A (ja) | 1992-01-06 | 1992-01-06 | 容量素子の製造方法 |
| US07/998,038 US5406447A (en) | 1992-01-06 | 1992-12-29 | Capacitor used in an integrated circuit and comprising opposing electrodes having barrier metal films in contact with a dielectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4392A JPH05211286A (ja) | 1992-01-06 | 1992-01-06 | 容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211286A true JPH05211286A (ja) | 1993-08-20 |
Family
ID=11463269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4392A Pending JPH05211286A (ja) | 1992-01-06 | 1992-01-06 | 容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9329080B2 (en) | 2012-02-15 | 2016-05-03 | Aplle Inc. | Modular optics for scanning engine having beam combining optics with a prism intercepted by both beam axis and collection axis |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212970A (ja) * | 1990-01-18 | 1991-09-18 | Seiko Epson Corp | 強誘電体装置 |
| JPH0567792A (ja) * | 1990-07-24 | 1993-03-19 | Seiko Epson Corp | 強誘電体を備えた半導体装置 |
| JPH05129156A (ja) * | 1991-11-01 | 1993-05-25 | Rohm Co Ltd | 強誘電体キヤパシタ及びその製造方法 |
-
1992
- 1992-01-06 JP JP4392A patent/JPH05211286A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03212970A (ja) * | 1990-01-18 | 1991-09-18 | Seiko Epson Corp | 強誘電体装置 |
| JPH0567792A (ja) * | 1990-07-24 | 1993-03-19 | Seiko Epson Corp | 強誘電体を備えた半導体装置 |
| JPH05129156A (ja) * | 1991-11-01 | 1993-05-25 | Rohm Co Ltd | 強誘電体キヤパシタ及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9329080B2 (en) | 2012-02-15 | 2016-05-03 | Aplle Inc. | Modular optics for scanning engine having beam combining optics with a prism intercepted by both beam axis and collection axis |
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