JP2917428B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2917428B2 JP2917428B2 JP15824490A JP15824490A JP2917428B2 JP 2917428 B2 JP2917428 B2 JP 2917428B2 JP 15824490 A JP15824490 A JP 15824490A JP 15824490 A JP15824490 A JP 15824490A JP 2917428 B2 JP2917428 B2 JP 2917428B2
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- semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にコンデンサ
（キャパシタ）を有する半導体集積回路装置に関する。
（キャパシタ）を有する半導体集積回路装置に関する。
従来、この種の半導体集積回路装置は、ウェハー上に
CVD法（Chemical Vapor Deposition法）やLPCVD法（Low
Pressure Chemical Vapor Deposition法）等により、
絶縁膜，酸化膜等の薄膜（500〜1000Å）を成長させ、
それを誘電体としてMIS構造（Metal Insulator Semicon
ductor構造）やMOS構造（Metal Oxide Semiconductor構
造）を構成し、平行平板コンデンサ，トレンチ構造型コ
ンデンサ，多層配線利用のコンデンサを形成していた。
CVD法（Chemical Vapor Deposition法）やLPCVD法（Low
Pressure Chemical Vapor Deposition法）等により、
絶縁膜，酸化膜等の薄膜（500〜1000Å）を成長させ、
それを誘電体としてMIS構造（Metal Insulator Semicon
ductor構造）やMOS構造（Metal Oxide Semiconductor構
造）を構成し、平行平板コンデンサ，トレンチ構造型コ
ンデンサ，多層配線利用のコンデンサを形成していた。
上述した従来の半導体集積回路装置のコンデンサは絶
縁膜，酸化膜等を誘電体膜として使用したMIS構造,MOS
構造であるが、絶縁膜，酸化膜等の膜厚の制御性が悪い
ため、コンデンサの容量値のバラツキが設計値に対して
±30％程度で大きく、半導体集積回路装置の特性を設計
通りに発揮させることが難しいという問題がある。
縁膜，酸化膜等を誘電体膜として使用したMIS構造,MOS
構造であるが、絶縁膜，酸化膜等の膜厚の制御性が悪い
ため、コンデンサの容量値のバラツキが設計値に対して
±30％程度で大きく、半導体集積回路装置の特性を設計
通りに発揮させることが難しいという問題がある。
本発明の目的は、容量値のバラツキを低減したコンデ
ンサを備える半導体集積回路装置を提供することにあ
る。
ンサを備える半導体集積回路装置を提供することにあ
る。
本発明の半導体集積回路装置は、互いに絶縁分離され
た２つの一導電型の半導体層の一方に逆導電型の半導体
層を形成してPN接合を構成し、かつこのPN接合に逆バイ
アスを印加して構成した第１のコンデンサと、他方の一
導電型の半導体層上に形成した絶縁膜上に形成した電極
と該半導体層とで構成した第２のコンデンサとを備え、
これら第１および第２のコンデンサを直列接続した構成
としている。
た２つの一導電型の半導体層の一方に逆導電型の半導体
層を形成してPN接合を構成し、かつこのPN接合に逆バイ
アスを印加して構成した第１のコンデンサと、他方の一
導電型の半導体層上に形成した絶縁膜上に形成した電極
と該半導体層とで構成した第２のコンデンサとを備え、
これら第１および第２のコンデンサを直列接続した構成
としている。
例えば、一導電型の半導体層を素子分離絶縁膜で絶縁
分離した２つの半導体層と、一方の半導体層の内部に形
成した逆導電型の半導体層と、これらの半導体層の上面
を覆う絶縁膜と、この絶縁膜に開設した窓を通して前記
一方の半導体層に接続される電極と、同様に絶縁膜の窓
を通して前記逆導電型の半導体層および他方の半導体層
に接続される電極と、前記他方の半導体層上において前
記絶縁膜上に形成された電極とで構成される。
分離した２つの半導体層と、一方の半導体層の内部に形
成した逆導電型の半導体層と、これらの半導体層の上面
を覆う絶縁膜と、この絶縁膜に開設した窓を通して前記
一方の半導体層に接続される電極と、同様に絶縁膜の窓
を通して前記逆導電型の半導体層および他方の半導体層
に接続される電極と、前記他方の半導体層上において前
記絶縁膜上に形成された電極とで構成される。
本発明によれば、PN接合による第１のコンデンサと、
MIS（MOS）構造による第２のコンデンサを直列接続し、
第１のコンデンサに印加する逆バイアス電圧を制御する
ことで、高精度に容量値を制御することが可能となる。
MIS（MOS）構造による第２のコンデンサを直列接続し、
第１のコンデンサに印加する逆バイアス電圧を制御する
ことで、高精度に容量値を制御することが可能となる。
次に、本発明を図面を参照して説明する。
第１図は本発明の半導体集積回路装置の一実施例の回
路図であり、図においてQ1〜Q8はトランジスタ、R1〜R8
は抵抗、C1〜C4はコンデンサを示している。
路図であり、図においてQ1〜Q8はトランジスタ、R1〜R8
は抵抗、C1〜C4はコンデンサを示している。
第２図は、第１図の回路において直列接続されたコン
デンサC1とC2,およびC3,C4を示す平面図であり、そのＸ
−Ｘ線の断面図を第３図に示している。これらの図にお
いて、１はＰ型半導体層であり、例えばＰ型半導体基板
で構成される。このＰ型半導体層１にはコンデンサの形
成領域にＮ型埋込層２を形成した上でＮ型半導体層，例
えばＮ型エピタキシャル層３を形成している。そして、
このＮ型エピタキシャル層３を各コンデンサ毎に絶縁分
離するように、Ｎ型エピタキシャル層３の全深さに渡っ
て分離用絶縁膜４を形成し、それぞれＮ型層3A,3Bを画
成している。この分離用絶縁膜４は、例えば選択熱酸化
膜で形成する。
デンサC1とC2,およびC3,C4を示す平面図であり、そのＸ
−Ｘ線の断面図を第３図に示している。これらの図にお
いて、１はＰ型半導体層であり、例えばＰ型半導体基板
で構成される。このＰ型半導体層１にはコンデンサの形
成領域にＮ型埋込層２を形成した上でＮ型半導体層，例
えばＮ型エピタキシャル層３を形成している。そして、
このＮ型エピタキシャル層３を各コンデンサ毎に絶縁分
離するように、Ｎ型エピタキシャル層３の全深さに渡っ
て分離用絶縁膜４を形成し、それぞれＮ型層3A,3Bを画
成している。この分離用絶縁膜４は、例えば選択熱酸化
膜で形成する。
そして、一方のＮ型層3AにはＰ型層５を形成してPN接
合を構成する。
合を構成する。
その上で、全面に絶縁膜６を形成し、前記一方のＮ型
層3A,P型層５および他方のＮ型層3Bにそれぞれ窓を開設
し、この窓を通して電極7A,7Bを形成している。なお、
電極7BによりＰ型層５と他方のＮ型層3Bとを直接電気接
続している。また、他方のＮ型層3B上の絶縁膜６上には
電極7Cを形成している。
層3A,P型層５および他方のＮ型層3Bにそれぞれ窓を開設
し、この窓を通して電極7A,7Bを形成している。なお、
電極7BによりＰ型層５と他方のＮ型層3Bとを直接電気接
続している。また、他方のＮ型層3B上の絶縁膜６上には
電極7Cを形成している。
この構成においては、電極7Aを第１図のＡ点,D点に示
す高電位側へ接続し、電極7Bを同じくＣ点,F点に接続し
て電極7Aと7Bの間、すなわち一方のＮ型層3AとＰ型層５
との間に逆バイアスを印加することで、PN接合面に空乏
層８を発生させ、この空乏層８を誘電体とした第１のコ
ンデンサを構成する。
す高電位側へ接続し、電極7Bを同じくＣ点,F点に接続し
て電極7Aと7Bの間、すなわち一方のＮ型層3AとＰ型層５
との間に逆バイアスを印加することで、PN接合面に空乏
層８を発生させ、この空乏層８を誘電体とした第１のコ
ンデンサを構成する。
この時、空乏層８を誘電体とする容量値Ｃ1を次の
（１）式に示す。
（１）式に示す。
ｃ1＝ε0εS1/d1・ｓ1……（１） ただし、ε0は真空中の誘電率、εS1はＮ型層3Aの比
誘電率、ｄ1は空乏層８の幅、ｓ1は電極7Bの面積であ
る。（１）式より１μm2当たりの容量値は0.3fF程度で
ある。
誘電率、ｄ1は空乏層８の幅、ｓ1は電極7Bの面積であ
る。（１）式より１μm2当たりの容量値は0.3fF程度で
ある。
また、電極7Cを第１図のＢ点,E点に、電極7Bを同じく
Ｃ点,F点にそれぞれ接続することで、電極7Cと電極7Bの
間に絶縁膜６を誘電体とした第２のコンデンサを構成す
る。
Ｃ点,F点にそれぞれ接続することで、電極7Cと電極7Bの
間に絶縁膜６を誘電体とした第２のコンデンサを構成す
る。
この時、絶縁膜６を誘電体とする容量値ｃ2を次の
（２）式に示す。
（２）式に示す。
ｃ2＝ε0εS2/d2・ｓ2……（２） ただし、ε0は真空中の誘電率、εS2は絶縁膜６の比
誘電率、ｄ2は絶縁膜６の厚さ、ｓ2は電極7Cの面積であ
る。（２）式より１μm2当たりの容量値は0.2fF程度で
ある。
誘電率、ｄ2は絶縁膜６の厚さ、ｓ2は電極7Cの面積であ
る。（２）式より１μm2当たりの容量値は0.2fF程度で
ある。
第１図のＡ−Ｂ間,D−Ｅ間の容量は、（１），（２）
式より第１着よび第２のコンデンサを直列接続した容量
であり、この容量ｃ3を次の（３）式に示す。
式より第１着よび第２のコンデンサを直列接続した容量
であり、この容量ｃ3を次の（３）式に示す。
ｃ3＝（ｃ1・ｃ2）／（ｃ1＋ｃ2）……（３） ここで、ｃ1は電極7Bにかける電圧で可変できる。す
なわち、その電極が高ければ空乏層８の距離ｄ1は大き
くなり、電圧が低ければ空乏層８の距離ｄ2は小さくな
る。
なわち、その電極が高ければ空乏層８の距離ｄ1は大き
くなり、電圧が低ければ空乏層８の距離ｄ2は小さくな
る。
したがって、（３）式より電極7Bにかける電圧により
１μm2当たり0.1fF程度可変可能である。これにより、
第１図の半導体集積回路装置を製造・組立後に、外部か
ら電極7Bにかける電圧を＋1V〜＋2Vに制御すれば、設計
値に対する容量値のバラツキを±３％程度に抑制するこ
とが可能となる。
１μm2当たり0.1fF程度可変可能である。これにより、
第１図の半導体集積回路装置を製造・組立後に、外部か
ら電極7Bにかける電圧を＋1V〜＋2Vに制御すれば、設計
値に対する容量値のバラツキを±３％程度に抑制するこ
とが可能となる。
第４図は、本発明の他の実施例を示す断面図であり、
前記実施例の第３図に対応する図である。なお、第３図
と同一部分には同一符号を付してある。
前記実施例の第３図に対応する図である。なお、第３図
と同一部分には同一符号を付してある。
この実施例では、各コンデンサのＮ型層3A,3Bの下部
に絶縁層9A,9Bを形成し、各Ｎ型層3A,3BをＰ型半導体層
１から絶縁させている点が前記実施例とは相違してい
る。なお、Ｎ型埋込層は形成していない。
に絶縁層9A,9Bを形成し、各Ｎ型層3A,3BをＰ型半導体層
１から絶縁させている点が前記実施例とは相違してい
る。なお、Ｎ型埋込層は形成していない。
この絶縁層9A,9Bを形成することにより、各コンデン
サにおけるＰ型半導体層１に対する容量を低減すること
が可能となり、外部から電極7Bにかける電圧の制御範囲
が＋1V〜＋1.5Vでも設計値に対するバラツキを±３％程
度になるように構成できる。
サにおけるＰ型半導体層１に対する容量を低減すること
が可能となり、外部から電極7Bにかける電圧の制御範囲
が＋1V〜＋1.5Vでも設計値に対するバラツキを±３％程
度になるように構成できる。
以上説明したように本発明は、PN接合による第１のコ
ンデンサと、MIS（MOS）構造による第２のコンデンサを
直列接続し、かつ第１のコンデンサに印加する逆バイア
ス電圧を制御する構成としているので、この逆バイアス
電圧を制御することで、直列接続されたコンデンサ全体
の容量値を高精度に制御することができ、設計値に準じ
た特性の半導体集積回路装置を得ることができる。
ンデンサと、MIS（MOS）構造による第２のコンデンサを
直列接続し、かつ第１のコンデンサに印加する逆バイア
ス電圧を制御する構成としているので、この逆バイアス
電圧を制御することで、直列接続されたコンデンサ全体
の容量値を高精度に制御することができ、設計値に準じ
た特性の半導体集積回路装置を得ることができる。
第１図は本発明の半導体集積回路装置の一例の回路図、
第２図は第１図の回路で用いられるコンデンサの一実施
例の平面レイアウト図、第３図は第２図のＸ−Ｘ線に沿
う断面図、第４図は本発明の他の実施例の第３図と同様
の断面図である。 １……Ｐ型半導体層、２……Ｎ型埋込層、３……Ｎ型エ
ピタキシャル層、3A,3B……Ｎ型層、４……分離用絶縁
膜、５……Ｐ型層、６……絶縁膜、7A,7B,7C……電極、
８……空乏層、9A,9B……絶縁層。
第２図は第１図の回路で用いられるコンデンサの一実施
例の平面レイアウト図、第３図は第２図のＸ−Ｘ線に沿
う断面図、第４図は本発明の他の実施例の第３図と同様
の断面図である。 １……Ｐ型半導体層、２……Ｎ型埋込層、３……Ｎ型エ
ピタキシャル層、3A,3B……Ｎ型層、４……分離用絶縁
膜、５……Ｐ型層、６……絶縁膜、7A,7B,7C……電極、
８……空乏層、9A,9B……絶縁層。
Claims (2)
- 【請求項１】互いに絶縁分離された２つの一導電型の半
導体層の一方に逆導電型の半導体層を形成してPN接合を
構成し、かつこのPN接合に逆バイアスを印加して構成し
た第１のコンデンサと、前記他方の一導電型の半導体層
上に形成した絶縁膜上に形成した電極と該半導体層とで
構成した第２のコンデンサとを備え、これら第１および
第２のコンデンサを直列接続したことを特徴とする半導
体集積回路装置。 - 【請求項２】一導電型の半導体層を素子分離絶縁膜で絶
縁分離した２つの半導体層と、これら２つの半導体層の
うち一方の半導体層の内部に形成した逆導電型の半導体
層と、前記２つの半導体層の上面を覆う絶縁膜と、前記
絶縁膜に開設した窓を通して前記一方の半導体層に接続
される第１の電極と、前記絶縁膜の他の箇所に開設した
窓を通して前記逆導電型の半導体層および前記他方の半
導体層に接続される第２の電極と、前記他方の半導体層
上において前記絶縁膜上に形成された第３の電極とを備
え、前記第１の電極と第２の電極には前記一方の半導体
層と前記逆導電型の半導体層に対して逆バイアスを印加
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15824490A JP2917428B2 (ja) | 1990-06-16 | 1990-06-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15824490A JP2917428B2 (ja) | 1990-06-16 | 1990-06-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0453159A JPH0453159A (ja) | 1992-02-20 |
| JP2917428B2 true JP2917428B2 (ja) | 1999-07-12 |
Family
ID=15667408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15824490A Expired - Fee Related JP2917428B2 (ja) | 1990-06-16 | 1990-06-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2917428B2 (ja) |
-
1990
- 1990-06-16 JP JP15824490A patent/JP2917428B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453159A (ja) | 1992-02-20 |
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Legal Events
| Date | Code | Title | Description |
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