JPH0453159A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にコンデンサ（
キャパシタ）を有する半導体集積回路装置に関する。

〔従来の技術〕

従来、この種の半導体集積回路装置は、ウェハー上にＣ
ＶＤ法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉ
ｔｉｏｎ法）やＬＰＣＶＤ法（Ｌｏｗ　Ｐｒｅｓｓｕｒ
ｅ　Ｃｈｅｍｉｃａｌ　ＶａｐｏｒＤｅｐｏｓｉ　ｔｉ
ｏｎ法）等により、絶縁膜、酸化膜等の薄膜（５００〜
１０００人）を成長させ、それを誘電体としてＭｉｓ構
造（Ｍｅｔａｌ　Ｉｎ５ｕｌａｔｏｒ　Ｓｅ＋ｗｉｃｏ
ｎｄｕｃｔｏｒ構造）やＭＯ３構造（Ｍｅｔａｌ　０ｘ
ｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ構造）を構成し、
平行平板コンデンサ、トレンチ構造型コンデンサ、多層
配線利用のコンデンサを形成していた。

〔発明が解決しようとする課！！］ 上述した従来の半導体集積回路装置のコンデンサは絶縁
膜、酸化膜等を誘電体膜として使用したＭＴＳ構造、Ｍ
’Ｏ３構造であるが、絶縁膜７酸化膜等の膜厚の制御性
が悪いため、コンデンサの容量値のバラツキが設計値に
対して±３０％程度で大きく、半導体集積回路装置の特
性を設計通りに発揮させることが難しいという問題があ
る。

本発明の目的は、容量値のバラツキを低減したコンデン
サを備える半導体集積回路装置を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、互いに絶縁分離された
２つの一導電型の半導体層の一方に逆導電型の半導体層
を形成してＰＮ接合を構成し、かつこのＰＮ接合に逆バ
イアスを印加して構成した第１のコンデンサと、他方の
一導電型の半導体層を絶縁膜で覆い、この絶縁膜上に形
成した電極と該半導体層とで構成した第２のコンデンサ
とを備え、これら第１および第２のコンデンサを直列接
続した構成としている。

例えば、一導電型の半導体層を素子分離絶縁膜で絶縁分
離した２つの半導体層と、一方の半導体層の内部に形成
した逆導電型の半導体層と、これらの半導体層の上面を
覆う絶縁膜と、この絶縁膜に開設した窓を通して前記一
方の半導体層に接続される電極と、同様に絶縁膜の窓を
通して前記逆導電型の半導体層および他方の半導体層に
接続される電極と、前記他方の半導体層上において前記
絶縁膜上に形成された電極とで構成される。

〔作用〕

本発明によれば、ＰＮ接合による第１のコンデンサと、
ＭＩＳ（ＭＯＳ）構造による第２のコンデンサを直列接
続し、第１のコンデンサに印加する逆バイアス電圧を制
御することで、高精度に容量値を制御することが可能と
なる。

〔実施例］ 次に、本発明を図面を参照して説明する。

第１図は本発明の半導体集積回路装置の一実施例の回路
図であり、図においてＱ１〜Ｑ８はトランジスタ、Ｒ１
−Ｒ８は抵抗、Ｃ１〜Ｃ４はコンデンサを示している。

第２図は、第１図の回路において直列接続されたコンデ
ンサＣＩとＣ２，およびＣ３，Ｃ４を示す平面図であり
、そのＸ−Ｘ線の断面図を第３図に示している。これら
の図において、１はＰ型半導体層であり、例えばＰ型半
導体基板で構成される。このＰ型半導体層１にはコンデ
ンサの形成領域にＮ型埋込層２を形成した上でＮ型半導
体層。

例えばＮ型エピタキシャル層３を形成している。

そして、このＮ型エピタキシャル層３を各コンデンサ毎
に絶縁分離するように、Ｎ型エピタキシャル層３の全深
さに渡って分離用絶縁膜４を形成し、それぞれＮ型層３
Ａ、３Ｂを画成している。この分離用絶縁＃４は、例え
ば選択熱酸化膜で形成する。

そして、一方のＮ型層３ＡにはＰ型層５を形成してＰＮ
接合を構成する。

その上で、全面に絶縁膜６を形成し、前記一方のＮ型層
３Ａ、Ｐ型層５および他方のＮ型層３Ｂにそれぞれ窓を
開設し、この窓を通して電極７Ａ。

７Ｂを形成している。なお、電極７ＢによりＰ型層５と
他方のＮ型層３Ｂとを直接電気接続している。また、他
方のＮ型層３Ｂ上の絶縁膜６上には電極７Ｃを形成して
いる。

この構成においては、電極７Ａを第１図のＡ点。

Ｄ点に示す高電位側へ接続し、電極７Ｂを同しく０点、
Ｆ点に接続して電極７Ａと７Ｂの間、すなわち一方のＮ
型層３ＡとＰ型層５との間に逆バイアスを印加する“こ
とで、ＰＮ接合面に空乏層８を発生させ、この空乏層８
を誘電体とした第１のコンデンサを構成する。

この時、空乏層８を誘電体とする容量値Ｃ３を次の（１
）式に示す。

Ｃ，＝ε。εｔ＋／ｄ＋　　・ｓ、　　・・・・・・（
１）ただし、ε。は真空中の誘電率、εｓ１はＮ型層３
Ａの比誘電率、ｄ、は空乏層８の幅、Ｓｌは電極７Ｂの
面積である。（１）式より１ｕｍ”当たりの容量値は０
．３ｆＦ程度である。

また、電極７Ｃを第１図のＢ点、Ｅ点に、電極７Ｂを同
じ（０点、Ｆ点にそれぞれ接続することで、電極７Ｃと
電極７Ｂの間に絶縁膜６を誘電体とした第２のコンデン
サを構成する。

この時、絶縁膜６を誘電体とする容量値Ｃ２を次の（２
）式に示す。

Ｃ１−６゜εｓｚ／ｄｚ　　−Ｓ２　　’−・−（２）
ただし、ε。は真空中の誘電率、εＳ□は絶縁膜６の比
誘電率、ｄ２は絶縁膜６の厚さ、Ｓ２は電極７Ｃの面積
である。（２）式より１μｍ２当たりの容量値は０．２
ｆＦ程度である。

第１図のＡ−Ｂ間、Ｄ−Ｅ間の容量は、（１）。

（２）式より第１および第２のコンデンサを直列接続し
た容量であり、この容量Ｃ３を次の（３）式に示す。

Ｃ３−（Ｃ＋　　−Ｃｚ　）／　（Ｃ＋　＋Ｃｚ　）−
（３）ここで、ｃｌは電極７Ｂにかける電圧で可変でき
る。すなわち、その電極が高ければ空乏層８の距離ｄ、
は大きくなり、電圧が低ければ空乏層８の距Ｍ　ｄｚは
小さくなる。

したがって、（３）式より電極７Ｂにかける電圧により
１μｍ２当たり０．１ｆＦ程度可変可能である。これに
より、第１図の半導体集積回路装置を製造・組立後に、
外部から電極７Ｂにかける電圧を＋１ｖ〜＋２ｖに制御
すれば、設計値に対する容量値のバラツキを±３％程度
に抑制することが可能となる。

第４図は、本発明の他の実施例を示す断面図であり、前
記実施例の第３図に対応する図である。

なお、第３図と同一部分には同一符号を付しである。

この実施例では、各コンデンサのＮ型層３Ａ。

３Ｂの下部に絶縁層９Ａ、９Ｂを形成し、各Ｎ型層３Ａ
、３ＢをＰ型半導体層重から絶縁させている点が前記実
施例とは相違している。なお、Ｎ型埋込層は形成してい
ない。

この絶縁層９Ａ、９Ｂを形成することにより、各コンデ
ンサにおけるＰ型半導体層１に対する容量を低減するこ
とが可能となり、外部から電極７Ｂにかける電圧の制御
範囲が＋１Ｖ〜＋１，５Ｖでも設計値に対するバラツキ
を±３％程度になるように構成できる。

〔発明の効果〕

以上説明したように本発明は、Ｐ　Ｎ接合による第１の
コンデンサと、ＭｒＳ　（ＭＯＳ）構造による第２のコ
ンデンサを直列接続し、かつ第１のコンデンサに印加す
る逆バイアス電圧を制御する構成としているので、この
逆バイアス電圧を制御することで、直列接続されたコン
デンサ全体の容量値を高精度に制御することができ、設
計値に準した特性の半導体集積回路装置を得ることがで
きる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の一例の回路図、
第２図は第１図の回路で用いられるコンデンサの一実施
例の平面レイアウト図、第３図は第２図のＸ−Ｘ線に沿
う断面図、第４図は本発明の他の実施例の第３図と同様
の断面図である。 １・・・Ｐ型半導体層、２・・・Ｎ型埋込層、３・・・
Ｎ型エピタキシャル層、３Ａ、３Ｂ・・・Ｎ型層、４・
・・分離用絶縁膜、訃・・Ｐ型層、６・・・絶縁膜、７
Ａ、７Ｂ７Ｃ・・・電極、８・・・空乏層、９Ａ、９Ｂ
・・・絶縁層。

Claims (1)

1. 【特許請求の範囲】 １、互いに絶縁分離された２つの一導電型の半導体層の
   一方に逆導電型の半導体層を形成してＰＮ接合を構成し
   、かつこのＰＮ接合に逆バイアスを印加して構成した第
   １のコンデンサと、他方の一導電型の半導体層を絶縁膜
   で覆い、この絶縁膜上に形成した電極と該半導体層とで
   構成した第２のコンデンサとを備え、これら第１および
   第２のコンデンサを直列接続したことを特徴とする半導
   体集積回路装置。 ２、一導電型の半導体層を素子分離絶縁膜で絶縁分離し
   た２つの半導体層と、一方の半導体層の内部に形成した
   逆導電型の半導体層と、これらの半導体層の上面を覆う
   絶縁膜と、この絶縁膜に開設した窓を通して前記一方の
   半導体層に接続される電極と、同様に絶縁膜の窓を通し
   て前記逆導電型の半導体層および他方の半導体層に接続
   される電極と、前記他方の半導体層上において前記絶縁
   膜上に形成された電極とを備えることを特徴とする半導
   体集積回路装置。