JPH02137256A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02137256A JPH02137256A JP63291326A JP29132688A JPH02137256A JP H02137256 A JPH02137256 A JP H02137256A JP 63291326 A JP63291326 A JP 63291326A JP 29132688 A JP29132688 A JP 29132688A JP H02137256 A JPH02137256 A JP H02137256A
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- Japan
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- well
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- 238000009792 diffusion process Methods 0.000 claims abstract description 29
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特にＭＯＳ型容量素
子を備えた半導体集積回路に関する。
子を備えた半導体集積回路に関する。
従来からＭＯＳ型容量素子は、２極間の電位差によりこ
の容量値が変化する事が知られている。
の容量値が変化する事が知られている。
従ってこの容量が変わっては困るスイッチドキャパシタ
フィルタ等の容量素子としてはＭＯＳ型容量素子が使え
なかった。従って、従来の容量素子は、第４図に示すよ
うに、半導体基板１４の上に絶縁膜１５を設け、絶縁膜
１５の上に多結晶シリコン層又はアルミニウム層を堆積
し、選択的にエツチングして下層の電極１６を設ける。
フィルタ等の容量素子としてはＭＯＳ型容量素子が使え
なかった。従って、従来の容量素子は、第４図に示すよ
うに、半導体基板１４の上に絶縁膜１５を設け、絶縁膜
１５の上に多結晶シリコン層又はアルミニウム層を堆積
し、選択的にエツチングして下層の電極１６を設ける。
次に、電極１６を含む表面に眉間絶縁膜１７を堆積し、
眉間絶縁膜１７の上に多結晶シリコン層又はアルミニウ
ム層を堆積して、選択的にエツチングし、眉間絶縁膜１
７を介して電極１６と相対する上層電極１８を設けて構
成していた。
眉間絶縁膜１７の上に多結晶シリコン層又はアルミニウ
ム層を堆積して、選択的にエツチングし、眉間絶縁膜１
７を介して電極１６と相対する上層電極１８を設けて構
成していた。
上述した従来の半導体集積回路は、相対する下層電極と
上層電極との間に介在する眉間絶縁膜を誘電体として容
量素子を構成しているため、眉間絶縁膜の膜厚を薄く形
成することが困難であり、その結果、容量が小さくなる
か、又は容量を大きくするために電極を形成する面積が
増大し集積度が低くなるという問題点がある。
上層電極との間に介在する眉間絶縁膜を誘電体として容
量素子を構成しているため、眉間絶縁膜の膜厚を薄く形
成することが困難であり、その結果、容量が小さくなる
か、又は容量を大きくするために電極を形成する面積が
増大し集積度が低くなるという問題点がある。
本発明の半導体集積回路は、−導電型半導体基板に設け
た逆導電型の第１及び第２のウェルと、前記第１および
第２のウェル領域上にゲート絶縁膜を介してそれぞれ設
けた第１及び第２のゲート電極と、前記第１及び第２の
ゲート電極に整合して前記第１及び第２のウェルのそれ
ぞれに設けた一導電型の第１及び第２の拡散領域と、前
記第１のゲート電極と前記第２の拡散領域及び前記第２
のウェルを接続する配線と、前記第２のゲート電極と前
記第１の拡散領域及び前記第１のウェルを接続する配線
とを備え、実質的に同一形状のＭＯ８容量素子を互に逆
向きに並列接続した容量素子を有する。
た逆導電型の第１及び第２のウェルと、前記第１および
第２のウェル領域上にゲート絶縁膜を介してそれぞれ設
けた第１及び第２のゲート電極と、前記第１及び第２の
ゲート電極に整合して前記第１及び第２のウェルのそれ
ぞれに設けた一導電型の第１及び第２の拡散領域と、前
記第１のゲート電極と前記第２の拡散領域及び前記第２
のウェルを接続する配線と、前記第２のゲート電極と前
記第１の拡散領域及び前記第１のウェルを接続する配線
とを備え、実質的に同一形状のＭＯ８容量素子を互に逆
向きに並列接続した容量素子を有する。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は第１図に示す実施例の等価回路図
である。
プの断面図、第２図は第１図に示す実施例の等価回路図
である。
第１図及び第２図に示すように、Ｐ型シリコン基板１の
主面に選択的に第１のＮ型ウェル２ａ及び第２のＮ型ウ
ェル２ｂを選択的に設け、Ｎ型ウェル２ａ、２ｂを含む
表面にゲート絶縁膜３を設ける。次に、Ｎ型ウェル２ａ
の領域上のゲート絶縁膜３の上に第１のゲート電極４ａ
を選択的に設け、Ｎ型ウェル２ｂの領域上のゲート絶縁
膜３の上に第２のゲート電極４ｂをそれぞれ設ける。次
に、ゲート電極４ａに整合してＮ型ウェル２ａに第１の
Ｐ型拡散領域５ａを設け、ゲート電極４ｂに整合してＮ
型ウェル２ｂに第２のＰ型拡散領域５ｂを設ける。次に
、Ｎ型ウェル２ａにコンタクト用のＮ＋型拡散領域６ａ
とＮ型ウェル２ｂにコンタクト用のＮ＋型拡散領域６ｂ
とを設ける。次に、ゲート電極４ａ、４ｂを含む表面に
眉間絶縁膜７を堆積し、ゲート電極４ａ、４ｂ及びＰ型
拡散領域５ａ、５ｂ及びＮ＋型拡散領域６ａ、６ｂのそ
れぞれのコンタクト用開孔部と、前記開孔部の各電極及
び領域と接続する配線８を設けて第１のゲート電極４ａ
と第２のＰ型拡散領域５ｂ及び第２のＮ＋型拡散領域６
ｂを電気的に端子９に接続し、第２のゲート電極４ｂと
第１のＰ型拡散領域５ａ及び第１のＮ＋型拡散領域６ａ
を電気的に端子１０に接続し、実質的に同一構成のＭＯ
Ｓ型容量素子を互に逆向きに並列接続した容量素子を得
る。
主面に選択的に第１のＮ型ウェル２ａ及び第２のＮ型ウ
ェル２ｂを選択的に設け、Ｎ型ウェル２ａ、２ｂを含む
表面にゲート絶縁膜３を設ける。次に、Ｎ型ウェル２ａ
の領域上のゲート絶縁膜３の上に第１のゲート電極４ａ
を選択的に設け、Ｎ型ウェル２ｂの領域上のゲート絶縁
膜３の上に第２のゲート電極４ｂをそれぞれ設ける。次
に、ゲート電極４ａに整合してＮ型ウェル２ａに第１の
Ｐ型拡散領域５ａを設け、ゲート電極４ｂに整合してＮ
型ウェル２ｂに第２のＰ型拡散領域５ｂを設ける。次に
、Ｎ型ウェル２ａにコンタクト用のＮ＋型拡散領域６ａ
とＮ型ウェル２ｂにコンタクト用のＮ＋型拡散領域６ｂ
とを設ける。次に、ゲート電極４ａ、４ｂを含む表面に
眉間絶縁膜７を堆積し、ゲート電極４ａ、４ｂ及びＰ型
拡散領域５ａ、５ｂ及びＮ＋型拡散領域６ａ、６ｂのそ
れぞれのコンタクト用開孔部と、前記開孔部の各電極及
び領域と接続する配線８を設けて第１のゲート電極４ａ
と第２のＰ型拡散領域５ｂ及び第２のＮ＋型拡散領域６
ｂを電気的に端子９に接続し、第２のゲート電極４ｂと
第１のＰ型拡散領域５ａ及び第１のＮ＋型拡散領域６ａ
を電気的に端子１０に接続し、実質的に同一構成のＭＯ
Ｓ型容量素子を互に逆向きに並列接続した容量素子を得
る。
なお、Ｐ型拡散領域５ａ、５ｂはそれぞれのＮ型ウェル
２ａ又は２ｂ内で一体化して設けても良い。
２ａ又は２ｂ内で一体化して設けても良い。
第３図は本発明の半導体集積回路のＭＯＳ型容量素子の
Ｃ−■特性図である。
Ｃ−■特性図である。
第３図に示すように、第１のＭＯＳ型容量素子のＣ−■
特性１１は、ゲート電極４ａに正極性電圧を印加したと
きには、ゲート絶縁膜３を介してＮ型ウェル２の表面に
電子が集まり、容量はゲート絶縁膜容量ＣＯＸのみとな
るが、印加電圧を下げてゲートしきい電圧近傍の電圧を
ゲート電極４ａに印加している時は、Ｎ型ウェル２の表
面に空乏領域が形成される為、ＭＯＳ容量はゲート絶縁
膜容量ＣＯＸと空乏層容量ＣＤが直列に接続された状態
になり減少していく。そして更にゲート電極４ａにかけ
る電圧を下げるとＮ型ウェル４の表面には、反転層が形
成されＭＯＳ容量は再びゲート絶縁膜容量ＣＯＸのみで
支配されるようになる。また、これと逆極性の第２のＭ
ＯＳ型容量素子のＣ−Ｖ特性１２はＯＶ点を中心に第１
のＭＯＳ型容量素子のＣ−７曲線を反転した形つまり破
線で表わした曲線となる。従って合成された容量素子の
Ｃ−■特性１３はＯＶ点を中心に左右対称となる。この
ため、ＭＯＳ型容量素子の合成された容量値は２倍で０
■点付近のバイアス電圧による変動値はＭＯＳ型容量素
子１個の場合と同じとなり、容量値に対する変動値の比
が低減し、電圧依存性の小さいＭＯＳ型容量素子が得ら
れる。
特性１１は、ゲート電極４ａに正極性電圧を印加したと
きには、ゲート絶縁膜３を介してＮ型ウェル２の表面に
電子が集まり、容量はゲート絶縁膜容量ＣＯＸのみとな
るが、印加電圧を下げてゲートしきい電圧近傍の電圧を
ゲート電極４ａに印加している時は、Ｎ型ウェル２の表
面に空乏領域が形成される為、ＭＯＳ容量はゲート絶縁
膜容量ＣＯＸと空乏層容量ＣＤが直列に接続された状態
になり減少していく。そして更にゲート電極４ａにかけ
る電圧を下げるとＮ型ウェル４の表面には、反転層が形
成されＭＯＳ容量は再びゲート絶縁膜容量ＣＯＸのみで
支配されるようになる。また、これと逆極性の第２のＭ
ＯＳ型容量素子のＣ−Ｖ特性１２はＯＶ点を中心に第１
のＭＯＳ型容量素子のＣ−７曲線を反転した形つまり破
線で表わした曲線となる。従って合成された容量素子の
Ｃ−■特性１３はＯＶ点を中心に左右対称となる。この
ため、ＭＯＳ型容量素子の合成された容量値は２倍で０
■点付近のバイアス電圧による変動値はＭＯＳ型容量素
子１個の場合と同じとなり、容量値に対する変動値の比
が低減し、電圧依存性の小さいＭＯＳ型容量素子が得ら
れる。
以上説明したように本発明は、第１．第２のＭＯＳ型容
量素子を逆向きに並列接続して容量素子を構成する事に
より、従来に比べて容量値の電圧依存性を軽減できるの
で、高精度の回路に使用でき、容量素子を有する半導体
集積回路のコスト低減又は集積度の改善ができる効果が
ある。
量素子を逆向きに並列接続して容量素子を構成する事に
より、従来に比べて容量値の電圧依存性を軽減できるの
で、高精度の回路に使用でき、容量素子を有する半導体
集積回路のコスト低減又は集積度の改善ができる効果が
ある。
９．１０・・・端子、１１・・・第１のＭＯＳ型容量素
子のＣ−■特性、１２・・・第２のＭＯＳ型容量素子の
Ｃ−■特性、１３・・・合成した容量素子のＣ−■特性
、１４・・・半導体基板、１５・・・絶縁膜、１６・・
・電極、１７・・・層間絶縁膜、１８・・・電極。
子のＣ−■特性、１２・・・第２のＭＯＳ型容量素子の
Ｃ−■特性、１３・・・合成した容量素子のＣ−■特性
、１４・・・半導体基板、１５・・・絶縁膜、１６・・
・電極、１７・・・層間絶縁膜、１８・・・電極。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は第１図に示す実施例の等価回路図
、第３図は本発明の半導体集積回路のＭＯＳ型容量素子
のＣ−■特性図、第４図は従来の半導体集積回路の一例
を示す半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２ａ、２ｂ・・・Ｎ型ウェ
ル、３・・・ゲート絶縁膜、４ａ、４ｂ・・・ゲート電
極、５ａ、５ｂ・・−Ｐ型拡散領域、６ａ、６ｂ−・−
Ｎ＋型拡散領域、７・・・層間絶縁膜、８・・・配線、
第 １ 図 θ 即７７０電工 Ｖ 声 ３図 刀 ２ 図 第４図
プの断面図、第２図は第１図に示す実施例の等価回路図
、第３図は本発明の半導体集積回路のＭＯＳ型容量素子
のＣ−■特性図、第４図は従来の半導体集積回路の一例
を示す半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２ａ、２ｂ・・・Ｎ型ウェ
ル、３・・・ゲート絶縁膜、４ａ、４ｂ・・・ゲート電
極、５ａ、５ｂ・・−Ｐ型拡散領域、６ａ、６ｂ−・−
Ｎ＋型拡散領域、７・・・層間絶縁膜、８・・・配線、
第 １ 図 θ 即７７０電工 Ｖ 声 ３図 刀 ２ 図 第４図
Claims (1)
- 一導電型半導体基板に設けた逆導電型の第１及び第２の
ウェルと、前記第１および第２のウェルの領域上にゲー
ト絶縁膜を介してそれぞれ設けた第１及び第２のゲート
電極と、前記第１及び第２のゲート電極に整合して前記
第１及び第２のウェルのそれぞれに設けた一導電型の第
１及び第２の拡散領域と、前記第１のゲート電極と前記
第２の拡散領域及び前記第２のウェルを接続する配線と
、前記第２のゲート電極と前記第１の拡散領域及び前記
第１のウェルを接続する配線とを備え、実質的に同一形
状のＭＯＳ容量素子を互に逆向きに並列接続した容量素
子を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291326A JPH06103735B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291326A JPH06103735B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137256A true JPH02137256A (ja) | 1990-05-25 |
| JPH06103735B2 JPH06103735B2 (ja) | 1994-12-14 |
Family
ID=17767464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291326A Expired - Lifetime JPH06103735B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103735B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631492A (en) * | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
| US5861648A (en) * | 1997-04-03 | 1999-01-19 | Fujitsu Limited | Capacitor unit of a booster circuit whose low-voltage operating point margin can be expanded while an increase in area occupied thereby is suppressed |
| US5965928A (en) * | 1996-04-17 | 1999-10-12 | Nec Corporation | Semiconductor device with MOS capacitor and fabrication method thereof |
| US6063659A (en) * | 1996-02-28 | 2000-05-16 | Le; Hung Pham | Method of forming a high-precision linear MOS capacitor using conventional MOS device processing steps |
| WO2003073510A3 (de) * | 2002-02-22 | 2003-12-04 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit einer parallelschaltung gekoppelter kapazitäten |
-
1988
- 1988-11-17 JP JP63291326A patent/JPH06103735B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631492A (en) * | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
| US6063659A (en) * | 1996-02-28 | 2000-05-16 | Le; Hung Pham | Method of forming a high-precision linear MOS capacitor using conventional MOS device processing steps |
| US5965928A (en) * | 1996-04-17 | 1999-10-12 | Nec Corporation | Semiconductor device with MOS capacitor and fabrication method thereof |
| US5861648A (en) * | 1997-04-03 | 1999-01-19 | Fujitsu Limited | Capacitor unit of a booster circuit whose low-voltage operating point margin can be expanded while an increase in area occupied thereby is suppressed |
| WO2003073510A3 (de) * | 2002-02-22 | 2003-12-04 | Infineon Technologies Ag | Integrierte halbleiterschaltung mit einer parallelschaltung gekoppelter kapazitäten |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103735B2 (ja) | 1994-12-14 |
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