JPH02137255A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02137255A JPH02137255A JP29130688A JP29130688A JPH02137255A JP H02137255 A JPH02137255 A JP H02137255A JP 29130688 A JP29130688 A JP 29130688A JP 29130688 A JP29130688 A JP 29130688A JP H02137255 A JPH02137255 A JP H02137255A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 abstract description 13
- 239000012535 impurity Substances 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 238000005530 etching Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＭＯ３型容量素子
を備えた半導体集積回路に関する。
を備えた半導体集積回路に関する。
従来、この種の半導体集積回路は、第５図に示すように
、ｐ型シリコン基板１の主面に設けたｎ型ウェル２と、
ｎ型ウェル２の表面のチャネル形成領域に設けたｐ−型
領域３と、ｎ型ウェル２を含む表面に設けたゲート絶縁
膜４と、ゲート絶縁膜４の上に設けたゲート電極５と、
ゲート電極５に整合してｎ型ウェル２の表面に設けたｐ
２型拡散領域６と、ｐ“型拡散領域６に隣接してｎ型ウ
ェル２の表面に設けたｎ＋型拡散領域７と、ゲート電極
５を含む表面に設けた層間絶縁膜８と層間絶縁膜８に設
けたコンタクト用開孔部と、前記開孔部を介してゲート
電極５に接続した配線９、ｐ＋型拡散領域６の一方に接
続した配置！ １０ 、他方のｐ＋型拡散領域６及びｎ
１型拡散領域７の双方に接続する配線１１とをそれぞれ
備え、配線１０と配線１１を接続してＭＯ３型容量素子
を構成する。
、ｐ型シリコン基板１の主面に設けたｎ型ウェル２と、
ｎ型ウェル２の表面のチャネル形成領域に設けたｐ−型
領域３と、ｎ型ウェル２を含む表面に設けたゲート絶縁
膜４と、ゲート絶縁膜４の上に設けたゲート電極５と、
ゲート電極５に整合してｎ型ウェル２の表面に設けたｐ
２型拡散領域６と、ｐ“型拡散領域６に隣接してｎ型ウ
ェル２の表面に設けたｎ＋型拡散領域７と、ゲート電極
５を含む表面に設けた層間絶縁膜８と層間絶縁膜８に設
けたコンタクト用開孔部と、前記開孔部を介してゲート
電極５に接続した配線９、ｐ＋型拡散領域６の一方に接
続した配置！ １０ 、他方のｐ＋型拡散領域６及びｎ
１型拡散領域７の双方に接続する配線１１とをそれぞれ
備え、配線１０と配線１１を接続してＭＯ３型容量素子
を構成する。
このようにしてゲート絶縁膜４を介して対向するゲート
電極５とｐ−型領域とにより構成される容量部のＣ−■
特性は第６図に示すように、ゲート電極５に負電圧を印
加したときの容量Ｃはゲート絶縁膜のみで形成される容
量ＣＯＸになるが、Ｏｖ近傍ではｐ−型領域３の表面に
空乏層ができ、容量Ｃは となり小さくなる。ゲート電極の電圧を次第に上げるに
従いｎ型反転層が形成されるようになるが、ｎ４型拡散
領域７がチャネル領域と接していない為、ｎ型反転層と
ｐ型領域３の間の空乏層がＣ−Ｖ特性に関与し第６図の
ように一定値におさまってしまう。
電極５とｐ−型領域とにより構成される容量部のＣ−■
特性は第６図に示すように、ゲート電極５に負電圧を印
加したときの容量Ｃはゲート絶縁膜のみで形成される容
量ＣＯＸになるが、Ｏｖ近傍ではｐ−型領域３の表面に
空乏層ができ、容量Ｃは となり小さくなる。ゲート電極の電圧を次第に上げるに
従いｎ型反転層が形成されるようになるが、ｎ４型拡散
領域７がチャネル領域と接していない為、ｎ型反転層と
ｐ型領域３の間の空乏層がＣ−Ｖ特性に関与し第６図の
ように一定値におさまってしまう。
又、第５図に示すｎ＋型拡散領域７がチャネル領域と接
していない為、従来例に示すＭＯＳ容量には余分な抵抗
成分もしくは、容量成分が関与してしまう。
していない為、従来例に示すＭＯＳ容量には余分な抵抗
成分もしくは、容量成分が関与してしまう。
第７図は第５図の容量部のチャネル長方向に対し垂直な
面の断面図である。
面の断面図である。
区に示すように、ｎ型ウェル２に対し正極性の電圧を印
加して、チャネル領域の表面にｎ型反転層１２が形成さ
れた場合に、ｎ型反転層１２は、素子領域を区画するフ
ィールド絶縁膜１３の下面に設けたチャネルストッパ１
４を介するｎ＋型拡散領域７との接続の並列接続の形に
なっており、主としてチャネルストッパ１４とｎ型ウェ
ル２の抵抗成分と、ｎ型反転層１２とｐ−型領域３の間
及びＰ−型領域３とｎ型ウェル２の間の容量成分が関与
してきてししまう結果となり純粋なＭＯＳ容量以外に余
分なものがついてしまう。
加して、チャネル領域の表面にｎ型反転層１２が形成さ
れた場合に、ｎ型反転層１２は、素子領域を区画するフ
ィールド絶縁膜１３の下面に設けたチャネルストッパ１
４を介するｎ＋型拡散領域７との接続の並列接続の形に
なっており、主としてチャネルストッパ１４とｎ型ウェ
ル２の抵抗成分と、ｎ型反転層１２とｐ−型領域３の間
及びＰ−型領域３とｎ型ウェル２の間の容量成分が関与
してきてししまう結果となり純粋なＭＯＳ容量以外に余
分なものがついてしまう。
上述した従来の半導体集積回路は、ｎ“型拡散領域７が
チャネル領域と接していないのでＭＯＳ容量のＣ−■特
性が２極間の電位差により階段状に変化したり、チャネ
ルとｎ＋型拡散領域７の間に抵抗成分が介在し純粋なＭ
ＯＳ容量のみではなく回路上不具合が生じるという欠点
がある。
チャネル領域と接していないのでＭＯＳ容量のＣ−■特
性が２極間の電位差により階段状に変化したり、チャネ
ルとｎ＋型拡散領域７の間に抵抗成分が介在し純粋なＭ
ＯＳ容量のみではなく回路上不具合が生じるという欠点
がある。
本発明の半導体集積回路は、−導電型半導体基板の一主
面に設けた逆導電型のウェルと、前記ウェルの上に設け
た絶縁膜と、前記絶縁膜の上に設けた電極と、前記電極
に整合して前記ウェル内に設けた一導電型の拡散領域と
、前記電極の一部に整合し且つ前記電極直下に設けた一
導電型領域と接するように前記ウェル内に設けた逆導電
型の拡散領域とを有する。
面に設けた逆導電型のウェルと、前記ウェルの上に設け
た絶縁膜と、前記絶縁膜の上に設けた電極と、前記電極
に整合して前記ウェル内に設けた一導電型の拡散領域と
、前記電極の一部に整合し且つ前記電極直下に設けた一
導電型領域と接するように前記ウェル内に設けた逆導電
型の拡散領域とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す半導体チップの断
面図である。
面図である。
第１図に示すように、ｐ型シリコン基板１の主面にｎ型
ウェル２を選択的に設け、ｎ型ウェル２の表面のチャネ
ル形成領域にｐ型不純物を選択的にイオン注入してｐ−
型領域３を設ける。次に、ｎ型ウェル２を含む表面にゲ
ート絶縁膜４を設け、ゲート絶縁膜４の上に多結晶シリ
コン層を堆積してこれを選択的にエツチングしてゲート
電極５を形成する。次に、ゲート電極５に整合してｎ型
ウェル２内に不純物をイオン注入しＰ＋型拡散領域６を
設け、同様に不純物をイオン注入してゲート１！極５に
整合し且つｐ−型領域３と隣接するｎ“型拡散領域７を
選択的に形成する０次に、ゲート電極５を含む表面に眉
間絶縁膜８を堆積し、コンタクト用の開孔部を設ける。
ウェル２を選択的に設け、ｎ型ウェル２の表面のチャネ
ル形成領域にｐ型不純物を選択的にイオン注入してｐ−
型領域３を設ける。次に、ｎ型ウェル２を含む表面にゲ
ート絶縁膜４を設け、ゲート絶縁膜４の上に多結晶シリ
コン層を堆積してこれを選択的にエツチングしてゲート
電極５を形成する。次に、ゲート電極５に整合してｎ型
ウェル２内に不純物をイオン注入しＰ＋型拡散領域６を
設け、同様に不純物をイオン注入してゲート１！極５に
整合し且つｐ−型領域３と隣接するｎ“型拡散領域７を
選択的に形成する０次に、ゲート電極５を含む表面に眉
間絶縁膜８を堆積し、コンタクト用の開孔部を設ける。
次に、前記開孔部を介してゲート電８ｉｉ５に接続する
配線９、Ｐ＋型拡散領域６に接続する配線１０．ｎ＋型
拡散領域７と接続する配線１１をそれぞれ設け、配線１
０と配線１１を接続してＭＯＳ型容量素子を形成する。
配線９、Ｐ＋型拡散領域６に接続する配線１０．ｎ＋型
拡散領域７と接続する配線１１をそれぞれ設け、配線１
０と配線１１を接続してＭＯＳ型容量素子を形成する。
第２図は本発明の第１の実施例のＣ−■特性図である。
第２図に示すように、ゲート電極５にｎ型ウェル２に対
して負電圧を印加した場合の容量Ｃはゲート絶縁膜のみ
で得られる容量ＣＯＸとなり、ＯＶ近傍から正電圧側に
かけチャネル表面に空乏層が形成され、容量Ｃは Ｃｏｘ＋ Ｃ。
して負電圧を印加した場合の容量Ｃはゲート絶縁膜のみ
で得られる容量ＣＯＸとなり、ＯＶ近傍から正電圧側に
かけチャネル表面に空乏層が形成され、容量Ｃは Ｃｏｘ＋ Ｃ。
となり小さくなるが、電圧を更に増加させるとｎ型反転
層が形成され、ｎ＋型拡散領域７がチャネル領域に隣接
している為に容量値は再びＣＯＸに戻る。よって第６図
の従来のＭＯ３容量のＣ−■特性と比較してわかるよう
に、この実施例のＣ−■特性の方が電圧依存性がなくな
った。又ｎ“型領域４をチャネルに隣接して形成した為
、電圧を上げた時できるｎ型反転層と接する為従来のＭ
Ｏ８容量素子と異なりウェル領域の抵抗成分を除外する
ことができる。
層が形成され、ｎ＋型拡散領域７がチャネル領域に隣接
している為に容量値は再びＣＯＸに戻る。よって第６図
の従来のＭＯ３容量のＣ−■特性と比較してわかるよう
に、この実施例のＣ−■特性の方が電圧依存性がなくな
った。又ｎ“型領域４をチャネルに隣接して形成した為
、電圧を上げた時できるｎ型反転層と接する為従来のＭ
Ｏ８容量素子と異なりウェル領域の抵抗成分を除外する
ことができる。
第３図は本発明の第２の実施例を示す等価回路図である
。
。
第１図で示したＭＯ８型容量素子の接続に関し、第１の
ＭＯ８型容量素子２１に対し第２のＭＯ３型容量素子２
２を逆極性にして並列接続にした容量素子である。ＭＯ
８型容量素子２１゜２２は実質的に同一の形状、材質で
構成される。
ＭＯ８型容量素子２１に対し第２のＭＯ３型容量素子２
２を逆極性にして並列接続にした容量素子である。ＭＯ
８型容量素子２１゜２２は実質的に同一の形状、材質で
構成される。
第４図は本発明の第２の実施例のＣ−■特性図である。
図に示すように、第１のＭＯ９Ｏ９型容量素子−■特性
２３と第２のＭＯ８型容量素子のＣ−Ｖ特性は０７点を
中心にして対称形となっており、合成した容量素子のＣ
−■特性２５は第１．第２のＭＯ３容量素子２１．２２
の特性の和になり、この特性を見てわかる通りＯ■近傍
でのくぼみの大きさは、個々の容量の場合と同じである
が、合成された容量素子の特性で平坦な部分の容量値が
２倍になっているので、実質的に変動値の比が低減し、
電圧依存性の小さいＭＯ３型容量素子が得られる。
２３と第２のＭＯ８型容量素子のＣ−Ｖ特性は０７点を
中心にして対称形となっており、合成した容量素子のＣ
−■特性２５は第１．第２のＭＯ３容量素子２１．２２
の特性の和になり、この特性を見てわかる通りＯ■近傍
でのくぼみの大きさは、個々の容量の場合と同じである
が、合成された容量素子の特性で平坦な部分の容量値が
２倍になっているので、実質的に変動値の比が低減し、
電圧依存性の小さいＭＯ３型容量素子が得られる。
以上説明したように本発明は、ＭＯ８型容量素子のチャ
ネル領域に隣接してｐ ＋ 、 ｎ＋両領領域設けるこ
とにより、従来に比べ大幅に容量値の電圧依存性を軽減
でき、余分な抵抗成分を排除できる為、高精度の回路に
使用できる効果がある。
ネル領域に隣接してｐ ＋ 、 ｎ＋両領領域設けるこ
とにより、従来に比べ大幅に容量値の電圧依存性を軽減
でき、余分な抵抗成分を排除できる為、高精度の回路に
使用できる効果がある。
第１図は本発明の第１の実施例を示す半導体チップの断
面図、第２区は本発明の第１の実施例のＣ−Ｖ特性面、
第３図は本発明の第２の実施例を示す等価回路図、第４
図は本発明の第２の実施例のＣ−■特性面、第５図は従
来の半導体集積回路の一例を示す半導体チップの断面図
、第６図は従来の半導体集積回路のＣ−■特性図、第７
図は第５図の容量部のチャネル長方向に対し垂直な面の
断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型ウェル、３・
・・ｐ−型領域、４・・・ゲート絶縁膜、５・・・ゲー
ト電極、６・・・ｐ＋＋拡散領域、７・・・ｎ４型拡散
領域、８・・・層間絶縁膜、９，１０．１１・・・配線
、１２・・・ｎ型反転層、１３・・・フィールド絶縁膜
、１４・・・チャネルストッパ、２１．２２・・・ＭＯ
３型容量素子、２３・・・第１のＭＯ３型容量素子のＣ
−■特性、２４・・・第２のＭＯ８型容量素子のＣ−■
特性、２５・・・合成した容量素子のＣ−■特性。 ５テ′−ト電楊 あ［固
面図、第２区は本発明の第１の実施例のＣ−Ｖ特性面、
第３図は本発明の第２の実施例を示す等価回路図、第４
図は本発明の第２の実施例のＣ−■特性面、第５図は従
来の半導体集積回路の一例を示す半導体チップの断面図
、第６図は従来の半導体集積回路のＣ−■特性図、第７
図は第５図の容量部のチャネル長方向に対し垂直な面の
断面図である。 １・・・ｐ型シリコン基板、２・・・ｎ型ウェル、３・
・・ｐ−型領域、４・・・ゲート絶縁膜、５・・・ゲー
ト電極、６・・・ｐ＋＋拡散領域、７・・・ｎ４型拡散
領域、８・・・層間絶縁膜、９，１０．１１・・・配線
、１２・・・ｎ型反転層、１３・・・フィールド絶縁膜
、１４・・・チャネルストッパ、２１．２２・・・ＭＯ
３型容量素子、２３・・・第１のＭＯ３型容量素子のＣ
−■特性、２４・・・第２のＭＯ８型容量素子のＣ−■
特性、２５・・・合成した容量素子のＣ−■特性。 ５テ′−ト電楊 あ［固
Claims (1)
- 一導電型半導体基板の一主面に設けた逆導電型のウェル
と、前記ウェルの上に設けた絶縁膜と、前記絶縁膜の上
に設けた電極と、前記電極に整合して前記ウェル内に設
けた一導電型の拡散領域と、前記電極の一部に整合し且
つ前記電極直下に設けた一導電型領域と接するように前
記ウェル内に設けた逆導電型の拡散領域とを有すること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291306A JPH0744256B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291306A JPH0744256B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137255A true JPH02137255A (ja) | 1990-05-25 |
| JPH0744256B2 JPH0744256B2 (ja) | 1995-05-15 |
Family
ID=17767189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291306A Expired - Lifetime JPH0744256B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744256B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005106961A1 (en) * | 2004-04-28 | 2005-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Mos capacitor and semiconductor device |
| JP2006319370A (ja) * | 2006-08-11 | 2006-11-24 | Sharp Corp | Ｍｏｓ型容量素子および液晶表示装置の製造方法 |
| JP2007025708A (ja) * | 2006-08-11 | 2007-02-01 | Sharp Corp | 液晶表示装置およびその製造方法 |
| US8558238B2 (en) | 2006-06-01 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863160A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリセル |
-
1988
- 1988-11-17 JP JP63291306A patent/JPH0744256B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5863160A (ja) * | 1981-10-09 | 1983-04-14 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリセル |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005106961A1 (en) * | 2004-04-28 | 2005-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Mos capacitor and semiconductor device |
| US7825447B2 (en) | 2004-04-28 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | MOS capacitor and semiconductor device |
| US8558238B2 (en) | 2006-06-01 | 2013-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US8791461B2 (en) | 2006-06-01 | 2014-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP2006319370A (ja) * | 2006-08-11 | 2006-11-24 | Sharp Corp | Ｍｏｓ型容量素子および液晶表示装置の製造方法 |
| JP2007025708A (ja) * | 2006-08-11 | 2007-02-01 | Sharp Corp | 液晶表示装置およびその製造方法 |
| JP4512570B2 (ja) * | 2006-08-11 | 2010-07-28 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744256B2 (ja) | 1995-05-15 |
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