JPS63122147A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63122147A JPS63122147A JP26821486A JP26821486A JPS63122147A JP S63122147 A JPS63122147 A JP S63122147A JP 26821486 A JP26821486 A JP 26821486A JP 26821486 A JP26821486 A JP 26821486A JP S63122147 A JPS63122147 A JP S63122147A
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- 239000000758 substrate Substances 0.000 claims abstract description 16
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Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置に関し、特に抵抗素子領域内におけ
る抵抗素子間の絶縁分離構造に関する。
る抵抗素子間の絶縁分離構造に関する。
（従来の技術）
従来、能動素子領域と抵抗素子領域とを一つの半導体基
板上に含む半導体装置ではこの抵抗素子領域を厚膜のフ
ィールド絶縁膜で取囲まれた島状領域内に形成するのが
通常である。すなわち、従来の抵抗素子領域はこの島状
領域内に配列された複数個の拡散抵抗から成シこの上面
を走る配線との間に薄い絶縁膜によって絶縁され、また
、抵抗素子の相互間は所謂ＰＮ接合によって分離される
。
板上に含む半導体装置ではこの抵抗素子領域を厚膜のフ
ィールド絶縁膜で取囲まれた島状領域内に形成するのが
通常である。すなわち、従来の抵抗素子領域はこの島状
領域内に配列された複数個の拡散抵抗から成シこの上面
を走る配線との間に薄い絶縁膜によって絶縁され、また
、抵抗素子の相互間は所謂ＰＮ接合によって分離される
。
（発明が解決しようとする問題点）
しかしながら、このように抵抗素子と配線間を薄い絶縁
膜で絶縁し、また抵抗素子相互間をＰＮ接合で分離する
構造では抵抗素子間に寄生ＭＯ８効果が生じるので複雑
な設計を強いられるのみでなく、厚膜フィールド絶縁Ｒ
特有のバーズ・ピーク（Ｂｉｒｄ’ｓ ＢａａＫ） オ
よびＰＮ接合における空乏層の拡がシなどの影普を受は
フィールド絶縁膜縁端と抵抗素子間および抵抗素子相互
間をそれぞれ大きく離間する必要が生じるので集積度の
向上に著しい障害を与える。
膜で絶縁し、また抵抗素子相互間をＰＮ接合で分離する
構造では抵抗素子間に寄生ＭＯ８効果が生じるので複雑
な設計を強いられるのみでなく、厚膜フィールド絶縁Ｒ
特有のバーズ・ピーク（Ｂｉｒｄ’ｓ ＢａａＫ） オ
よびＰＮ接合における空乏層の拡がシなどの影普を受は
フィールド絶縁膜縁端と抵抗素子間および抵抗素子相互
間をそれぞれ大きく離間する必要が生じるので集積度の
向上に著しい障害を与える。
（発明の目的）
本発明の目的は、上記の情況に鑑み、抵抗素子間に寄生
ＭＯ８を形成することなく且つ抵抗素子相互を高密度に
集積し得る抵抗素子領域を備えた半導体装置を提供する
ことである。
ＭＯ８を形成することなく且つ抵抗素子相互を高密度に
集積し得る抵抗素子領域を備えた半導体装置を提供する
ことである。
（発明の構成）
本発明によれば、半導体装置は半導体基板上に互いに独
立して形成される能動素子領域と抵抗素子領域とを含ん
で成り、前記抵抗素子領域内の抵抗素子のそれぞれは前
記半導体基板内に形成されるトレンチ溝による誘電体層
を介し互いに絶縁分離されていることを含む。
立して形成される能動素子領域と抵抗素子領域とを含ん
で成り、前記抵抗素子領域内の抵抗素子のそれぞれは前
記半導体基板内に形成されるトレンチ溝による誘電体層
を介し互いに絶縁分離されていることを含む。
（問題点を解決するための手段）
すなわち、本発明によれば、抵抗素子領域内の抵抗素子
は一つ一つが他とそれぞれ独立分離するようにトレンチ
溝による誘電体層を介し互いに絶縁分離される。
は一つ一つが他とそれぞれ独立分離するようにトレンチ
溝による誘電体層を介し互いに絶縁分離される。
（作用）
このように抵抗素子相互間にトレンチ溝による誘電体層
が抵抗素子の一つ一つをそれぞれ取囲むように形成され
ると抵抗素子間が著しく短縮され集積度が大幅に向上さ
れ得るばかｂでなく、従来の如き寄生ＭＯ８効果の発生
問題も同時に解決される。また、多数の抵抗素子を厚膜
のフィールド絶縁膜を取囲んだ従来の抵抗素子領域構造
では高濃度不純物領域を抵抗素子の直下に形成してリー
ク電流によって生じる電位降下を極力少なくする必要が
生じるが本発明によれば抵抗は個々に、絶縁分離される
ので、埋込領域は不要となりサブストレートに対する寄
生容量を削減することが出来る。以下図面を参照して本
発明の詳細な説明する。
が抵抗素子の一つ一つをそれぞれ取囲むように形成され
ると抵抗素子間が著しく短縮され集積度が大幅に向上さ
れ得るばかｂでなく、従来の如き寄生ＭＯ８効果の発生
問題も同時に解決される。また、多数の抵抗素子を厚膜
のフィールド絶縁膜を取囲んだ従来の抵抗素子領域構造
では高濃度不純物領域を抵抗素子の直下に形成してリー
ク電流によって生じる電位降下を極力少なくする必要が
生じるが本発明によれば抵抗は個々に、絶縁分離される
ので、埋込領域は不要となりサブストレートに対する寄
生容量を削減することが出来る。以下図面を参照して本
発明の詳細な説明する。
（実施例）
第１図および第２図は本発明の一実施例を示す抵抗素子
領域の平面図およびそのＡ−Ａ’断面の拡大図である。
領域の平面図およびそのＡ−Ａ’断面の拡大図である。
本実施例によれば、本発明半導体装置の抵抗素子領域は
厚膜フィールド絶縁膜の縁端部１で取囲まれた基板領域
に配置された抵抗素子Ｒ１〜Ｒｉ＋４と、これら抵抗素
子のそれぞれに隣接して抵抗素子を一つ一つ他と独立に
絶縁分離するトレンチ溝による誘電体層２と、コンタク
ト部３を介しそれぞれの抵抗素子と接続するアルミ配縁
４とを含む。また、この抵抗素子間を相互に絶縁分離す
るトレンチ溝による誘電体層２はＰ−形基板５およびＮ
エピタキシャル層６内の１１１溝を埋める多結晶シリ
コン７ｊ？よびこの側壁を二重に被覆するシリコン窒化
膜８とシリコン酸化膜９と、シリコン酸化膜からなる蓋
部材１０とをそれぞれ含む。従って、本実施例の抵抗素
子Ｒ１〜Ｒｉ＋ａの抵抗中央部はそれぞれＰ＋またはＰ
−のＰ型拡散層から成る。かかる構造のトレンチ溝によ
る誘電体層２を基板内に形成するには通常知られるトレ
ンチ絶縁法の製造工程をそのまま用いればよい。
厚膜フィールド絶縁膜の縁端部１で取囲まれた基板領域
に配置された抵抗素子Ｒ１〜Ｒｉ＋４と、これら抵抗素
子のそれぞれに隣接して抵抗素子を一つ一つ他と独立に
絶縁分離するトレンチ溝による誘電体層２と、コンタク
ト部３を介しそれぞれの抵抗素子と接続するアルミ配縁
４とを含む。また、この抵抗素子間を相互に絶縁分離す
るトレンチ溝による誘電体層２はＰ−形基板５およびＮ
エピタキシャル層６内の１１１溝を埋める多結晶シリ
コン７ｊ？よびこの側壁を二重に被覆するシリコン窒化
膜８とシリコン酸化膜９と、シリコン酸化膜からなる蓋
部材１０とをそれぞれ含む。従って、本実施例の抵抗素
子Ｒ１〜Ｒｉ＋ａの抵抗中央部はそれぞれＰ＋またはＰ
−のＰ型拡散層から成る。かかる構造のトレンチ溝によ
る誘電体層２を基板内に形成するには通常知られるトレ
ンチ絶縁法の製造工程をそのまま用いればよい。
すなわち、Ｐ−形基板５内部に達する深さの縦溝をリア
クティブ・イオン・エツチング（ＲＩＥ）技術を用いて
まず穿設し、ついで溝内を酸化することによって側壁に
シリコン酸化Ｍ９’に形成すると共にひき続きシリコン
窒化膜８をＣＶＤ法により被覆し最後に溝内を多結晶シ
リコンで埋めれば容易に形成される。以上は構造の一例
を説明したものでトレンチ溝による誘電体絶縁層であれ
ば如・何なる構造であってもよい。
クティブ・イオン・エツチング（ＲＩＥ）技術を用いて
まず穿設し、ついで溝内を酸化することによって側壁に
シリコン酸化Ｍ９’に形成すると共にひき続きシリコン
窒化膜８をＣＶＤ法により被覆し最後に溝内を多結晶シ
リコンで埋めれば容易に形成される。以上は構造の一例
を説明したものでトレンチ溝による誘電体絶縁層であれ
ば如・何なる構造であってもよい。
一般にトレンチ溝による絶縁分離法で紘その溝幅を１〜
２μｍ程度とすることができ抵抗素子同志の間隔を著し
く短縮し且つコンタクト部３の大きさをトレンチ溝の横
幅（例えば１．５１ ｍ ）にまで小さくなし得るので
集積度を格段に向上できるのみならず寄生ＭＯ８の発生
を抑止するので回路動作を看しく安定化せしめ得る。ま
た、従来、抵抗領域は最高電位でバイアスしていたが本
発明は抵抗がブローティングとなっているのでバイアス
依存性が少なく、サブストレートに対する寄生容量が抵
抗とＮ型エピタキシャル領域間容量とエピタキシャル領
域とサブストレート間容量の直列からなシかつ抵抗素子
直下に埋込層を形成する必要もないので寄生容量も大幅
に低減し得る。更に抵抗素子のＰ形拡散層をトレンチ溝
の外側にまでオーバ・ラップさせるのでコンタクト部３
と抵抗中央部とのズレがなく抵抗素子の精度が高いなど
の顕著な効果を奏し得る。
２μｍ程度とすることができ抵抗素子同志の間隔を著し
く短縮し且つコンタクト部３の大きさをトレンチ溝の横
幅（例えば１．５１ ｍ ）にまで小さくなし得るので
集積度を格段に向上できるのみならず寄生ＭＯ８の発生
を抑止するので回路動作を看しく安定化せしめ得る。ま
た、従来、抵抗領域は最高電位でバイアスしていたが本
発明は抵抗がブローティングとなっているのでバイアス
依存性が少なく、サブストレートに対する寄生容量が抵
抗とＮ型エピタキシャル領域間容量とエピタキシャル領
域とサブストレート間容量の直列からなシかつ抵抗素子
直下に埋込層を形成する必要もないので寄生容量も大幅
に低減し得る。更に抵抗素子のＰ形拡散層をトレンチ溝
の外側にまでオーバ・ラップさせるのでコンタクト部３
と抵抗中央部とのズレがなく抵抗素子の精度が高いなど
の顕著な効果を奏し得る。
（発明の効果）
以上詳細に説明したように、本発明によれば、抵抗素子
領域内の抵抗素子の一つ一つをトレンチ溝による誘電体
層で互いに独立分離せしめることによ）寄４ＭＯ８およ
び寄生容量に基因する電気的諸問題を解決すると共に高
集積度化を可能ならしめたので、回路動作のきわめて安
定した半導体装置を高集積度を以って容易に形成せしめ
る効果を有する。又、外部端子から電源電圧を越える電
圧が抵抗に印加された場合に於いても、抵抗が絶縁され
ているのでサイリスタ効果など寄生効果は生じない。
領域内の抵抗素子の一つ一つをトレンチ溝による誘電体
層で互いに独立分離せしめることによ）寄４ＭＯ８およ
び寄生容量に基因する電気的諸問題を解決すると共に高
集積度化を可能ならしめたので、回路動作のきわめて安
定した半導体装置を高集積度を以って容易に形成せしめ
る効果を有する。又、外部端子から電源電圧を越える電
圧が抵抗に印加された場合に於いても、抵抗が絶縁され
ているのでサイリスタ効果など寄生効果は生じない。
第１図および第２図は本発明の一実施例を示す抵抗素子
領域の平面図およびそのＡ −Ａ’断面図である。 １・・・・・・厚膜フィールド絶縁層の縁端部、２・・
・・・・トレンチ溝による誘電体層、３・・・・・・コ
ンタクト部、４・・・・・・アルミ配線、Ｒ１〜Ｒｉ＋
ａ・・・・・−抵抗素子、５Ｐ−基板、６・・・・・・
Ｎ″″″エピタキシヤル層・・・・・・多結晶シリコン
、８・・・・・・シリコン窒化膜、９・・・・・・シリ
コン酸化膜、ｌＯ・・・・・・シリコン酸化膜からな茅
／ 凹
領域の平面図およびそのＡ −Ａ’断面図である。 １・・・・・・厚膜フィールド絶縁層の縁端部、２・・
・・・・トレンチ溝による誘電体層、３・・・・・・コ
ンタクト部、４・・・・・・アルミ配線、Ｒ１〜Ｒｉ＋
ａ・・・・・−抵抗素子、５Ｐ−基板、６・・・・・・
Ｎ″″″エピタキシヤル層・・・・・・多結晶シリコン
、８・・・・・・シリコン窒化膜、９・・・・・・シリ
コン酸化膜、ｌＯ・・・・・・シリコン酸化膜からな茅
／ 凹
Claims (1)
- 半導体基板上に互いに独立して形成される能動素子領域
と抵抗素子領域とを含んで成り、前記抵抗素子領域内の
抵抗素子のそれぞれは前記半導体基板内に形成されるト
レンチ溝による誘電体層を介し互いに絶縁分離されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268214A JPH07112005B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268214A JPH07112005B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122147A true JPS63122147A (ja) | 1988-05-26 |
| JPH07112005B2 JPH07112005B2 (ja) | 1995-11-29 |
Family
ID=17455499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268214A Expired - Lifetime JPH07112005B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112005B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149933A (ja) * | 2005-11-28 | 2007-06-14 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2009054841A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2009259936A (ja) * | 2008-04-15 | 2009-11-05 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US11404547B2 (en) | 2019-09-12 | 2022-08-02 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive members that extend from a semiconductor portion to an upper surface of a semiconductor layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913092U (ja) * | 1972-05-11 | 1974-02-04 | ||
| JPS59189652A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 半導体集積装置 |
| JPS59229857A (ja) * | 1983-06-07 | 1984-12-24 | Rohm Co Ltd | 抵抗回路 |
| JPS60126846A (ja) * | 1983-12-14 | 1985-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置およびその製造方法 |
-
1986
- 1986-11-10 JP JP61268214A patent/JPH07112005B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4913092U (ja) * | 1972-05-11 | 1974-02-04 | ||
| JPS59189652A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 半導体集積装置 |
| JPS59229857A (ja) * | 1983-06-07 | 1984-12-24 | Rohm Co Ltd | 抵抗回路 |
| JPS60126846A (ja) * | 1983-12-14 | 1985-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007149933A (ja) * | 2005-11-28 | 2007-06-14 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2009054841A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2009259936A (ja) * | 2008-04-15 | 2009-11-05 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US11404547B2 (en) | 2019-09-12 | 2022-08-02 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive members that extend from a semiconductor portion to an upper surface of a semiconductor layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112005B2 (ja) | 1995-11-29 |
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