JPH07112005B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07112005B2 JPH07112005B2 JP61268214A JP26821486A JPH07112005B2 JP H07112005 B2 JPH07112005 B2 JP H07112005B2 JP 61268214 A JP61268214 A JP 61268214A JP 26821486 A JP26821486 A JP 26821486A JP H07112005 B2 JPH07112005 B2 JP H07112005B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- region
- resistance element
- semiconductor device
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に関し、特に抵抗素子領域内におけ
る抵抗素子間の絶縁分離構造に関する。
る抵抗素子間の絶縁分離構造に関する。
（従来の技術） 従来、能動素子領域と抵抗素子領域とを一つの半導体基
板上に含む半導体装置ではこの抵抗素子領域を厚膜のフ
ィールド絶縁膜で取囲まれた島状領域内に形成するのが
通常である。すなわち、従来の抵抗素子領域はこの島状
領域内に配列された複数個の拡散抵抗から成りこの上面
を走る配線との間に薄い絶縁膜によって絶縁され、ま
た、抵抗素子の相互間は所謂PN接合によって分離され
る。
板上に含む半導体装置ではこの抵抗素子領域を厚膜のフ
ィールド絶縁膜で取囲まれた島状領域内に形成するのが
通常である。すなわち、従来の抵抗素子領域はこの島状
領域内に配列された複数個の拡散抵抗から成りこの上面
を走る配線との間に薄い絶縁膜によって絶縁され、ま
た、抵抗素子の相互間は所謂PN接合によって分離され
る。
（発明が解決しようとする問題点） しかしながら、このように抵抗素子と配線間を薄い絶縁
膜で絶縁し、また抵抗素子相互間をPN接合で分離する構
造では抵抗素子間に寄生MOS効果が生じるので複雑な設
計を強いられるのみでなく、厚膜フィールド絶縁膜特有
のバーズ・ビーク（Bird′s BeaK）およびPN接合におけ
る空乏層の拡がりなどの影響を受けフィールド絶縁膜縁
端と抵抗素子間および抵抗素子相互間をそれぞれ大きく
離間する必要が生じるので集積度の向上に著しい障害を
与える。
膜で絶縁し、また抵抗素子相互間をPN接合で分離する構
造では抵抗素子間に寄生MOS効果が生じるので複雑な設
計を強いられるのみでなく、厚膜フィールド絶縁膜特有
のバーズ・ビーク（Bird′s BeaK）およびPN接合におけ
る空乏層の拡がりなどの影響を受けフィールド絶縁膜縁
端と抵抗素子間および抵抗素子相互間をそれぞれ大きく
離間する必要が生じるので集積度の向上に著しい障害を
与える。
（発明の目的） 本発明の目的は、上記の情況に鑑み、抵抗素子間に寄生
MOSを形成することなく且つ抵抗素子相互を高密度に集
積し得る抵抗素子領域を備えた半導体装置を提供するこ
とである。
MOSを形成することなく且つ抵抗素子相互を高密度に集
積し得る抵抗素子領域を備えた半導体装置を提供するこ
とである。
（発明の構成） 本発明によれば、半導体装置は半導体基板上に互いに独
立して形成される能動素子領域と抵抗素子領域とを含ん
で成り、前記抵抗素子領域内の抵抗素子のそれぞれは前
記半導体基板内に形成されるトレンチ溝による誘電体層
を介し互いに絶縁分離されていることを含む。
立して形成される能動素子領域と抵抗素子領域とを含ん
で成り、前記抵抗素子領域内の抵抗素子のそれぞれは前
記半導体基板内に形成されるトレンチ溝による誘電体層
を介し互いに絶縁分離されていることを含む。
（問題点を解決するための手段） すなわち、本発明によれば、抵抗素子領域内の抵抗素子
は一つ一つが他とそれぞれ独立分離するようにトレンチ
溝による誘電体層を介し互いに絶縁分離される。
は一つ一つが他とそれぞれ独立分離するようにトレンチ
溝による誘電体層を介し互いに絶縁分離される。
（作用） このように抵抗素子相互間にトレンチ溝による誘電体層
が抵抗素子の一つ一つをそれぞれ取囲むように形成され
ると抵抗素子間が著しく短縮され集積度が大幅に向上さ
れ得るばかりでなく、従来の如き寄生MOS効果の発生問
題も同時に解決される。また、多数の抵抗素子を厚膜の
フィールド絶縁膜を取囲んだ従来の抵抗素子領域構造で
は高濃度不純物領域を抵抗素子の直下に形成してリーク
電流によって生じる電位降下を極力少なくする必要が生
じるが本発明によれば抵抗は個々に、絶縁分離されるの
で、埋込領域は不要となりサブストレートに対する寄生
容量を削減することが出来る。以下図面を参照して本発
明を詳細に説明する。
が抵抗素子の一つ一つをそれぞれ取囲むように形成され
ると抵抗素子間が著しく短縮され集積度が大幅に向上さ
れ得るばかりでなく、従来の如き寄生MOS効果の発生問
題も同時に解決される。また、多数の抵抗素子を厚膜の
フィールド絶縁膜を取囲んだ従来の抵抗素子領域構造で
は高濃度不純物領域を抵抗素子の直下に形成してリーク
電流によって生じる電位降下を極力少なくする必要が生
じるが本発明によれば抵抗は個々に、絶縁分離されるの
で、埋込領域は不要となりサブストレートに対する寄生
容量を削減することが出来る。以下図面を参照して本発
明を詳細に説明する。
（実施例） 第１図および第２図は本発明の一実施例を示す抵抗素子
領域の平面図およびそのＡ−Ａ′断面の拡大図である。
本実施例によれば、本発明半導体装置の抵抗素子領域は
厚膜フィールド絶縁膜の縁端部１で取囲まれた基板領域
に配置された抵抗素子R1〜Ri+4と、これら抵抗素子のそ
れぞれに隣接して抵抗素子を一つ一つ他と独立に絶縁分
離するトレンチ溝による誘電体層２と、コンタクト部３
を介しそれぞれの抵抗素子と接続するアルミ配線４とを
含む。また、この抵抗素子間を相互に絶縁分離するトレ
ンチ溝による誘電体層２はP-形基板５およびN-エピタキ
シャル層６内の縦溝を埋める多結晶シリコン７およびこ
の側壁を二重に被覆するシリコン窒化膜８とシリコン酸
化膜９と、シリコン酸化膜からなる蓋部材10とをそれぞ
れ含む。従って、本実施例の抵抗素子R1〜Ri+4の抵抗中
央部がそれぞれP+またはP-のＰ型拡散層から成る。かか
る構造のトレンチ溝による誘電体層２を基板内に形成す
るには通常知られるトレンチ絶縁法の製造工程をそのま
ま用いればよい。すなわち、P-形基板５内部に達する深
さの縦溝をリアクティブ・イオン・エッチング（RIE）
技術を用いてまず穿設し、ついで溝内を酸化することに
よって側壁にシリコン酸化膜９を形成すると共にひき続
きシリコン窒化膜８をCVD法により被覆し最後に溝内を
多結晶シリコンで埋めれば容易に形成される。以上は構
造の一例を説明したものでトレンチ溝による誘電体絶縁
層であれば如何なる構造であってもよい。
領域の平面図およびそのＡ−Ａ′断面の拡大図である。
本実施例によれば、本発明半導体装置の抵抗素子領域は
厚膜フィールド絶縁膜の縁端部１で取囲まれた基板領域
に配置された抵抗素子R1〜Ri+4と、これら抵抗素子のそ
れぞれに隣接して抵抗素子を一つ一つ他と独立に絶縁分
離するトレンチ溝による誘電体層２と、コンタクト部３
を介しそれぞれの抵抗素子と接続するアルミ配線４とを
含む。また、この抵抗素子間を相互に絶縁分離するトレ
ンチ溝による誘電体層２はP-形基板５およびN-エピタキ
シャル層６内の縦溝を埋める多結晶シリコン７およびこ
の側壁を二重に被覆するシリコン窒化膜８とシリコン酸
化膜９と、シリコン酸化膜からなる蓋部材10とをそれぞ
れ含む。従って、本実施例の抵抗素子R1〜Ri+4の抵抗中
央部がそれぞれP+またはP-のＰ型拡散層から成る。かか
る構造のトレンチ溝による誘電体層２を基板内に形成す
るには通常知られるトレンチ絶縁法の製造工程をそのま
ま用いればよい。すなわち、P-形基板５内部に達する深
さの縦溝をリアクティブ・イオン・エッチング（RIE）
技術を用いてまず穿設し、ついで溝内を酸化することに
よって側壁にシリコン酸化膜９を形成すると共にひき続
きシリコン窒化膜８をCVD法により被覆し最後に溝内を
多結晶シリコンで埋めれば容易に形成される。以上は構
造の一例を説明したものでトレンチ溝による誘電体絶縁
層であれば如何なる構造であってもよい。
一般にトレンチ溝による絶縁分離法ではその溝幅を１〜
２μｍ程度とすることができ抵抗素子同志の間隔を著し
く短縮し且つコンタクト部３の大きさをトレンチ溝の横
幅（例えば1.5lm）にまで小さくなし得るので集積度を
格段に向上できるのみならず寄生MOSの発生を抑止する
ので回路動作を著しく安定化せしめ得る。また、従来、
抵抗領域は最高電位でバイアスしていたが本発明は抵抗
がプローティングとなっているのでバイアス依存性が少
なく、サブストレートに対する寄生容量が抵抗とＮ型エ
ピタキシャル領域間容量とエピタキシャル領域とサブス
トレート間容量の直列からなりかつ抵抗素子直下に埋込
層を形成する必要もないので寄生容量も大幅に低減し得
る。更に抵抗素子のＰ形拡散層をトレンチ溝の外側にま
でオーバ・ラップさせるのでコンタクト部３と抵抗中央
部とのズレがなく抵抗素子の精度が高いなどの顕著な効
果を奏し得る。
２μｍ程度とすることができ抵抗素子同志の間隔を著し
く短縮し且つコンタクト部３の大きさをトレンチ溝の横
幅（例えば1.5lm）にまで小さくなし得るので集積度を
格段に向上できるのみならず寄生MOSの発生を抑止する
ので回路動作を著しく安定化せしめ得る。また、従来、
抵抗領域は最高電位でバイアスしていたが本発明は抵抗
がプローティングとなっているのでバイアス依存性が少
なく、サブストレートに対する寄生容量が抵抗とＮ型エ
ピタキシャル領域間容量とエピタキシャル領域とサブス
トレート間容量の直列からなりかつ抵抗素子直下に埋込
層を形成する必要もないので寄生容量も大幅に低減し得
る。更に抵抗素子のＰ形拡散層をトレンチ溝の外側にま
でオーバ・ラップさせるのでコンタクト部３と抵抗中央
部とのズレがなく抵抗素子の精度が高いなどの顕著な効
果を奏し得る。
（発明の効果） 以上詳細に説明したように、本発明によれば、抵抗素子
領域内の抵抗素子の一つ一つをトレンチ溝による誘電体
層で互いに独立分離せしめることにより寄生MOSおよび
寄生容量に基因する電気的諸問題を解決すると共に高集
積度化を可能ならしめたので、回路動作のきわめて安定
した半導体装置を高集積度を以って容易に形成せしめる
効果を有する。又、外部端子から電源電圧を越える電圧
が抵抗に印加された場合に於いても、抵抗が絶縁されて
いるのでサイリスタ効果など寄生効果は生じない。
領域内の抵抗素子の一つ一つをトレンチ溝による誘電体
層で互いに独立分離せしめることにより寄生MOSおよび
寄生容量に基因する電気的諸問題を解決すると共に高集
積度化を可能ならしめたので、回路動作のきわめて安定
した半導体装置を高集積度を以って容易に形成せしめる
効果を有する。又、外部端子から電源電圧を越える電圧
が抵抗に印加された場合に於いても、抵抗が絶縁されて
いるのでサイリスタ効果など寄生効果は生じない。
第１図および第２図は本発明の一実施例を示す抵抗素子
領域の平面図およびそのＡ−Ａ′断面図である。 １……厚膜フィールド絶縁膜の縁端部、２……トレンチ
溝による誘電体層、３……コンタクト部、４……アルミ
配線、R1〜Ri+4……抵抗素子、５……P-基板、６……N-
エピタキシャル層、７……多結晶シリコン、８……シリ
コン窒化膜、９……シリコン酸化膜、10……シリコン酸
化膜からなる蓋部材。
領域の平面図およびそのＡ−Ａ′断面図である。 １……厚膜フィールド絶縁膜の縁端部、２……トレンチ
溝による誘電体層、３……コンタクト部、４……アルミ
配線、R1〜Ri+4……抵抗素子、５……P-基板、６……N-
エピタキシャル層、７……多結晶シリコン、８……シリ
コン窒化膜、９……シリコン酸化膜、10……シリコン酸
化膜からなる蓋部材。
Claims (1)
- 【請求項１】一導電型半導体基板上に形成された低濃度
逆導電型半導体領域と、前記半導体領域表面から前記半
導体基板に達して形成され前記半導体領域を複数の島領
域に分離する絶縁分離溝と、前記複数の島領域のそれぞ
れの表面部分に前記絶縁分離溝に接して形成された前記
一導電型の複数の抵抗領域と、これら抵抗領域のそれぞ
れの両端に形成されたコンタクト部とを有し、前記抵抗
領域の夫々は対応する前記島領域によって前記半導体基
板と電気的に分離されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268214A JPH07112005B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268214A JPH07112005B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122147A JPS63122147A (ja) | 1988-05-26 |
| JPH07112005B2 true JPH07112005B2 (ja) | 1995-11-29 |
Family
ID=17455499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268214A Expired - Lifetime JPH07112005B2 (ja) | 1986-11-10 | 1986-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112005B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4978000B2 (ja) * | 2005-11-28 | 2012-07-18 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP5468730B2 (ja) * | 2007-08-28 | 2014-04-09 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| JP5504574B2 (ja) * | 2008-04-15 | 2014-05-28 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| JP7157027B2 (ja) | 2019-09-12 | 2022-10-19 | 株式会社東芝 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118875Y2 (ja) * | 1972-05-11 | 1976-05-19 | ||
| JPS59189652A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 半導体集積装置 |
| JPS59229857A (ja) * | 1983-06-07 | 1984-12-24 | Rohm Co Ltd | 抵抗回路 |
| JPS60126846A (ja) * | 1983-12-14 | 1985-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置およびその製造方法 |
-
1986
- 1986-11-10 JP JP61268214A patent/JPH07112005B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63122147A (ja) | 1988-05-26 |
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