JP2009259936A - 半導体装置およびその製造方法 - Google Patents

Abstract

【目的】低コストで薄い絶縁膜を形成でき、コンタクトホールの開口部を小さくしてチップサイズを縮小化できる半導体装置およびその製造方法を提供する。
【解決手段】隣接する小トレンチ分離抵抗群２２で挟まれた箇所にトレンチ４を形成しない半導体領域２６を形成することで、トレンチ４を埋め込む層間絶縁膜（第２絶縁膜９）の厚さを薄くできる。層間絶縁膜を薄くすることで、コンタクトホール１０の開口部を小さくできてチップサイズを小型化できる。また、コンタクトホール１０を形成するためのエッチング時間が短縮できて製造コストを低減できる。
【選択図】 図２

Description

この発明は、同一半導体基板にトレンチ分離抵抗（トレンチで分離されて形成された拡散抵抗のこと）とトレンチＭＯＳ型半導体素子を形成した半導体装置およびその製造方法に関する。

低消費電力のＩＣ（集積回路）等を形成するために、半導体デバイスと同一半導体基板の表面層に高抵抗の拡散抵抗アレイを形成することがしばしば行われる。この拡散抵抗アレイを構成する多数の拡散抵抗を形成する領域（拡散抵抗領域）において、この領域の深さ方向では、この拡散抵抗領域の下部に接する導電型が逆（逆極性）の不純物領域との境界に形成されるｐｎ接合によって容易に電気的に分離される点（拡散抵抗間の絶縁強度が確保される点）と、不純物濃度を調整することにより高抵抗領域を容易に作成できる点で優れている。
しかし、半導体基板の面方向（横方向）に隣接する拡散抵抗領域間の絶縁分離のために、大きな間隔を確保する必要があり、この間隔で占められる面積が大きくなり、拡散抵抗の集積度が低下する。
一方、その対策として、拡散抵抗アレイを構成する各拡散抵抗の周囲にトレンチを形成してトレンチ分離抵抗とし、このトレンチに絶縁膜を埋め込むことで、隣接するトレンチ分離抵抗の間隔を狭くして拡散抵抗間の絶縁強度を確保する方法が知られている。
この方法は、それ以前に行われていたＬＯＣＯＳ酸化膜や厚いフィールド酸化膜で拡散抵抗領域を絶縁分離する方法よりも間隔をより狭くできるので、拡散抵抗アレイを構成するトレンチ分離抵抗の集積度をより高くできる点で優れている。

トレンチを用いた絶縁分離方法では、トレンチ分離抵抗の間を分離するには、通常、トレンチの深さをトレンチ分離抵抗を形成する領域（ｐ拡散層）の深さより深くして、隣接するトレンチ分離抵抗の間隔を狭めて集積度を上げた半導体装置が特許文献１に開示されている。
この特許文献１によれば、基板の面方向には絶縁膜および誘電体が充填され、トレンチ分離抵抗が形成される領域の深さより深いトレンチを形成することにより、トレンチ分離抵抗が形成される領域の間が分離され、この領域の深さ方向では、半導体柱に形成されるｐ拡散層とｎ半導体層（ｎ半導体基板の一部）によるｐｎ接合で電気的に下層のｎ半導体基板と分離されたトレンチ分離抵抗アレイが記載されている。
さらに、特許文献１には、トレンチ分離抵抗とトレンチＭＯＳ型半導体素子を１チップに集積する場合、製造コストを下げるために、一度のトレンチエッチングでトレンチ分離抵抗とトレンチＭＯＳ型半導体素子の両方のトレンチを同時に形成して工程を減らすることが記載されている。
また、特開文献２には、トレンチ内にダミーの島パターンを配置し、トレンチ内を絶縁膜で埋め込む際に発生するトレンチ上部の絶縁膜の落ち込みを軽減する記載がある。ただし、これによる絶縁膜の薄膜化やチップサイズの縮小化に関する記載は無い。
特開２００７−１４９９３３号公報 特開平５−６３０７３号公報

図１０および図１１は従来のトレンチ分離抵抗の構成図であり、図１０（ａ）はトレンチ分離抵抗群の要部平面図、図１０（ｂ）は図１０（ａ）のＥ部の拡大図、図１０（ｃ）は図１０（ｂ）のＦ部の拡大図、図１０（ｄ）はトレンチ分離抵抗の要部斜視図、図１１はトレンチ内を絶縁膜で埋め込んだ要部断面図である。
トレンチ分離抵抗５１と図示しないトレンチＭＯＳ型半導体素子（図１のトレンチＭＯＳ型半導体素子２５および図３に相当する）の両方のトレンチ５２内を図１１に示すように隙間無く層間絶縁膜となる絶縁膜６３で埋め込む際、トレンチ５２内のポリシリコン膜５４間の距離の１／２以上の厚さの絶縁膜６３で埋め込むことが必要となる。
一方、各トレンチ分離抵抗５１を形成するｐ拡散層６２の間に挟まれて形成されるトレンチ５２には、図１０（ｃ）に示すようにトレンチ５２が交差するトレンチ交差部５６が形成される。このトレンチ交差部５６では、直線状のトレンチ５２に形成されたポリシリコン膜５４の間の距離（トレンチ５２の幅Ｐ−酸化膜５３を含めたポリシリコン膜５４の厚さ×２）に対してトレンチ交差部５６でのポリシリコン膜５４の間の最大距離Ｑは１．４倍と広くなる。
このトレンチ交差部５６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適用して図１１で示すように絶縁膜６３で隙間なく埋め込むためには、直線状のトレンチ５２に形成されたポリシリコン膜５４の間の距離の半分の値（トレンチ５２内のポリシリコン膜５４の間の距離÷２）の１．４倍以上の厚さの絶縁膜６３が必要になる。

この絶縁膜６３は、図示しないトレンチＭＯＳ型半導体素子が形成されるデバイス活性部上およびゲート電極となるポリシリコン膜上も被覆している。
また、この絶縁膜６３は、デバイス活性部のソース領域やドレイン領域およびゲート電極であるポリシリコン膜と接続する図示しない上部配線である第１層メタル（図３のソース電極配線１１やドレイン電極配線１２およびトレンチ分離抵抗５１上に配置される配線などに相当する）との間に形成される層間絶縁膜となる。
この絶縁膜６３が厚くなると、トレンチ分離抵抗５１やデバイス活性部と第１層メタルの間をつなぐために、絶縁膜６３に形成されるコンタクトホール５５の開口部は大きくなる。その結果、デバイス活性部が大きくなりチップサイズが大きくなる。
また、絶縁膜６３が厚くなることに伴い、コンタクトホール５５を形成するためのエッチング時間が長くなり製造コストが増大する。
そこで、チップサイズを小型化するためには、コンタクトホール５５の開口部を小さくする必要がある。コンタクトホール５５の側壁は底部に向かった狭くなるような傾斜を持っている。そのために、絶縁膜６３の膜厚が薄いほど、コンタクトホール５５の開口部の大きさを小さくすることができる。

従って、図１２に示めすように図１１の絶縁膜６３をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などで研磨し薄い絶縁膜６４にする必要がある。しかし、この方法では製造工程数の増加や製造コストの増加につながる。
この発明の目的は、前記の課題を解決して、低コストで薄い絶縁膜を形成し、コンタクトホールの開口部を小さくしてチップサイズを縮小化できる半導体装置およびその製造方法を提供することにある。

前記の目的を達成するために、トレンチで囲まれた平面形状が長方形の半導体柱に形成されたトレンチ分離抵抗をその長辺側に複数隣接して形成される小トレンチ分離抵抗群が、前記トレンチ分離抵抗の長手方向に複数段並んで形成される大トレンチ分離抵抗群を備える半導体装置であって、前記小トレンチ分離抵抗群の周囲を囲む前記トレンチと、隣接する前記小トレンチ分離抵抗群の周囲を囲む前記トレンチとの間に前記トレンチが形成されない半導体領域が存在させる構成とする。
また、全ての前記トレンチの幅が、一定であると構成とする。
また、隣接する前記小トレンチ分離抵抗群に挟まれる前記トレンチの幅が、他の前記トレンチの幅の半分である構成とする。
また、隣接する前記小トレンチ分離抵抗群に挟まれて配置される２本の前記トレンチ間に存在する前記半導体領域の幅が、前記トレンチ分離抵抗の短辺の長さと等しい構成とする。
また、前記トレンチ分離抵抗が、第１導電型の前記半導体柱の表面層に形成した第２導電型の半導体層であるとよい。
また、トレンチＭＯＳ型半導体素子が、前記トレンチ分離抵抗と同一半導体基板に形成される構成とする。

また、前記トレンチの側壁に前記トレンチＭＯＳ型半導体素子のゲート電極となるポリシリコン膜と同一厚みのポリシリコン膜が形成される構成とする。
また、絶縁膜が、前記トレンチ分離抵抗上と前記トレンチＭＯＳ型半導体素子上に形成され前記絶縁膜で前記トレンチが充填され、前記絶縁膜上に形成される配線と前記トレンチＭＯＳ型半導体素子とが前記絶縁膜に形成したコンタクトホールを介して接続される構成とする。
また、[請求項９]複数の長方形のトレンチ分離抵抗とトレンチＭＯＳ型半導体素子が同一半導体基板に形成される半導体装置の製造方法において、
第１導電型の半導体基板の表面層であって、前記トレンチ分離抵抗を形成する領域および前記トレンチＭＯＳ型半導体素子を形成する領域に、第２導電型の半導体層を形成する工程と、
前記トレンチ分離抵抗を形成する領域および前記トレンチＭＯＳ型半導体素子を形成する領域に開口部を有するマスク絶縁膜を形成する工程と、
前記マスク絶縁膜を用いて、前記半導体基板の表面から前記半導体層を貫通するトレンチを形成し、前記トレンチ分離抵抗を形成する領域には平面形状が梯子状のトレンチを前記トレンチ分離抵抗の長手方向に複数段間隔を有して形成する工程と、前記トレンチの側壁に第１絶縁膜を介してポリシリコン膜を形成する工程と、
前記半導体基板上を被覆し、前記トレンチを充填する第２絶縁膜を形成し、前記第２絶縁膜に前記半導体基板に達するコンタクトホールを、前記トレンチ分離手抵抗を形成する領域および前記トレンチＭＯＳ型半導体素子を形成する領域に形成する工程と、
前記コンタクトホールを介して前記半導体基板と電気的に接続される電極を形成する工程と、
を備えた製造方法とする。

この発明によれば、隣接する小トレンチ分離抵抗群で挟まれた箇所にトレンチを形成しない半導体領域を形成することで、トレンチを埋め込む層間絶縁膜（第２絶縁膜）の厚さを薄くできる。
層間絶縁膜の厚みが薄くなることで、デバイス活性部上の層間絶縁膜に形成されるコンタクトホールの開口部を小さくできて、セルピッチを縮小できる。セルピッチが縮小化されることでチップサイズを小さくすることできる。
また、層間絶縁膜を薄く形成することで、コンタクトホールを形成するためのエッチング時間を短縮できる。
従って、チップサイズの小型化とエッチング時間の短縮により製造コストを低減できる。
また、層間絶縁膜を薄く形成することで、従来厚く形成した層間絶縁膜をＣＭＰ処理していた工程が不要となり、製造コストを低減できる。

実施の形態を以下の実施例で図面を示しながら説明する。

図１〜図３は、この発明の第１実施例の半導体装置の構成図であり、図１は半導体チップ内の配置図、図２（ａ）は図１のトレンチ分離抵抗であるＡ部の要部平面図、図２（ｂ）は図２（ａ）のＢ部の拡大図、図２（ｃ）は図２（ｂ）のＣ部の拡大図、図２（ｄ）は図２（ｃ）のａ−ｂ−ｃ線で切断した要部断面図、図３は図１のトレンチＭＯＳ型半導体素子であるＤ部の要部断面図である。ここではトレンチの幅は工程限界の幅の場合である。また、トレンチＭＯＳ型半導体素子の一例としてトレンチ横型パワーＭＯＳＦＥＴを示した。
図１〜図３において、この半導体装置１００は、拡散抵抗アレイ２４、トレンチＭＯＳ型半導体素子２５および制御・保護回路２７で構成される。トレンチＭＯＳ型半導体素子２５はデバイス活性部に形成され、拡散抵抗アレイ２４はトレンチ分離抵抗２１で構成される。
トレンチＭＯＳ型半導体素子２５は、トレンチ横型パワーＭＯＳＦＥＴやトレンチゲート構造の縦型ＭＯＳＦＥＴおよび縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などである。
つぎに、トレンチＭＯＳ型半導体素子２５とトレンチ分離抵抗２１を有する本発明の半導体装置１００の主な構成について図２および図３を用いて説明する。

この半導体装置１００は、ｎ半導体基板１の表面層に配置されるｐ拡散層２と、デバイス活性部に配置されるｐウェル領域３と、ｎ型半導体基板１の表面からｐ拡散層２およびｐウェル領域３を貫通して配置されるトレンチ４とを備えている。
また、トレンチ４で囲まれた長方形の半導体柱と、この半導体柱の表面層に配置されるｐ拡散層２であるトレンチ分離抵抗２１と、横方向に一列に並んだ半導体柱の小群で形成される小トレンチ分離抵抗群２２と、この小群２２が縦方向に複数段並んだ半導体柱の大群で形成される大トレンチ分離抵抗群２３（拡散抵抗アレイ２４となる）と、隣接する小トレンチ分離抵抗群２１を囲むトレンチ４間のトレンチ４が形成されない半導体領域２６と、デバイス活性部のトレンチ４も含めてトレンチ４の側壁に第１絶縁膜５を介して配置されるポリシリコン膜６とを備えている。この第１絶縁膜５は、トレンチＭＯＳ型半導体素子２５のゲート絶縁膜（例えば、ゲート酸化膜など）となる。
ｐウェル領域３の表面層に配置されるトレンチＭＯＳ型半導体素子２５と、表面を被覆しトレンチ４に埋め込まれる（充填される）層間絶縁膜となる第２絶縁膜９と、第２絶縁膜９に形成されるコンタクトホール１０を介してトレンチ分離抵抗２１に接続する図示しない配線と、第２絶縁膜９に配置されるコンタクトホール１０を介してトレンチＭＯＳ型半導体素子２１のｎソース領域７およびｎドレイン領域８とそれぞれ接続する配線（ソース電極配線１１、ドレイン電極配線１２）とを備えている。

これらのｎソース領域７およびｎドレイン領域８の配置は逆であっても構わない。つまり、このトレンチＭＯＳ型半導体素子２１はトレンチ横型パワーＭＯＳＦＥＴであり双方向素子としても動作する。また、図３ではトレンチ５底部に形成されるｎボディ領域やｐウェル領域３の表面層に形成されるｐコンタクト領域などは省略されている。
前記の半導体領域２６を設けることで、第２絶縁膜９の厚さを薄くできる。第２絶縁膜９を薄くすることで、デバイス活性部上の第２絶縁膜９に形成するコンタクトホール１０の開口部の直径を小さくできる。
その結果、トレンチＭＯＳ型半導体素子のセルパターンの微細化と面積の縮小化ができて、チップサイズを小型化できる。チップサイズの小型化により製造コストを低減できる。
また、第２絶縁膜９を薄く形成できるため、コンタクトホール１０を形成するためのエッチング時間が短縮できて製造コストを低減できる。また、従来のような第２絶縁膜９の膜厚を薄く研削する工程（ＣＭＰ処理工程）が不要となり、製造コストを低減できる。
図４は、図１〜図３の半導体装置の製造方法であり、図４（ａ）〜図４（ｈ）は工程順に示した要部製造工程断面図である。分かり易くするために、工程断面図はコンタクトホール１０が形成されている箇所での断面を示した。

図４（ａ）において、ｎ半導体基板１（チップ化される前の半導体基板で通称ウェハと呼ばれるもの）の表面層にｐ拡散層２およびｐウェル領域３を同時に形成する。図４（ａ）ではｐ拡散層２が形成されている箇所のみを示した。
つぎに、図４（ｂ）において、ｎ半導体基板１上にＣＶＤ法により４００ｎｍの膜厚の酸化膜１５ａを形成する。
つぎに、図４（ｃ）において、酸化膜１５ａ上に図示しないレジストを塗布し、フォトリソグラフィー技術を用いて幅が１．６μｍのトレンチパターンをレジストに形成し、これをマスクにドライエッチングにより酸化膜１５ａをパターニングして図５に示すような複数段（ここでは２段）の梯子状の開口部１６を有するマスク酸化膜１５を形成する。１段目と２段目の間のマスク酸化膜１５の中枠１７の幅は、エッチングして形成されるトレンチ分離抵抗２１の幅（短辺の幅）がトレンチ４で挟まれた図６に示した半導体領域２６の幅とが等しくなるように決める。つまりエッチングで除去される分を考慮してマスク酸化膜１５のパターンの寸法を決定する。
つぎに、図４（ｄ）において、図５に示す開口部１６を有するマスク酸化膜１５をマスクとして、ｐ拡散層２の表面から内部に向かってｐ拡散層２を貫通しｎ半導体基板１に達する深さ（約１μｍの深さ）のトレンチ４を形成する。このトレンチ４の平面形状は図６に示すように短冊状をしている。またトレンチ４の幅Ｔは全て同一幅である。

トレンチ４の形成により、トレンチ４に囲まれる複数の長方形をした半導体柱が形成され、この半導体柱の表面層に形成されているｐ拡散層２がトレンチ分離抵抗２１となる。また、デバイス活性部に形成されたトレンチ４は、図３に示すように、トレンチＭＯＳ型半導体素子２５のゲート電極形成用のトレンチ４となる。
このマスク酸化膜１５を用いて形成されるトレンチ４により、図５に示すように、横方向に複数並んだ長方形の半導体柱の小群である小トレンチ分離抵抗群２２と、この小群である小トレンチ分離抵抗群２２が上下方向に複数段（ここでは２段）並んだ半導体柱の大群である大トレンチ分離抵抗群２３（拡散抵抗アレイ２４）が形成される。
また、隣接する小トレンチ分離抵抗群２２に挟まれた箇所にはトレンチ４が形成されない半導体領域２６が形成される。この半導体領域２６は前記のｎ半導体基板１とその表面層に形成されるｐ拡散層２の２層構造となっている。
尚、半導体基板１はｐ拡散層２も含むが、図４（ｄ）の工程から分かり易くするために（便宜的に）ｐ拡散層２が形成されない箇所を半導体基板１として表した。
つぎに、図４（ｅ）において、表面に残ったマスク酸化膜１５をフッ化水素酸（ＨＦ）で除去する。続いて、熱酸化法で厚さ２０ｎｍの第１絶縁膜５を形成する。この第１絶縁膜５はトレンチＭＯＳ型半導体素子２５のゲート絶縁膜（例えば、ゲート酸化膜）となる。続いて、ＣＶＤ法によりトレンチ４にポリシリコン膜６を３００ｎｍの厚さで形成する。

つぎに、図４（ｆ）において、表面のポリシリコン膜６とトレンチ４底部のポリシリコン膜６を異方性ドライエッチングで除去し、トレンチ４側壁のポリシリコン膜６のみを残す。この残されたポリシリコン膜６はトレンチＭＯＳ型半導体素２５のゲート電極となる。また、トレンチ分離抵抗２１が形成される半導体柱の側壁に残留したポリシリコン膜６はデバイス機能としては不要であるが、前記のトレンチＭＯＳ型半導体素子２５のゲート電極となるポリシリコン膜６を形成するときに同時に形成されてしまう。
つぎに、図４（ｇ）において、ＣＶＤ法により、トレンチ４内を層間絶縁膜となる第２絶縁膜９で埋め込み、同時に基板表面も第２絶縁膜９で被覆する。
このときのトレンチ４内を埋め込むために必要な第２絶縁膜９の膜厚（Ｗ：ｎｍ）について、図２（ｃ）を用いて説明する。
トレンチの幅をＴ、ポリシリコン膜６の厚み（ここでは第１絶縁膜５の厚みも含めた）をＬ（ｎｍ）とし、全てのトレンチ４の幅Ｔが同じ場合には、図２（ｃ）のａ−ｂ−ｃ線で切断したトレンチ５の断面の幅Ｒはｄ＋ｅとなる。またＲは１．２５×（Ｔ−２Ｌ）である。ＷはＲの半分必要であるので、Ｗ＝Ｒ÷２＝１．２５×（Ｔ−２Ｌ）÷２となる。尚、図４（ｃ）のｂ点はトレンチ４の交差部の中心点である。

Ｔ＝１６００ｎｍ、Ｌ＝３００ｎｍとした場合、Ｗ＝１．２５×（１６００−２×３００）÷２＝６２５ｎｍとなる。この６２５μｍの膜厚は、従来構造の膜厚である７００ｎｍ（１．４０×（１６００−２×３００）÷２）に対して１０％薄くなる。但し、トレンチ５２の幅Ｐがトレンチ４の幅Ｔに等しく、酸化膜５３を含めたポリシリコン膜５４の厚さが第１絶縁膜５を含めたポリシリコン膜６の厚さＬに等しい場合である。
つぎに、図４（ｈ）において、この第２絶縁膜９上に、フォトリソグラフィーとエッチング（ドライエッチング）によりコンタクトホール１０を形成する。
図７は、コンタクトホールの断面図であり、同図（ａ）は絶縁膜が薄い場合（本発明）の図、同図（ｂ）は絶縁膜が厚い場合（従来）の図である。本発明のコンタクトホール１０と従来のコンタクトホール５５のそれぞれの側壁の傾斜は両者とも同じとした。従来の絶縁膜６３の場合には、絶縁膜６３の厚さが厚いので、コンタクトホール５５の開口部の大きさ（上部幅）より、本発明の第２絶縁膜９の場合（本発明）、絶縁膜９の厚さが薄いので、コンタクトホール１０の開口部の大きさ（上部幅）は小さくなる。
本発明ではＣＭＰ処理による第２絶縁膜９の研磨を行なわなくても第２絶縁膜９の厚みを薄くできるので、コンタクトホール１０の開口部を小さくすることができる。その結果、トレンチＭＯＳ型半導体素子２５の面積を縮小化できて、製造コストの低減とチップサイズの小型化を図ることができる。

つぎに、チップ縮小率とコンタクトホール形成のためのエッチング時間の短縮について表１および表２で説明する。比較のために従来の場合も示した。

表１は、トレンチ分離抵抗２１とトレンチＭＯＳ型半導体素子２５が半導体チップ４０に占める面積の割合がそれぞれ２％、６０％である場合の各諸元と従来の半導体チップ４０に対する縮小率を示す。
セルピッチ１３が１．６％縮小するため、チップ縮小率は約１％となる。一方、拡散抵抗アレイ２４は数％増加するが、半導体チップ４０に占める拡散抵抗アレイ２４の割合が２％と極めて小さいのでチップ増加率としては無視できる。

表２は、第２絶縁膜９（埋め込み絶縁膜であり、層間絶縁膜である）の膜厚とエッチングの短縮時間を示す。従来構造と比べて、短縮時間は１ウェハ当たり１２秒程度である。１バッチ２５枚とすると、１バッチ当たり約３００秒エッチング時間を短縮できる。

図８は、この発明の第２実施例の半導体装置の要部平面図である。ここではトレンチ分離抵抗の要部平面図を示し、トレンチの幅がトレンチ形成のプロセス限界ではなく、隣接するトレンチ分離抵抗間の絶縁強度で決まる場合を示した。
図２との違いは、小トレンチ分離抵抗群２２を囲むトレンチ４で向かい合う小トレンチ分離抵抗群２２の間にある２本のトレンチ４に幅Ｎが、その他の箇所のトレンチ４の幅Ｔの半分になっている点である。これは、この２本のトレンチの幅Ｎを合わせるとその他の箇所のトレンチの幅Ｍと等しくなるのでトレンチ分離抵抗２１間の絶縁強度は確保される。
尚、半導体領域２６はｐ拡散層２が形成されているので絶縁性が極めて低く、この半導体領域２６の幅は絶縁性には寄与しない。
このように前記の２本のトレンチ４の幅Ｎを狭めることで、拡散抵抗アレイ２４を形成する面積を図１の場合より小さくすることができる。

図９は、この発明の第３実施例の半導体装置の要部断面図である。この要部断面図は図２（ｄ）に相当する断面図である。
図２との違いは、半導体柱の側壁にポリシリコン膜６を形成していない点である。ポリシリコン膜６が形成されない分だけ、半導体柱を取り囲むトレンチの幅を縮めることができる。これにより、拡散抵抗アレイ２４を形成する面積を図１の場合より小さくすることができる。
尚、半導体柱を取り囲むトレンチ４をマスクすることで、トレンチ４内にポリシリコン膜６を形成しないようにできる。

この発明の第１実施例の半導体装置の構成図であり、半導体チップ４０内の配置図 この発明の第１実施例の半導体装置の構成図であり、（ａ）は図１のトレンチ分離抵抗であるＡ部の要部平面図、（ｂ）は（ａ）のＢ部の拡大図、（ｃ）は（ｂ）のＣ部の拡大図、（ｄ）は（ｃ）のａ−ｂ−ｃ線で切断した要部断面図 この発明の第１実施例の半導体装置の構成図であり、図１のトレンチＭＯＳ型半導体素子であるＤ部の要部断面図 図１〜図３の半導体装置の製造方法であり、（ａ）〜（ｈ）は工程順に示した要部製造工程断面図 複数段（ここでは２段）の短冊状した開口部１６を有するマスク酸化膜１５の要部平面図 図５のマスク酸化膜１５を用いて形成したトレンチ分離抵抗群の要部平面図 コンタクトホールの断面図であり、（ａ）は絶縁膜が薄い場合（本発明）の図、（ｂ）は絶縁膜が厚い場合（従来）の図 この発明の第２実施例の半導体装置の要部平面図 この発明の第３実施例の半導体装置の要部断面図 従来のトレンチ分離抵抗の構成図であり、（ａ）は全体の要部平面図、（ｂ）は図（ａ）のＥ部の拡大図、（ｃ）は（ｂ）のＦ部の拡大図、（ｄ）はトレンチ分離抵抗の要部斜視図 従来のトレンチ内を絶縁膜で埋め込んだ要部断面図 従来のトレンチ内に埋め込まれた絶縁膜を研磨した後の要部断面図

符号の説明

１ ｎ半導体基板
２ ｐ拡散層
３ ｐウェル領域
４ トレンチ
５ 第１絶縁膜
６ ポリシリコン膜
７ ｎソース領域
８ ｎドレイン領域
９ 第２絶縁膜
１０ コンタクトホール
１１ ソース電極配線
１２ ドレイン電極配線
１３ セルピッチ
１５ マスク酸化膜
１５ａ 酸化膜
１６ 開口部
１７ 中枠
２１ トレンチ分離抵抗
２２ 小トレンチ分離抵抗群
２３ 大トレンチ分離抵抗群
２４ 拡散抵抗アレイ
２５ トレンチＭＯＳ型半導体素子
２６ 半導体領域
２７ 制御・保護回路
４０ 半導体チップ
１００ 半導体装置

Claims (9)

1. トレンチで囲まれた平面形状が長方形の半導体柱に形成されたトレンチ分離抵抗をその長辺側に複数隣接して形成される小トレンチ分離抵抗群が、前記トレンチ分離抵抗の長手方向に複数段並んで形成される大トレンチ分離抵抗群を備える半導体装置であって、
   前記小トレンチ分離抵抗群の周囲を囲む前記トレンチと、隣接する前記小トレンチ分離抵抗群の周囲を囲む前記トレンチとの間に前記トレンチが形成されない半導体領域が存在することを特徴とする半導体装置。
2. 全ての前記トレンチの幅が、一定であることを特徴とする請求項１に記載の半導体装置。
3. 隣接する前記小トレンチ分離抵抗群に挟まれる前記トレンチの幅が、他の前記トレンチの幅の半分であることを特徴とする請求項１に記載の半導体装置。
4. 隣接する前記小トレンチ分離抵抗群に挟まれて配置される２本の前記トレンチ間に存在する前記半導体領域の幅が、前記トレンチ分離抵抗の短辺の長さと等しいことを特徴とする請求項１に記載の半導体装置。
5. 前記トレンチ分離抵抗が、第１導電型の前記半導体柱の表面層に形成した第２導電型の半導体層であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. トレンチＭＯＳ型半導体素子が、前記トレンチ分離抵抗と同一半導体基板に形成されることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記トレンチの側壁に前記トレンチＭＯＳ型半導体素子のゲート電極となるポリシリコン膜と同一厚みのポリシリコン膜が形成されることを特徴とする請求項６に記載の半導体装置。
8. 絶縁膜が、前記トレンチ分離抵抗上と前記トレンチＭＯＳ型半導体素子上に形成され前記絶縁膜で前記トレンチが充填され、前記絶縁膜上に形成される配線と前記トレンチＭＯＳ型半導体素子とが前記絶縁膜に形成したコンタクトホールを介して接続されることを特徴とする請求項６または７に記載の半導体装置。
9. 複数の長方形のトレンチ分離抵抗とトレンチＭＯＳ型半導体素子が同一半導体基板に形成される半導体装置の製造方法において、
   第１導電型の半導体基板の表面層であって、前記トレンチ分離抵抗を形成する領域および前記トレンチＭＯＳ型半導体素子を形成する領域に、第２導電型の半導体層を形成する工程と、
   前記トレンチ分離抵抗を形成する領域および前記トレンチＭＯＳ型半導体素子を形成する領域に開口部を有するマスク絶縁膜を形成する工程と、
   前記マスク絶縁膜を用いて、前記半導体基板の表面から前記半導体層を貫通するトレンチを形成し、前記トレンチ分離抵抗を形成する領域には平面形状が梯子状のトレンチを前記トレンチ分離抵抗の長手方向に複数段間隔を有して形成する工程と、前記トレンチの側壁に第１絶縁膜を介してポリシリコン膜を形成する工程と、
   前記半導体基板上を被覆し、前記トレンチを充填する第２絶縁膜を形成し、前記第２絶縁膜に前記半導体基板に達するコンタクトホールを、前記トレンチ分離手抵抗を形成する領域および前記トレンチＭＯＳ型半導体素子を形成する領域に形成する工程と、
   前記コンタクトホールを介して前記半導体基板と電気的に接続される電極を形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
   

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