JPS6325976A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6325976A JPS6325976A JP16922386A JP16922386A JPS6325976A JP S6325976 A JPS6325976 A JP S6325976A JP 16922386 A JP16922386 A JP 16922386A JP 16922386 A JP16922386 A JP 16922386A JP S6325976 A JPS6325976 A JP S6325976A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置に係わるもので、特にＭＯ８型
コンデンサ、Ｍｉｓ型コンデンサあるいはゲート構造を
有し、且つ電極配線がスルーホールを介して電極配線上
の別の配線に接続されるような構造を有する半導体装置
に関する。
コンデンサ、Ｍｉｓ型コンデンサあるいはゲート構造を
有し、且つ電極配線がスルーホールを介して電極配線上
の別の配線に接続されるような構造を有する半導体装置
に関する。
（従来の技術）
近年、半導体装置の進歩、特に素子の微細化。
高集積化には目覚ましいものがあり、その中で多層配線
技術は重要な位置を占めている。そして、高濃度の多結
晶シリコン膜を用いた配線の多灯化、およびアルミニウ
ムを用いた多層配線等が半導体集積回路装置内で多用さ
れている。
技術は重要な位置を占めている。そして、高濃度の多結
晶シリコン膜を用いた配線の多灯化、およびアルミニウ
ムを用いた多層配線等が半導体集積回路装置内で多用さ
れている。
このような多層配線を用いた半導体集積回路装置の製造
プロセスについて第２図（ａ）〜（Ｃ）を参照しつつ概
略的に説明する。まず、Ｎ型のシリコン基板１１上に素
子分離用のフィールド酸化膜１２、および薄い酸化膜１
３を形成した後、上記フィールド酸化膜１２で区分され
た素子領域にＰ＋型の拡ｒｌ１層１４を形成・する。次
に、上記薄い酸化膜１３にコンタクトホール１５１ 、
１５２を開口し、１層目の配線層（Ａｆｆｉ−８１−Ｃ
ｕ） １６を厚さｉ、ｏμｍ程度選択的に形成する。次
に、シンター処理を実施した後、プラズマ励起によるシ
リコン酸化！１１７を厚さ１．０μｍ程度堆積形成する
と（ａ）図に示すようになる。
プロセスについて第２図（ａ）〜（Ｃ）を参照しつつ概
略的に説明する。まず、Ｎ型のシリコン基板１１上に素
子分離用のフィールド酸化膜１２、および薄い酸化膜１
３を形成した後、上記フィールド酸化膜１２で区分され
た素子領域にＰ＋型の拡ｒｌ１層１４を形成・する。次
に、上記薄い酸化膜１３にコンタクトホール１５１ 、
１５２を開口し、１層目の配線層（Ａｆｆｉ−８１−Ｃ
ｕ） １６を厚さｉ、ｏμｍ程度選択的に形成する。次
に、シンター処理を実施した後、プラズマ励起によるシ
リコン酸化！１１７を厚さ１．０μｍ程度堆積形成する
と（ａ）図に示すようになる。
次に、上記プラズマシリコン酸化ＶＡ１７を、フォトレ
ジストをマスクにしてエツチングし、（ｂ）図に示すよ
うなコンタクトホール１８を開口する。
ジストをマスクにしてエツチングし、（ｂ）図に示すよ
うなコンタクトホール１８を開口する。
この際、上記マスクとして用いたフォトレジストの剥離
時、あるいは種々の前処理工程において、上記コンタク
トホール１８を開口することによって露出された１層目
の配線層１６の表面には、１００〜２００人ノアルミナ
膜（Ａｆｆｉ２０３ ） １９、あるいはレジスト系か
ら混入された有機物によるカーボン等の汚れで形成され
る絶縁膜が形成される。
時、あるいは種々の前処理工程において、上記コンタク
トホール１８を開口することによって露出された１層目
の配線層１６の表面には、１００〜２００人ノアルミナ
膜（Ａｆｆｉ２０３ ） １９、あるいはレジスト系か
ら混入された有機物によるカーボン等の汚れで形成され
る絶縁膜が形成される。
そこで次に、上記アルミナ膜１９を除去するためにＲＦ
スパッタ処理を行ない、上記アルミナｇ１１９（あるい
は絶縁膜）をスパッタエツチングした後、２層目の配Ｉ
ｉｉ層（Ａｎ−Ｃｕ）２０を厚さ１．０μｍ程度蒸着形
成し、パターニングを行なった後、シンター処理を施す
と（Ｃ）図に示すようになる。
スパッタ処理を行ない、上記アルミナｇ１１９（あるい
は絶縁膜）をスパッタエツチングした後、２層目の配Ｉ
ｉｉ層（Ａｎ−Ｃｕ）２０を厚さ１．０μｍ程度蒸着形
成し、パターニングを行なった後、シンター処理を施す
と（Ｃ）図に示すようになる。
ところで、上述した多層配線の形成時、同一チップ内に
第３図に示すようなＭＯＳ型のコンデンサが存在すると
以下に記すような問題を生ずる。
第３図に示すようなＭＯＳ型のコンデンサが存在すると
以下に記すような問題を生ずる。
第３図において、前記第２図と同一部分には同じ符号を
付しており、２１はＮ＋型の不純物がドープされた多結
晶シリコン膜から成る一方のコンデンサＮ極、２２は薄
い酸化膜であり、上記１ＷＪ目の配線ｌ１１１６が他方
のコンデンサ電極となっている。そして、１層目の配線
Ｍ１６と２１！！目の配線層２０とがコンタクトホール
２３を介して接続されている。
付しており、２１はＮ＋型の不純物がドープされた多結
晶シリコン膜から成る一方のコンデンサＮ極、２２は薄
い酸化膜であり、上記１ＷＪ目の配線ｌ１１１６が他方
のコンデンサ電極となっている。そして、１層目の配線
Ｍ１６と２１！！目の配線層２０とがコンタクトホール
２３を介して接続されている。
このような構成において、２層目の配線層２０を蒸着形
成する前に、コンタクトホール２３内の１層目の配線１
ｉ１１６の表面に形成されたアルミナ膜あるいは絶縁膜
を除去するために上述したＲＦスパッタ処理を行なうと
、コンデンサの一方の電極１６がチャージアップされ、
酸化ｌｌＩ２２の静電破壊現象が発生してコンデンサが
リークしたり破壊されたりする。この現象は、コンデン
サの他方の電極２１上にもコンタクトホールが形成され
、この電極２１の表面上もスパッタ処理する場合には両
電極１６．２１間の電位が等しくなるためほとんど発生
しないが、第３図に示す如り１！極２１上にプラズマシ
リコン酸化膜１７が形成されて絶縁された状態になって
いる場合には、電極１６側のみの電位が上昇するために
発生しやすくなる。実験によると、酸化膜２２の厚さＴ
ｏｘ＝５００人、面積Ｓ −１ｔａｓｏのＭＯ８型コン
デンサの場合、７００Ｗで９０秒間のスパッタ処理を行
なうと歩留りは２０％程度となる。これに対し、スパッ
タ処理を行なわない場合の歩留りは９９％程度である。
成する前に、コンタクトホール２３内の１層目の配線１
ｉ１１６の表面に形成されたアルミナ膜あるいは絶縁膜
を除去するために上述したＲＦスパッタ処理を行なうと
、コンデンサの一方の電極１６がチャージアップされ、
酸化ｌｌＩ２２の静電破壊現象が発生してコンデンサが
リークしたり破壊されたりする。この現象は、コンデン
サの他方の電極２１上にもコンタクトホールが形成され
、この電極２１の表面上もスパッタ処理する場合には両
電極１６．２１間の電位が等しくなるためほとんど発生
しないが、第３図に示す如り１！極２１上にプラズマシ
リコン酸化膜１７が形成されて絶縁された状態になって
いる場合には、電極１６側のみの電位が上昇するために
発生しやすくなる。実験によると、酸化膜２２の厚さＴ
ｏｘ＝５００人、面積Ｓ −１ｔａｓｏのＭＯ８型コン
デンサの場合、７００Ｗで９０秒間のスパッタ処理を行
なうと歩留りは２０％程度となる。これに対し、スパッ
タ処理を行なわない場合の歩留りは９９％程度である。
このように、ＲＦスパッタ処理を行なうことにより歩留
りが大幅に低下する。しかし、ＲＦスパッタ処理を行な
わないと１層目と２層目の配線層１［３，２０間の接触
抵抗が大きくなったり、導通がとれなかったりし、回路
が動作しなくなるという別の問題を生ずる。
りが大幅に低下する。しかし、ＲＦスパッタ処理を行な
わないと１層目と２層目の配線層１［３，２０間の接触
抵抗が大きくなったり、導通がとれなかったりし、回路
が動作しなくなるという別の問題を生ずる。
（発明が解決しようとする問題点）
上述したように、ＭＯ８型コンデンサ。
ＭＩＳ型コンデンサあるいはゲート構造を有し、且つ電
極配線がコンタクトホール（スルーホール〉を介して電
極配線上の別の配線に接続されるような構造を有する半
導体装置においては、ＲＦスパッタ処理時にチャージア
ップによる静電破壊が生じて歩留りが低下し、ＲＦスパ
ッタ処理を行なわないと１層目の配線と２層目の配線間
の接触抵抗が大きくなったり導通がとれなくなったりす
る欠点がある。
極配線がコンタクトホール（スルーホール〉を介して電
極配線上の別の配線に接続されるような構造を有する半
導体装置においては、ＲＦスパッタ処理時にチャージア
ップによる静電破壊が生じて歩留りが低下し、ＲＦスパ
ッタ処理を行なわないと１層目の配線と２層目の配線間
の接触抵抗が大きくなったり導通がとれなくなったりす
る欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ＲＦススパック処理時チャー
ジアップによる静電破壊を防止てき、１層目と２層目の
配線層間の接触抵抗も小さい半導体装置を提供すること
である。
その目的とするところは、ＲＦススパック処理時チャー
ジアップによる静電破壊を防止てき、１層目と２層目の
配線層間の接触抵抗も小さい半導体装置を提供すること
である。
Ｃ発明の構成］
（問題点を解決するための手段と作用）この発明におい
ては、上記の目的を達成するために、ＭＯ８型コンデン
サ、Ｍｉｓ型コンデンサあるいはゲート溝道を有し、且
つ電極配線がスルーホールを介して電極配線上の別の配
線に接続されるような構造を有する半導体装置において
、上記電極配線に通電方向が逆となるように保護ダイオ
ードを接続し、ＲＦスパッタ処理の際のチャージアップ
による電極電位の上昇時に、上記保護ダイオードをブレ
ークダウンさせることにより、キャリアを半導体基板中
に逃がして静電破壊を防止している。
ては、上記の目的を達成するために、ＭＯ８型コンデン
サ、Ｍｉｓ型コンデンサあるいはゲート溝道を有し、且
つ電極配線がスルーホールを介して電極配線上の別の配
線に接続されるような構造を有する半導体装置において
、上記電極配線に通電方向が逆となるように保護ダイオ
ードを接続し、ＲＦスパッタ処理の際のチャージアップ
による電極電位の上昇時に、上記保護ダイオードをブレ
ークダウンさせることにより、キャリアを半導体基板中
に逃がして静電破壊を防止している。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。ここでは、バイポーラ型の集積回路において、同
一チップ内にＭＯＳ型のコンデンサを形成する場合を例
に取って説明する。Ｐ形の半導体基板２４の主面上には
、Ｎ型のエピタキシャル層２５が形成され、上記半導体
基板２４とエピタキシャル層２５との接合部にはＮ＋型
の埋め込み層２６が形成される。この埋め込み層２６上
の上記エピタキシャル層２５には、コンデンサの一方の
ｉＫとして働くＮ＋型の拡散層２１が形成される。また
、上記エピタキシャル層２５には、上記半導体基板２４
に達する深さまでＰ＋型のアイソレーション層２８、
、２８２が形成され、これらアイソレーション１８２８
１ 、２８２間のエピタキシャル層２５の表面領域には
、保護ダイオードのカソードとなるＮ１型の拡散層２９
が形成される。上記エピタキシャル層２５上には、フィ
ールド酸化膜３０が選択的に形成されるとともに、上記
拡散層２７上には薄い酸化膜３１が形成される。上記薄
い酸化！！３１上およびフィールド酸化１［１３０の一
部領域上にはコンデンサの他方の電極として働く１層目
の配線層 （Ａｊ２−８１−Ｃｕ）３２ａが形成される。この配線
層３２ａはコンタクトホール３３を介して上記拡散１Ｉ
２９に接続される。また、上記拡散Ｗ１２７上のフィー
ルド酸化膜３０にはコンタクトホール３４が開口され、
１層目の配線層３２ｂによってコンデンサの一方の電極
が導出される。上記１層目の配線層３２ａ。
する。ここでは、バイポーラ型の集積回路において、同
一チップ内にＭＯＳ型のコンデンサを形成する場合を例
に取って説明する。Ｐ形の半導体基板２４の主面上には
、Ｎ型のエピタキシャル層２５が形成され、上記半導体
基板２４とエピタキシャル層２５との接合部にはＮ＋型
の埋め込み層２６が形成される。この埋め込み層２６上
の上記エピタキシャル層２５には、コンデンサの一方の
ｉＫとして働くＮ＋型の拡散層２１が形成される。また
、上記エピタキシャル層２５には、上記半導体基板２４
に達する深さまでＰ＋型のアイソレーション層２８、
、２８２が形成され、これらアイソレーション１８２８
１ 、２８２間のエピタキシャル層２５の表面領域には
、保護ダイオードのカソードとなるＮ１型の拡散層２９
が形成される。上記エピタキシャル層２５上には、フィ
ールド酸化膜３０が選択的に形成されるとともに、上記
拡散層２７上には薄い酸化膜３１が形成される。上記薄
い酸化！！３１上およびフィールド酸化１［１３０の一
部領域上にはコンデンサの他方の電極として働く１層目
の配線層 （Ａｊ２−８１−Ｃｕ）３２ａが形成される。この配線
層３２ａはコンタクトホール３３を介して上記拡散１Ｉ
２９に接続される。また、上記拡散Ｗ１２７上のフィー
ルド酸化膜３０にはコンタクトホール３４が開口され、
１層目の配線層３２ｂによってコンデンサの一方の電極
が導出される。上記１層目の配線層３２ａ。
３２ｂ上およびフィールド酸化膜３０上には、プラズマ
シリコン酸化膜３５が形成され、このプラズマシリコン
酸化膜３５上には２層目の配線層（Ａｆｆｉ−ＣＵ）３
６が選択的に形成される。そして、上記１層目の配ｌｓ
層３２ａと上記２層目の配線層３６とがコンタクトホー
ル３７を介して接続される。
シリコン酸化膜３５が形成され、このプラズマシリコン
酸化膜３５上には２層目の配線層（Ａｆｆｉ−ＣＵ）３
６が選択的に形成される。そして、上記１層目の配ｌｓ
層３２ａと上記２層目の配線層３６とがコンタクトホー
ル３７を介して接続される。
上記のような構成において、プラズマシリコン酸化膜３
５にコンタクトホール３７を開口した後、２１目の配線
ｍ３６を形成する前に、ＲＦスパッタ処理を行ないコン
タクトホール３７の底部に露出された１層目の配線層３
２ａの表面に形成されたアルミナ膜（あるいは絶縁膜）
を除去する。この際、１層目の配線＠３２ａがチャージ
アップされてこの配線層３２ａの電位が上昇すると、拡
散層２９と半導体基板２４とによって形成されるＮ４″
−Ｐダイオードがブレークダウンを生じ、キャリアを半
導体基板２２内に導く。従って、チャージアップによる
コンデンサＩｆ極の電位の上昇を防止でき、絶縁膜３１
の静電破壊を防止できる。また、ＲＦスパッタ処理を行
なってコンタクトホール３７の底部における１層目の配
線層３２ａ上のアルミナｖＡ（あるいは絶縁膜）を除去
するので、１層目の配線Ｍ３２ａと２層目の配線層３６
との間の接触抵抗が大きくなったり導通がとれなかった
りすることはない。
５にコンタクトホール３７を開口した後、２１目の配線
ｍ３６を形成する前に、ＲＦスパッタ処理を行ないコン
タクトホール３７の底部に露出された１層目の配線層３
２ａの表面に形成されたアルミナ膜（あるいは絶縁膜）
を除去する。この際、１層目の配線＠３２ａがチャージ
アップされてこの配線層３２ａの電位が上昇すると、拡
散層２９と半導体基板２４とによって形成されるＮ４″
−Ｐダイオードがブレークダウンを生じ、キャリアを半
導体基板２２内に導く。従って、チャージアップによる
コンデンサＩｆ極の電位の上昇を防止でき、絶縁膜３１
の静電破壊を防止できる。また、ＲＦスパッタ処理を行
なってコンタクトホール３７の底部における１層目の配
線層３２ａ上のアルミナｖＡ（あるいは絶縁膜）を除去
するので、１層目の配線Ｍ３２ａと２層目の配線層３６
との間の接触抵抗が大きくなったり導通がとれなかった
りすることはない。
なお、上記実施例ではコンデンサの一方の電極を拡散層
で形成する場合について説明したが、前記第３図の場合
と同様にコンデンサの一方の電極を多結晶シリコンで形
成する場合も同様に、通電方向が逆となるように保護ダ
イオードを接続することにより、接触抵抗が増大したり
接触がとれなかったりすることなく静電破壊を防止して
歩留りを向上させることができる。また、上記実施例で
は１層目の配線層と２層目の配線層それぞれにアルミニ
ウム合金を用いたが、Ｎ“型の不純物がドープされた多
結晶シリコン膜やアルミニウム、高融点金属、あるいは
高融点金属のケイ化物でも同様な効果が得られる。ざら
に、上記各実施例ではＭＯＳ型のコンデンサを例に取っ
て説明したが、ゲート電極が金、属あるいは金底ケイ化
物から成るＭＯ８型集積回路装置に適用しても同様にし
てＲＦスパッタ処理時のチャージアップによるゲート絶
縁膜の静電破壊を防止できる。
で形成する場合について説明したが、前記第３図の場合
と同様にコンデンサの一方の電極を多結晶シリコンで形
成する場合も同様に、通電方向が逆となるように保護ダ
イオードを接続することにより、接触抵抗が増大したり
接触がとれなかったりすることなく静電破壊を防止して
歩留りを向上させることができる。また、上記実施例で
は１層目の配線層と２層目の配線層それぞれにアルミニ
ウム合金を用いたが、Ｎ“型の不純物がドープされた多
結晶シリコン膜やアルミニウム、高融点金属、あるいは
高融点金属のケイ化物でも同様な効果が得られる。ざら
に、上記各実施例ではＭＯＳ型のコンデンサを例に取っ
て説明したが、ゲート電極が金、属あるいは金底ケイ化
物から成るＭＯ８型集積回路装置に適用しても同様にし
てＲＦスパッタ処理時のチャージアップによるゲート絶
縁膜の静電破壊を防止できる。
［発明の効果］
以上説明したようにこの発明によれば、ＲＦスパッタ処
理時のチャージアップによるＤＴｊ破壊を防止でき、１
ｗｉ目と２層目の配線層間の接触抵抗も小さい半導体装
置が得られる。
理時のチャージアップによるＤＴｊ破壊を防止でき、１
ｗｉ目と２層目の配線層間の接触抵抗も小さい半導体装
置が得られる。
第１図はこの発明の一実施例に系わる半導体装置につい
て説明するための断面構成図、第２図は従来の半導体装
置の製造工程を説明するための断面構成図、第３図は従
来の半導体装置におけるコンデンサの断面構成図である
。 ２４・・・半導体基板、２５・・・エピタキシャル層、
２６・・・埋め込み層、２７・・・拡散層、２ｇ、 、
２８２・・・アイソレーション層、２９・・・拡散層
、３０・・・フィールド酸化膜、３１・・・薄い酸化膜
、３２ａ、３２ｂ・・・１層目の配線層、３３．３４．
３７・・・コンタクトホール、３５・・・プラズマシリ
コン酸化膜、３６・・・２層目の配線層。
て説明するための断面構成図、第２図は従来の半導体装
置の製造工程を説明するための断面構成図、第３図は従
来の半導体装置におけるコンデンサの断面構成図である
。 ２４・・・半導体基板、２５・・・エピタキシャル層、
２６・・・埋め込み層、２７・・・拡散層、２ｇ、 、
２８２・・・アイソレーション層、２９・・・拡散層
、３０・・・フィールド酸化膜、３１・・・薄い酸化膜
、３２ａ、３２ｂ・・・１層目の配線層、３３．３４．
３７・・・コンタクトホール、３５・・・プラズマシリ
コン酸化膜、３６・・・２層目の配線層。
Claims (3)
- （１）ゲート電極配線上に絶縁層を形成し、この絶縁層
に設けたスルーホールを介して上記ゲート電極配線と上
層の配線層とを接続する半導体装置において、半導体基
体中に、上記ゲート電極配線に通電方向が逆となるよう
に接続される保護ダイオードを形成し、上記絶縁層上に
上層の配線層を形成して上記ゲート電極配線と上層の配
線層とを接続する前に、上記スルーホールの底部のスパ
ッタ処理を行ない、このスパッタ処理時のチャージアッ
プによる上記ゲート電極配線の電位の上昇時に、上記保
護ダイオードをブレークダウンさせ、キャリアを半導体
基体中に導くように構成したことを特徴とする半導体装
置。 - （２）前記ゲート電極配線および上層の配線層はそれぞ
れ、アルミニウムあるいはアルミニウム合金から成るこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。 - （３）前記ゲート電極配線は、不純物がドープされた多
結晶シリコンから成り、前記上層の配線層は、アルミニ
ウムあるいはアルミニウム合金から成ることを特徴とす
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16922386A JPS6325976A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16922386A JPS6325976A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6325976A true JPS6325976A (ja) | 1988-02-03 |
| JPH0587137B2 JPH0587137B2 (ja) | 1993-12-15 |
Family
ID=15882501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16922386A Granted JPS6325976A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6325976A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0358449A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 半導体装置の製造方法 |
| EP0454091A2 (en) * | 1990-04-26 | 1991-10-30 | Fujitsu Limited | Input/output protection circuit and semiconductor device having the same |
| US5877082A (en) * | 1996-06-14 | 1999-03-02 | Nec Corporation | Method of manufacturing semiconductor device without plasma damage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020548A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 集積回路における入力保護装置 |
| JPS6037160A (ja) * | 1983-08-08 | 1985-02-26 | Nec Corp | 半導体集積回路装置 |
-
1986
- 1986-07-18 JP JP16922386A patent/JPS6325976A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020548A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 集積回路における入力保護装置 |
| JPS6037160A (ja) * | 1983-08-08 | 1985-02-26 | Nec Corp | 半導体集積回路装置 |
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| JPH0358449A (ja) * | 1989-07-27 | 1991-03-13 | Toshiba Corp | 半導体装置の製造方法 |
| EP0454091A2 (en) * | 1990-04-26 | 1991-10-30 | Fujitsu Limited | Input/output protection circuit and semiconductor device having the same |
| US5650652A (en) * | 1990-04-26 | 1997-07-22 | Fujitsu Limited | Input/output protection circuit and semiconductor device having the same |
| US5877082A (en) * | 1996-06-14 | 1999-03-02 | Nec Corporation | Method of manufacturing semiconductor device without plasma damage |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587137B2 (ja) | 1993-12-15 |
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