JPH022131A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH022131A JPH022131A JP14617888A JP14617888A JPH022131A JP H022131 A JPH022131 A JP H022131A JP 14617888 A JP14617888 A JP 14617888A JP 14617888 A JP14617888 A JP 14617888A JP H022131 A JPH022131 A JP H022131A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[産業上の利用分野]
本発明は、半導体集積回路装置、さらにはバンプ電極を
有するものに適用して有効な技術に関するもので、例え
ばT A B (’rape Automated l
londing)方式の実装に用いるためにチップ状で
提供される半導体集積回路装置に利用して有効な技術に
関するものである。 [従来の技術] 従来のこの種の半導体集積回路装置は、第4図に示すよ
うに、シリコン半導体基板1に形成された複数の素子の
電極部12Aおよび上記素子間の配線部およびバンプ電
極16の下地パット部】2Bをなす配線層12が、バリ
アメタル10の4二に形成されていた。 バリアメタル10は、例えばモリブデン・シリサイドな
どの高融点金属シリサイドによって形成され、高度に微
細化された半導体集積回路装置において、半導体基板1
からのシリコン析出による電極抵抗の増大を防止する。 とくに、微小なコンタクトホールでのコンタクト抵抗の
増大を防止するのに欠かせない存在である。 上記バリアメタル10は配線層12と一緒にパターニン
グ形成される。例えば、薄く形成されたモリブデン・シ
リサイド層の上にアルミニウム層を所定の厚みで形成す
ることにより、モリブデン・シリサイ1(とアルミニウ
ムとの積層体を形成する。 この積層体を)第1ヘリンクラフイ技術によって所定の
i5線パターンにエツチングすることにより、バリアメ
タル[0を下地どして有するアルミニウム配線JFI
12が形成される。 一方、上記配線層10の一部は、層間絶縁1n8Bの上
でバンプ電極16の下地パッド部12Bとなる。層間絶
縁層8Bは、シリコン酸化物およびリン・シリケー1−
・ガラスなどのシリコン系In物によって形成される(
以下、例えば+1経マグロウヒル社PI行[[1経工レ
ク1ヘロニクス1987年9月号」99〜106頁参照
)。 [発明が解決しようとする課題] しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。 すなオ)ち、上記バリアメタル10は、半導体基板1に
形成された素子の電極部12Aでの抵抗増大を防止する
ためには欠かせないものであるが、絶縁物とくにシリコ
ン酸化物あるいはリン・シリケート・ガラスなどのシリ
コン系絶杯物に対する接着強度が弱い。 このため、WI間絶縁eanの」−に、バリアメタル1
0、下地パッド部12B、バンプ′+1!↓仇16が順
次積層された端子構造は、第4図に示すように、TAB
方式で実装を行なった場合に、例えばバンプ電極16に
接合されたり一部20の弾性力などによって、上記iQ
林r8Bとバリアメタル10との境界沿いで剥随する破
壊が生じやすい。 以上のように、従来のこの種の半導体集積回路装置は、
素子の電極部での抵抗増大を防止するために設けたバリ
アメタルが、バンプ電極の耐剥離強度を低下させて、T
A 13方式で実装されたときの信頼性を低下させる
という問題を有していたことが、本発明者によって明ら
かとされた。 本発明の目的は、素子の電極部での抵抗増大を防止する
ことができるとともに、バンプ電極の耐剥離強度を高め
て、TAB方式で実装されたときの信頼性を向−1tさ
せられるようにした半導体集積回路装置を得る、という
技術を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。 [課題を解決するための手段コ 本;預において開示されろ発明のうら代表的なものの概
要を説明すれば、下記のとおりである。 すなわち、バンプ?Ii極を有する半導体集積回路装置
にあって、半導体基板に集積形成された複数の素子の電
極部および上記素子間の配線部をなすとともに、層間絶
縁Rり上にて1−記バンプfr!、極の下地パッド部を
なす配線1dを、素子の71!極部となる部分ではバリ
アメタルによって半導体基板から隔離するとともに、上
記バンプ電極の下地パッド部となる部分ではバリアメタ
ルを介さずに上記層間絶縁層の上に直接形成する、とい
うものである。 [作用] 上記した手段によれば、素Y・の電極部では、シリコン
の析出による電極抵抗の増大が阻止される一方、バンプ
電極の下地パッド部では、絶縁層に対して接着強度の弱
いバリアメタルが介在しないことにより、バンプ電極の
耐Xl+離強度を高めろことができる。 これにより、素子の電極部での抵14“C増大を防止す
ることができるとともに、バンプ電極の酊7す雌強度を
高めて、T A B方式で実装されたときの信頼性を向
上させられるようにした半導体集積回路装置を得る。と
いう目的が達成される。 [実施例] 以下、本発明の好適な実施例を図面を参照しながら説明
する。 なお、各図中、同一符号は同一あるいは相当部分を示す
ものとする。 第1図は本発明による技術が適用された半導体集積回路
装置の一実施例を辰す。 同図に示す半導体集積回路装置はTAB方式で実装され
るように構成されたものであって、素子として「1チャ
ンネルLi03l−ランジスタQ +1が集積形成され
、端P電極としてバンプ電極IGが形成されている。 同図に+9いて、1はQi結晶シリコンからなるp型の
半導体基板、2はフィールド絶縁膜、3は■】型拡散層
からなるチャンネルスi・ツバ−14はグー1〜絶縁膜
、5はゲート電圏、6は表面絶縁膜、7はI+ ’型拡
散R’lかj′、なるソース・ドレイン領域、8A、8
r3はシリン系X@縁物からなるRり間絶縁層、9は電
極取り出し川のコンタクトホール、10はバリアメタル
、1Fはソース・ドレイン領域7の下に特別に設けられ
たn゛型型数散層12はアルミニウムまたはアルミニウ
ム合金からなる配線層、12Aは配線層12によるソー
ス・ドレイン電極部、12Bは配線層12によるバンプ
電極16の下地パッド部、13は第1パツシベーシヨン
膜、14は第2パッシベーション膜、15はバンプ電極
16の下地をなす導電膜いわゆるtJ I3 M膜であ
る。 配線層12は、MO5+−ランジスタQnの電極部12
Aおよびバンプ電極16の下地パッド部12Bとともに
、素子・間の配線部も−・緒に形成するようにパターニ
ング形成されている。 ここで、素子の電極部12Aおよび素子間の配線部およ
びバンプ電離16の下地パッド部12nをそれぞれなす
配線)PJ i 2は、素子の化18部12Aとなる部
分ではバリアメタル10によって゛IL導体塙板1から
隔離されるとともに、バンプ電()146の下地パッド
部12Bとなる部分では層間1ffiK>’+11η8
Bの上に直接形成されている。 第2図は、上述した半導体集f式回路′!装置の実施例
を示す。 上述した構成により、素子の電1扼部12Aでは、シリ
コンの析出による電極抵抗の増大が阻止される一方、バ
ンプ電極16の下地パッド部12Bでは、絶縁層8Bに
対して接、6強度の弱いバリアメタル10が介在しない
ことにより、バンプ電極16の耐剥離強度が高められる
ようになる。これにより、素子の電極部12Aでの抵抗
増大が防止されるとともに、バンプ電極16の耐剥離強
度を高められて、とくに”1” A B方式で実装され
たときの信頼性が向上するようになる。 第3図は、上述した構成を有する半導体集積回路装置の
製造方法の要部を工程(A)〜(H)の順に示す。 (A):単結晶シリコンからなるp型半導体基板1の土
面、すなわちMos+−ランジスタなどの素子が形成さ
れる領域に、フィールド絶縁膜2およびp型拡散層4に
よるチャンネルストッパー3を形成する。 (L3):MO3I−ランジスタが形成される領域にゲ
ート酸化膜4を形成する。ゲート酸化膜4は、例えば半
導体基板1の表面を薄く熱酸化することによって形成さ
れる。次に、ゲート絶蒜膜41にゲート電極5を形成す
る。ゲート電極5は、ゲート絶縁膜4およびフィールド
絶縁膜2の上から積層された多結晶シリコン層をパター
ニングすることによって形成される。この後、ゲート電
極5とソース・ドレイン領域となる部分を覆う絶縁膜6
を形成する。このM ′nIt侍6は、シリコンの熱酸
化によって形成される。 (C):フィールド酸化膜2とゲート電(→i5をマス
クとして用いることにより、
有するものに適用して有効な技術に関するもので、例え
ばT A B (’rape Automated l
londing)方式の実装に用いるためにチップ状で
提供される半導体集積回路装置に利用して有効な技術に
関するものである。 [従来の技術] 従来のこの種の半導体集積回路装置は、第4図に示すよ
うに、シリコン半導体基板1に形成された複数の素子の
電極部12Aおよび上記素子間の配線部およびバンプ電
極16の下地パット部】2Bをなす配線層12が、バリ
アメタル10の4二に形成されていた。 バリアメタル10は、例えばモリブデン・シリサイドな
どの高融点金属シリサイドによって形成され、高度に微
細化された半導体集積回路装置において、半導体基板1
からのシリコン析出による電極抵抗の増大を防止する。 とくに、微小なコンタクトホールでのコンタクト抵抗の
増大を防止するのに欠かせない存在である。 上記バリアメタル10は配線層12と一緒にパターニン
グ形成される。例えば、薄く形成されたモリブデン・シ
リサイド層の上にアルミニウム層を所定の厚みで形成す
ることにより、モリブデン・シリサイ1(とアルミニウ
ムとの積層体を形成する。 この積層体を)第1ヘリンクラフイ技術によって所定の
i5線パターンにエツチングすることにより、バリアメ
タル[0を下地どして有するアルミニウム配線JFI
12が形成される。 一方、上記配線層10の一部は、層間絶縁1n8Bの上
でバンプ電極16の下地パッド部12Bとなる。層間絶
縁層8Bは、シリコン酸化物およびリン・シリケー1−
・ガラスなどのシリコン系In物によって形成される(
以下、例えば+1経マグロウヒル社PI行[[1経工レ
ク1ヘロニクス1987年9月号」99〜106頁参照
)。 [発明が解決しようとする課題] しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによってあきらかとされた。 すなオ)ち、上記バリアメタル10は、半導体基板1に
形成された素子の電極部12Aでの抵抗増大を防止する
ためには欠かせないものであるが、絶縁物とくにシリコ
ン酸化物あるいはリン・シリケート・ガラスなどのシリ
コン系絶杯物に対する接着強度が弱い。 このため、WI間絶縁eanの」−に、バリアメタル1
0、下地パッド部12B、バンプ′+1!↓仇16が順
次積層された端子構造は、第4図に示すように、TAB
方式で実装を行なった場合に、例えばバンプ電極16に
接合されたり一部20の弾性力などによって、上記iQ
林r8Bとバリアメタル10との境界沿いで剥随する破
壊が生じやすい。 以上のように、従来のこの種の半導体集積回路装置は、
素子の電極部での抵抗増大を防止するために設けたバリ
アメタルが、バンプ電極の耐剥離強度を低下させて、T
A 13方式で実装されたときの信頼性を低下させる
という問題を有していたことが、本発明者によって明ら
かとされた。 本発明の目的は、素子の電極部での抵抗増大を防止する
ことができるとともに、バンプ電極の耐剥離強度を高め
て、TAB方式で実装されたときの信頼性を向−1tさ
せられるようにした半導体集積回路装置を得る、という
技術を提供することにある。 この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。 [課題を解決するための手段コ 本;預において開示されろ発明のうら代表的なものの概
要を説明すれば、下記のとおりである。 すなわち、バンプ?Ii極を有する半導体集積回路装置
にあって、半導体基板に集積形成された複数の素子の電
極部および上記素子間の配線部をなすとともに、層間絶
縁Rり上にて1−記バンプfr!、極の下地パッド部を
なす配線1dを、素子の71!極部となる部分ではバリ
アメタルによって半導体基板から隔離するとともに、上
記バンプ電極の下地パッド部となる部分ではバリアメタ
ルを介さずに上記層間絶縁層の上に直接形成する、とい
うものである。 [作用] 上記した手段によれば、素Y・の電極部では、シリコン
の析出による電極抵抗の増大が阻止される一方、バンプ
電極の下地パッド部では、絶縁層に対して接着強度の弱
いバリアメタルが介在しないことにより、バンプ電極の
耐Xl+離強度を高めろことができる。 これにより、素子の電極部での抵14“C増大を防止す
ることができるとともに、バンプ電極の酊7す雌強度を
高めて、T A B方式で実装されたときの信頼性を向
上させられるようにした半導体集積回路装置を得る。と
いう目的が達成される。 [実施例] 以下、本発明の好適な実施例を図面を参照しながら説明
する。 なお、各図中、同一符号は同一あるいは相当部分を示す
ものとする。 第1図は本発明による技術が適用された半導体集積回路
装置の一実施例を辰す。 同図に示す半導体集積回路装置はTAB方式で実装され
るように構成されたものであって、素子として「1チャ
ンネルLi03l−ランジスタQ +1が集積形成され
、端P電極としてバンプ電極IGが形成されている。 同図に+9いて、1はQi結晶シリコンからなるp型の
半導体基板、2はフィールド絶縁膜、3は■】型拡散層
からなるチャンネルスi・ツバ−14はグー1〜絶縁膜
、5はゲート電圏、6は表面絶縁膜、7はI+ ’型拡
散R’lかj′、なるソース・ドレイン領域、8A、8
r3はシリン系X@縁物からなるRり間絶縁層、9は電
極取り出し川のコンタクトホール、10はバリアメタル
、1Fはソース・ドレイン領域7の下に特別に設けられ
たn゛型型数散層12はアルミニウムまたはアルミニウ
ム合金からなる配線層、12Aは配線層12によるソー
ス・ドレイン電極部、12Bは配線層12によるバンプ
電極16の下地パッド部、13は第1パツシベーシヨン
膜、14は第2パッシベーション膜、15はバンプ電極
16の下地をなす導電膜いわゆるtJ I3 M膜であ
る。 配線層12は、MO5+−ランジスタQnの電極部12
Aおよびバンプ電極16の下地パッド部12Bとともに
、素子・間の配線部も−・緒に形成するようにパターニ
ング形成されている。 ここで、素子の電極部12Aおよび素子間の配線部およ
びバンプ電離16の下地パッド部12nをそれぞれなす
配線)PJ i 2は、素子の化18部12Aとなる部
分ではバリアメタル10によって゛IL導体塙板1から
隔離されるとともに、バンプ電()146の下地パッド
部12Bとなる部分では層間1ffiK>’+11η8
Bの上に直接形成されている。 第2図は、上述した半導体集f式回路′!装置の実施例
を示す。 上述した構成により、素子の電1扼部12Aでは、シリ
コンの析出による電極抵抗の増大が阻止される一方、バ
ンプ電極16の下地パッド部12Bでは、絶縁層8Bに
対して接、6強度の弱いバリアメタル10が介在しない
ことにより、バンプ電極16の耐剥離強度が高められる
ようになる。これにより、素子の電極部12Aでの抵抗
増大が防止されるとともに、バンプ電極16の耐剥離強
度を高められて、とくに”1” A B方式で実装され
たときの信頼性が向上するようになる。 第3図は、上述した構成を有する半導体集積回路装置の
製造方法の要部を工程(A)〜(H)の順に示す。 (A):単結晶シリコンからなるp型半導体基板1の土
面、すなわちMos+−ランジスタなどの素子が形成さ
れる領域に、フィールド絶縁膜2およびp型拡散層4に
よるチャンネルストッパー3を形成する。 (L3):MO3I−ランジスタが形成される領域にゲ
ート酸化膜4を形成する。ゲート酸化膜4は、例えば半
導体基板1の表面を薄く熱酸化することによって形成さ
れる。次に、ゲート絶蒜膜41にゲート電極5を形成す
る。ゲート電極5は、ゲート絶縁膜4およびフィールド
絶縁膜2の上から積層された多結晶シリコン層をパター
ニングすることによって形成される。この後、ゲート電
極5とソース・ドレイン領域となる部分を覆う絶縁膜6
を形成する。このM ′nIt侍6は、シリコンの熱酸
化によって形成される。 (C):フィールド酸化膜2とゲート電(→i5をマス
クとして用いることにより、
【1+型拡故W1によるソ
ース・ドレイン領域7を自己整合(セルフアライメント
)で形成する。 以上のようにして、nチャンネルMO8+−ランジスタ
Qnの素子が形成される。 (D):基板1の全面に第1の層間f(!縁fj’j
8 Aを形成する。さらに、その第1の層間絶縁層8A
の上に第2の層間絶縁Jr? 8 Bを積層・形成する
。第1の層間絶、録層8Aは、例えば800[”C]程
度の高温度と70〜140[Pa]程度の低圧力の下で
行なわれるCVD (化学蒸着)によって形成される酸
化シリコンによって形成される。第2の層間f、I!!
紳層8Bは、例えば、CVDによって形成されるPSG
(リン・シリケー1〜・ガラス)膜、スピン塗布によ
って形成されるガラス膵、あるいはこれらを順次積層し
た復号膜によって形成される。 この1烏合、第1の層間絶縁層8Aは、その上に積ノ1
りされる第2のJe1間絶縁JM813からのリンがソ
ース・トレイン領域7に漏れないように、緻密な;漠質
をもつように形成されている。 この後、ソース・ドレイン領域7上の絶縁膜6および層
間絶縁層8A、8Bを部分的に除去して、電(カ取り出
し川のコンタクトホール9を形成する。 (E);全面にバリアメタル10を形成する。バリアメ
タル10は、例えばモリブデン・シリサイドあるいは他
の高融点全屈シリサイドの膜をCVI〕θ;あるいはス
パッタリングすることなどによって形成される。 次に、層間絶椋層8A、8Bをマスクにして。 ソース・1くレイン領域7にn導電性付与物質(例えば
ヒ素)をイオン打込みする。 イオン打込みの後、層間絶縁fP18 B上にてパッド
′工極となる部分、すなわちバンプ電極の下地パッド部
となる領域のバリアメタル10を選択的に除去する。 (F):ソース・ドレイン領域7に打ち込んだイオンの
引き延ばし拡散と、バリアメタル10の結晶化を兼ねて
、アニール処理を行なう。イオンの引き延ばしにより、
ソース・1く”レイン領域7に拡散層11が追加形成さ
れる。 次に、ソース・ドレイン領域7の電極部12Aおよび素
子間の配線部および上記バンプ電極の下地パッド部12
Bとなる配線f(’l l 2を形成する。 この配線Rり12は、アルミニウムあるいはアルミニウ
ム合金を一旦全面に形成した後、)第1・リングラフィ
技術を用いて所定の配線パターンにパタニングすること
により形成される。このとき、バリアメタル10も一緒
にパターニングされる。 これにより、ソース・ドレイン領域7の電極部12Aお
よび素子間の配線部は、その下にバリアメタル10が敷
設された2層構造に形成される。また、バンプ電極の下
地パッド部12Bとなる部分は、バリアメタルを介しな
いで層間絶縁層と(Bの上に直接形成される。 この後、オーミックコンタクト(合金接合)をとるため
の熱処理DI、アニール)が施される。 この熱処理を行なうと、配線層12とバリアメタル10
との間の接合がオーミック状態となって。 粒界拡散反応が抑制されるようになること暗より、配線
12の耐エレクトロ・マイグレーション強度が向上する
。という効果が得られるようになる。 (G):例えばプラズマ・ナイI・ライドなどのパッシ
ベーション股】3を全面に形成した後、バンプ電極の下
地パント部12I3のにの部分を開[コする。 (II) :例えばPiQのようなポリイミド系樹脂
による第2パシシベーシヨン膜14を全面に形成した後
、バンプ電極の下地バット部12Bの上の部分を開口す
る。 次に、例えばP d / T iからなるUBM膜15
を全面に形成する。この後、金バンプ電極16を形成す
る。そしてバンプ電極16が形成されたならば、不要な
UBM膜15を取り除く。 以上のようにして、半導体基板1に集積形成された複数
の素子の電極部および上記素子間の配線部および上記バ
ンプ電極の下地パッド部をなす配線M12が、素子の電
極部12Aとなる部分ではバリアメタル10によって半
導体基板1から隔にされるとともに、バンプ電極16の
下地パッド部12Bとなる部分では層間絶縁JcH31
3の上に直接形成されている構造の半導体集積回路装置
が形成される。 以上本発明者によってなされた発明を実施例に甚づき」
1体的に説明したが1本発明は」ユ記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでしない。 例えば、半導体基板1に形成される素子はバイポーラ・
1〜ランジスタであってもよい。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるTAB実装用の半導
体集積回路装置に適用した場合について説明したが、そ
れに限定されるものではなく、例えばTABによらない
表面実装用の半導体集積回路装置にも適用できる。 [発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。 すなわち、素子の電極部でのIJ(抗増大を防止するこ
とができるとともに、バンプ′M極の耐剥離強度を高め
て、TAI!1方式で実装されたときの信頼性を向上さ
せられるようにした半導体集積回路装置を得ることがで
きる。という効果が得られる。
ース・ドレイン領域7を自己整合(セルフアライメント
)で形成する。 以上のようにして、nチャンネルMO8+−ランジスタ
Qnの素子が形成される。 (D):基板1の全面に第1の層間f(!縁fj’j
8 Aを形成する。さらに、その第1の層間絶縁層8A
の上に第2の層間絶縁Jr? 8 Bを積層・形成する
。第1の層間絶、録層8Aは、例えば800[”C]程
度の高温度と70〜140[Pa]程度の低圧力の下で
行なわれるCVD (化学蒸着)によって形成される酸
化シリコンによって形成される。第2の層間f、I!!
紳層8Bは、例えば、CVDによって形成されるPSG
(リン・シリケー1〜・ガラス)膜、スピン塗布によ
って形成されるガラス膵、あるいはこれらを順次積層し
た復号膜によって形成される。 この1烏合、第1の層間絶縁層8Aは、その上に積ノ1
りされる第2のJe1間絶縁JM813からのリンがソ
ース・トレイン領域7に漏れないように、緻密な;漠質
をもつように形成されている。 この後、ソース・ドレイン領域7上の絶縁膜6および層
間絶縁層8A、8Bを部分的に除去して、電(カ取り出
し川のコンタクトホール9を形成する。 (E);全面にバリアメタル10を形成する。バリアメ
タル10は、例えばモリブデン・シリサイドあるいは他
の高融点全屈シリサイドの膜をCVI〕θ;あるいはス
パッタリングすることなどによって形成される。 次に、層間絶椋層8A、8Bをマスクにして。 ソース・1くレイン領域7にn導電性付与物質(例えば
ヒ素)をイオン打込みする。 イオン打込みの後、層間絶縁fP18 B上にてパッド
′工極となる部分、すなわちバンプ電極の下地パッド部
となる領域のバリアメタル10を選択的に除去する。 (F):ソース・ドレイン領域7に打ち込んだイオンの
引き延ばし拡散と、バリアメタル10の結晶化を兼ねて
、アニール処理を行なう。イオンの引き延ばしにより、
ソース・1く”レイン領域7に拡散層11が追加形成さ
れる。 次に、ソース・ドレイン領域7の電極部12Aおよび素
子間の配線部および上記バンプ電極の下地パッド部12
Bとなる配線f(’l l 2を形成する。 この配線Rり12は、アルミニウムあるいはアルミニウ
ム合金を一旦全面に形成した後、)第1・リングラフィ
技術を用いて所定の配線パターンにパタニングすること
により形成される。このとき、バリアメタル10も一緒
にパターニングされる。 これにより、ソース・ドレイン領域7の電極部12Aお
よび素子間の配線部は、その下にバリアメタル10が敷
設された2層構造に形成される。また、バンプ電極の下
地パッド部12Bとなる部分は、バリアメタルを介しな
いで層間絶縁層と(Bの上に直接形成される。 この後、オーミックコンタクト(合金接合)をとるため
の熱処理DI、アニール)が施される。 この熱処理を行なうと、配線層12とバリアメタル10
との間の接合がオーミック状態となって。 粒界拡散反応が抑制されるようになること暗より、配線
12の耐エレクトロ・マイグレーション強度が向上する
。という効果が得られるようになる。 (G):例えばプラズマ・ナイI・ライドなどのパッシ
ベーション股】3を全面に形成した後、バンプ電極の下
地パント部12I3のにの部分を開[コする。 (II) :例えばPiQのようなポリイミド系樹脂
による第2パシシベーシヨン膜14を全面に形成した後
、バンプ電極の下地バット部12Bの上の部分を開口す
る。 次に、例えばP d / T iからなるUBM膜15
を全面に形成する。この後、金バンプ電極16を形成す
る。そしてバンプ電極16が形成されたならば、不要な
UBM膜15を取り除く。 以上のようにして、半導体基板1に集積形成された複数
の素子の電極部および上記素子間の配線部および上記バ
ンプ電極の下地パッド部をなす配線M12が、素子の電
極部12Aとなる部分ではバリアメタル10によって半
導体基板1から隔にされるとともに、バンプ電極16の
下地パッド部12Bとなる部分では層間絶縁JcH31
3の上に直接形成されている構造の半導体集積回路装置
が形成される。 以上本発明者によってなされた発明を実施例に甚づき」
1体的に説明したが1本発明は」ユ記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでしない。 例えば、半導体基板1に形成される素子はバイポーラ・
1〜ランジスタであってもよい。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるTAB実装用の半導
体集積回路装置に適用した場合について説明したが、そ
れに限定されるものではなく、例えばTABによらない
表面実装用の半導体集積回路装置にも適用できる。 [発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。 すなわち、素子の電極部でのIJ(抗増大を防止するこ
とができるとともに、バンプ′M極の耐剥離強度を高め
て、TAI!1方式で実装されたときの信頼性を向上さ
せられるようにした半導体集積回路装置を得ることがで
きる。という効果が得られる。
第1図は本発明による半導体集積回路装置の要部におけ
る一実施例を示す断面図、 第2図は第1図に示した′18導体集積回路装置の実施
例を示す断面図、 第3図は第1図に示した半導体集積回路装置の製造方法
の要部における一実施例を工程(A)〜(11)の順に
示す断面図、 第4図は従来の半導体集積回路¥i置の概要を示すlす
↑面図である。 1・・・・シリコン半導体基板、2・・・・フィールド
絶縁膜、3・・・・p型拡散層からなるチャンネルスト
ッパー、4・・・・グー1−i色21 III、5・・
・・ゲート電極、6・・・・表面絶縁膜、7・・・・n
4型拡散層からなるソース・ドレイン領域、8A、8B
・・・・シリン系絶蒜物からなるJe1間絶綜Rグ、9
・・・電極取り出し用のコンタクトホール、10・・・
・バリアメタル、11・・・・ソース・トレイン領域7
の下に特別に設けられた11 ’型拡散層、12・・・
・アルミニラ11またはアルミニウ11合金からなる配
線層、12A・・・・配線層12によるソース・トレイ
ン電極部、1213・・・・配線JIi l 2による
バンプ電極16の下地バット部、133・・・・第1の
パッシベーション膜、14・・・・第2のパッシベーシ
ョン膜、15・・・・バンプ電f:5A1 Gの下地を
なす導電膜いわゆるUBM膜、20・・・リード。 第 第 図 図 \I(Pi 第 第 図 図 (H)
る一実施例を示す断面図、 第2図は第1図に示した′18導体集積回路装置の実施
例を示す断面図、 第3図は第1図に示した半導体集積回路装置の製造方法
の要部における一実施例を工程(A)〜(11)の順に
示す断面図、 第4図は従来の半導体集積回路¥i置の概要を示すlす
↑面図である。 1・・・・シリコン半導体基板、2・・・・フィールド
絶縁膜、3・・・・p型拡散層からなるチャンネルスト
ッパー、4・・・・グー1−i色21 III、5・・
・・ゲート電極、6・・・・表面絶縁膜、7・・・・n
4型拡散層からなるソース・ドレイン領域、8A、8B
・・・・シリン系絶蒜物からなるJe1間絶綜Rグ、9
・・・電極取り出し用のコンタクトホール、10・・・
・バリアメタル、11・・・・ソース・トレイン領域7
の下に特別に設けられた11 ’型拡散層、12・・・
・アルミニラ11またはアルミニウ11合金からなる配
線層、12A・・・・配線層12によるソース・トレイ
ン電極部、1213・・・・配線JIi l 2による
バンプ電極16の下地バット部、133・・・・第1の
パッシベーション膜、14・・・・第2のパッシベーシ
ョン膜、15・・・・バンプ電f:5A1 Gの下地を
なす導電膜いわゆるUBM膜、20・・・リード。 第 第 図 図 \I(Pi 第 第 図 図 (H)
Claims (1)
- 【特許請求の範囲】 1、バンプ電極を有する半導体集積回路装置であって、
半導体基板に集積形成された複数の素子の電極部および
上記素子間の配線部をなすとともに、層間絶縁層上にて
上記バンプ電極の下地パッド部をなす配線層を有し、上
記配線層は、素子の電極となる部分ではバリアメタルに
よって半導体基板から隔離されるとともに、上記バンプ
電極の下地パッド部となる部分では上記層間絶縁層の上
に直接形成されていることを特徴とする半導体集積回路
装置。 2、上記配線層がアルミニウムまたはアルミニウム合金
である特許請求の範囲第1項記載の半導体集積回路装置
。 3、上記バリアメタルが高融点金属、または高融点金属
化合物である特許請求の範囲第1項または第2項記載の
半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14617888A JPH022131A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路装置 |
US07/364,463 US5061985A (en) | 1988-06-13 | 1989-06-12 | Semiconductor integrated circuit device and process for producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14617888A JPH022131A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH022131A true JPH022131A (ja) | 1990-01-08 |
Family
ID=15401901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14617888A Pending JPH022131A (ja) | 1988-06-13 | 1988-06-13 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH022131A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5950546A (ja) * | 1982-09-17 | 1984-03-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS59119747A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS61166049A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | 半導体装置 |
JPS6235650A (ja) * | 1985-08-09 | 1987-02-16 | Mitsubishi Electric Corp | 半導体装置の電極構造 |
-
1988
- 1988-06-13 JP JP14617888A patent/JPH022131A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5950546A (ja) * | 1982-09-17 | 1984-03-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS59119747A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS61166049A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | 半導体装置 |
JPS6235650A (ja) * | 1985-08-09 | 1987-02-16 | Mitsubishi Electric Corp | 半導体装置の電極構造 |
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